JP4122197B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板にベース、エミッタ及びコレクタを有してバイポーラトランジスタが構成されて成る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、バイポーラトランジスタとＣＭＯＳトランジスタの双方の特徴を活かしたＢｉ−ＣＭＯＳトランジスタの開発が急速に行なわれている。このＢｉ−ＣＭＯＳトランジスタの開発の一要求事項として、デバイスの処理速度の高速化が挙げられる。
【０００３】
上記要求を満たすため、例えばＢｉ−ＣＭＯＳトランジスタの一部であるＮＰＮ型バイポーラトランジスタにおいては、Ｐ+拡散領域を狭く形成し、Ｎ+拡散領域間の距離を短くすることによってデバイスの動作周波数を向上させる手法が知られている。しかしながら、Ｐ+拡散領域を狭く形成したことによって、デバイス内の抵抗が高くなり、消費電力を増加させてしまう。
【０００４】
このような問題点に対しては、Ｐ+拡散領域に添加する不純物の濃度を高くすることによって低抵抗化を図ることができるが、不純物の濃度を高くしたことによりリーク電流等の弊害が生じ得る。そのため、従来から半導体膜をＰ+拡散領域上に形成し、半導体膜とエミッタ電極及びベース電極とを夫々電気的に接続することによって、リーク電流の発生や不純物の拡散等を防止していた。
【０００５】
ここで、Ｂｉ−ＣＭＯＳトランジスタの製造方法の従来例について説明する。シリコン半導体基板上に多層膜を形成し、ベースとして機能するＰ+拡散領域及びエミッタとして機能するＮ+拡散領域上において当該多層膜に開口部を形成する。続いて、半導体膜を全面に成膜した後、当該開口部内をレジストでマスクし、半導体膜を等方性プラズマエッチングすることによって、当該開口部内のみに半導体膜を形成していた。そして、当該開口部の側壁部で半導体膜とベース電極、当該開口部の底部で半導体膜とエミッタ電極とが夫々電気的に接続される。
【０００６】
【発明が解決しようとする課題】
しかしながら、ここで利用される半導体膜は少なくとも２種の半導体元素で構成され、図８に示すように、その上層部位及び下層部位でＳｉの含有率が高く、中間層部位でその他の半導体元素の含有率が高い。そして、上記夫々の半導体元素は、等方性プラズマエッチングに対するエッチングレートが異なり、複合半導体膜の上層部位及び下層部位を主に構成するＳｉと比較して、中間層部位を主に構成する半導体元素の方が一般にエッチングレートは高いため、等方性プラズマエッチング処理後の半導体膜はその中間層部位に空隙が生じた所謂“ス”の状態となる。従って、ベース電極とＰ+拡散領域とベース電極との電気的な接続に支障を来し、当初期待されていたトランジスタ特性を満たすことは勿論不可能となる。
【０００７】
本発明は、上記問題点に鑑みてなされたものであり、エッチング工程後の複合半導体膜に空隙を生じさせず、所期の目的に沿った特性の半導体装置を製造することが可能な半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
本発明は、半導体基板にベース、エミッタ及びコレクタを有してバイポーラトランジスタが構成されて成る半導体装置を対象とする。
本発明の半導体装置の製造方法は、半導体装置にベース、エミッタ及びコレクタを有してバイポーラトランジスタが構成されて成る半導体装置の製造方法であって、前記半導体基板上に多層膜を形成し、前記ベース及び前記エミッタ上で開口する開口部を前記多層膜に形成する工程と、Ｓｉ及びＧｅを含有し、上層部位及び下層部位にＳｉの含有率が高く、中間層部位にＧｅの含有率が高い構造を有する複合半導体膜を全面に形成する工程と、前記複合半導体膜を形成した後、前記開口部内の所定の高さまでマスク材を形成する工程と、前記マスク材をマスクとして、前記複合半導体膜を異方性ドライエッチングし、前記複合半導体膜を前記開口部内の所定の高さまで残す工程とを含み、前記複合半導体膜は、ＳｉＧｅ膜又はＳｉＧｅＣ膜であることを特徴とする。
【０００９】
また、本発明の半導体装置の製造方法は、前記複合半導体膜を異方性ドライエッチングする際には、高真空状態で行うことを特徴とする。さらに、本発明の半導体装置の製造方法は、高真空状態で異方性ドライエッチングされた後の前記複合半導体膜を、更に低真空状態で準異方性ドライエッチングする工程を含むことも特徴とする。
【００１０】
【発明の実施の形態】
−本発明の基本骨子−
本発明は、上記従来例で例示したようにエッチング処理後の複合半導体膜が“ス”の状態とならないように、複合半導体膜のエッチング工程において等方性プラズマエッチング工程を全く採用せず、異方性ドライエッチング工程のみを利用して複合半導体膜に対するエッチングを行うようにした。これにより、本発明は、複合半導体膜に対するエッチング工程においてＳｉ及びその他の半導体元素間のエッチングレートを略一定にすることができ、エッチング工程後の複合半導体膜に空隙を生じさせず、所期の目的に沿った特性の半導体装置を製造することを可能とする。
【００１１】
−ＮＰＮ型バイポーラトランジスタの製造方法−
以下、本発明を適用した好適な実施形態について、添付図面を参照しながら詳細に説明する。
図１〜図４は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。以下では、本発明の半導体装置の製造方法をＮＰＮ型バイポーラトランジスタの製造方法に適用した場合について説明する。
【００１２】
このＮＰＮ型バイポーラトランジスタを製造するには、先ず図１（ａ）に示すように、ｐ型のシリコン半導体基板１の表層にｎ型不純物、例えばリンをイオン注入し、ｎ+拡散領域２を形成する。このｎ+拡散領域２がコレクタとして機能することになる。
【００１３】
続いて、いわゆるＬＯＣＯＳ法によりシリコン半導体基板１の素子分離領域にフィールド酸化膜３を形成し、活性領域を画定する。次に、フォトレジストを塗布・加工した後、例えばホウ素等のｐ型不純物をイオン注入し、活性領域の表層のみにＰ+拡散領域４を形成する。このＰ+拡散領域４がベースとして機能することになる。
【００１４】
続いて、図１（ｂ）に示すように、熱酸化膜法により全面にシリコン酸化膜５を形成する。次に、ＣＶＤ法により多結晶シリコン膜６、シリコン酸化膜７を順次形成する。
【００１５】
続いて、図１（ｃ）に示すように、フォトリソグラフィー及びそれに続くドライエッチングにより、ｎ+拡散領域２の表面の一部を露出させる開口部８をパターニングする。このとき、多結晶シリコン膜６は後の工程で形成されるベース電極の引き出し層とされる。
【００１６】
続いて、図２（ａ）に示すように、減圧式の非選択エピタキシャル成長法により、開口部８の内壁を覆うようにシリコン酸化膜７の全面にＳｉＧｅ／ＳｉＧｅＣ膜９を成長させる。
【００１７】
続いて、図２（ｂ）に示すように、マスク材となるフォトレジスト１０を塗布する。
【００１８】
続いて、図２（ｃ）に示すように、フォトレジスト１０の全面を異方性エッチングし、開口部８の約半分の高さまでフォトレジスト１０を残す。
【００１９】
続いて、図３（ａ）に示すように、フォトレジスト１０をマスクとしてＳｉＧｅ／ＳｉＧｅＣ膜９を以下の条件で異方性ドライエッチングし、ＳｉＧｅ／ＳｉＧｅＣ膜９をフォトレジスト１０に倣った深さまで残す。
【００２０】
本実施形態では、図３（ａ）に示す製造工程において、ＥＣＲ（電子サイクロトロン共鳴）エッチング装置を用いて異方性ドライエッチングする。このエッチング処理時の諸条件は、Ｃｌ2とＯ2の流量比を約５０（ｓｃｃｍ）：５（ｓｃｃｍ）、ＥＣＲエッチング装置内部を気圧約３．３×１０-1（Ｐａ）（２．５（ｍＴｏｒｒ））の高真空状態とし、マイクロ波を約１．０（ｋｗ）で発生させ、高周波（ＲＦ）を約３０Ｗで電極に印加し、電極温度を約０℃とした。この条件下におけるＳｉＧｅ／ＳｉＧｅＣ膜９の異方性ドライエッチング処理時のエッチングレートは、Ｓｉを１とすると、Ｇｅは１．２程度となる。
【００２１】
ちなみに、図３（ａ）に示す製造工程において、従来のようにＳｉＧｅ／ＳｉＧｅＣ膜９を等方性プラズマエッチングすることによって、或いは異方性ドライエッチングにてハーフエッチングした後、等方性プラズマエッチングすることによって、開口部８内のみにＳｉＧｅ／ＳｉＧｅＣ膜９を形成した場合、この等方性プラズマエッチング処理時におけるＳｉ、ＧｅのエッチングレートはＳｉを１とすると、Ｇｅは３〜７にまで及ぶ。よって、ＳｉＧｅ／ＳｉＧｅＣ膜９に対して等方性プラズマエッチングが施されると、その上層部位及び下層部位と比較して中間層部位のエッチング速度が速いため、開口部８の側壁部に形成されたＳｉＧｅ／ＳｉＧｅＣ膜９の中間層部位は抜け、エッチング後のＳｉＧｅ／ＳｉＧｅＣ膜９は所謂“ス”の状態となる。
【００２２】
従って、ベース電極とＰ+拡散領域とベース電極との電気的な接続に支障を来し、当初期待されていたトランジスタ特性を満たすことは勿論不可能となる。図５は、ＳＥＭ（走査型電子顕微鏡）によって撮影された、等方性プラズマエッチングを用いて製造されたＮＰＮ型バイポーラトランジスタの断面の表面状態を示す顕微鏡写真である。図５の円内に示すように、ＳｉＧｅ／ＳｉＧｅＣ膜９が“ス”の状態となっていることが分かる。
【００２３】
一方で、本実施形態におけるＧｅのエッチングレートは、Ｓｉの１．２倍程度となるが、これはエッチング処理後においてＳｉＧｅ／ＳｉＧｅＣ膜９を“ス”の状態とするレベルになく、ＳｉＧｅ／ＳｉＧｅＣ膜９を略理想的に形成することができる。従って、本実施形態によれば、Ｐ+拡散領域に不純物を高濃度に添加したことに伴うリーク電流の発生等の弊害を回避しつつ、デバイスの高速化及び消費電力の低下等、所期の目的に沿ったＮＰＮ型バイポーラトランジスタを製造することができる。
【００２４】
本実施形態では、上記のように、ＥＣＲエッチング装置内部を気圧約３．３×１０-1（Ｐａ）（２．５（ｍＴｏｒｒ））の高真空状態として、異方性ドライエッチングすることにより、ＳｉとＧｅ間のエッチングレートを略一定にして上記の本実施形態独自の作用効果を奏している。しかしながら、この作用効果は特に上記の気圧数値においてのみ実現されるものでなく、６６．５（Ｐａ）（５００（ｍＴｏｒｒ））以下であれば同様にＳｉとＧｅ間のエッチングレートは略一定となり、エッチング処理後においてＳｉＧｅ／ＳｉＧｅＣ膜９が“ス”の状態となることを回避することが可能となる。
【００２５】
続いて、図３（ｂ）に示すように、フォトレジスト１０を灰化処理等により除去する。ここで形成されたＳｉＧｅ／ＳｉＧｅＣ膜９は、後の工程により、その側壁部で多結晶シリコン膜６を介してベース電極と、その底部でエミッタ電極と電気的に接続される。
【００２６】
続いて、図３（ｃ）に示すように、ＣＶＤ法により全面にシリコン酸化膜を堆積し、その全面を異方性ドライエッチング（エッチバック）することにより、ＳｉＧｅ／ＳｉＧｅＣ膜９の底部の中央部位を露出させ、残りの底部上から側壁部及びシリコン酸化膜７上を覆うサイドウォール１１を形成する。
【００２７】
続いて、図４に示すように、ＣＶＤ法により全面にｎ型多結晶シリコン膜又はアモルファスシリコン膜を堆積し、これをフォトリソグラフィー及びそれに続くドライエッチングにより加工して、低部位でＳｉＧｅ／ＳｉＧｅＣ膜９と接続されるエミッタ電極１２を形成する。このとき、ｎ型多結晶シリコン膜又はアモルファスシリコン膜を堆積する際の熱の作用及びその後の熱処理により、その中に含有されたｎ型不純物の一部がＳｉＧｅ／ＳｉＧｅＣ膜９の底部の表層に拡散し、浅いｎ+拡散領域１３が形成される。このｎ+拡散領域１３がエミッタとして機能することになる。
【００２８】
以上のように、本実施形態では、高真空状態で異方性ドライエッチングすることにより、ＳｉＧｅ／ＳｉＧｅＣ膜９が“ス”の状態となることを回避することができる。しかしながら、異方性ドライエッチング後にＳｉＧｅ／ＳｉＧｅＣ膜９が“ス”の状態となることから回避されても、異方性ドライエッチングでは横方向のエッチングが行なわれず、Ｓｉの含有率が高いＳｉＧｅ／ＳｉＧｅＣ膜９の下層部分が開口部８の側壁に残存することがある。図６は、ＳＥＭ（走査型電子顕微鏡）によって撮影された、異方性ドライエッチング処理後のＮＰＮ型バイポーラトランジスタの断面の表面状態を示す顕微鏡写真であり、図６の円内に示すように、開口部８の側壁に角状のＳｉＧｅ／ＳｉＧｅＣ膜９の残存が確認できる。以下、この開口部８の側壁に残存するＳｉＧｅ／ＳｉＧｅＣ膜９の下層部分を“Ｓｉ残り”と称す。
【００２９】
本実施形態では、上記のように開口部８の側壁に“Ｓｉ残り”が残った場合、この“Ｓｉ残り”を除去するためのエッチング工程を追加する。具体的には、図３（ａ）を用いて説明した異方性ドライエッチング工程後に、水平方向にもエッチング作用を有する準異方性ドライエッチングを行い、“Ｓｉ残り”を除去する。以下に、この準異方性ドライエッチングに係る諸条件を示す。
【００３０】
本実施形態では、平行平板型ＲＩＥ装置を用いて上記の準異方性ドライエッチングを行うものとする。この準異方性ドライエッチング処理時の諸条件は、O2とＣ2Ｆ6の流量比を約１２（ＳＬＭ）：６０（ｓｃｃｍ）、平行平板型ＲＩＥ装置内部の気圧約４０×１０2（Ｐａ）（３０（Ｔｏｒｒ））の低真空状態とし、高周波を約７００（ｗ）で電極に印加した。この条件下における水平方向のエッチングレート、即ち“Ｓｉ残り”に対するエッチングレートは６０（Å／ｍｉｎ）となり、“Ｓｉ残り”の膜厚に応じた時間、この準異方性ドライエッチングを行うことにより“Ｓｉ残り”を除去することが可能となる。図７は、ＳＥＭ（走査型電子顕微鏡）によって撮影された、準異方性ドライエッチング処理後のＮＰＮ型バイポーラトランジスタの断面の表面状態を示す顕微鏡写真であり、図７の円内に示すように、図６の円内に示されるような“Ｓｉ残り”が除去されていることが確認できる。
【００３１】
例えば、“Ｓｉ残り”が開口部８の側壁の高い位置まで残存し、そのままエミッタ電極を開口部に形成すると、エミッタ電極１２と“Ｓｉ残り”が接し、ＳｉＧｅ／ＳｉＧｅＣ膜９とエミッタ電極１２が短絡する畏れがある。本実施形態によれば、このようなトランジスタ機能に不具合を来す畏れのある“Ｓｉ残り”を完全に除去することができ、所期の一目的である信頼性の高いＮＰＮ型バイポーラトランジスタを製造することが可能となる。
【００３２】
また本実施形態では、上記のように、平行平板型ＲＩＥ装置内部を気圧約４０×１０2（Ｐａ）（３０（Ｔｏｒｒ））の低真空状態として、準異方性ドライエッチングすることにより“Ｓｉ残り”を除去することを可能としている。しかしながら、“Ｓｉ残り”の除去は特に上記の気圧数値においてのみ実現されるものではなく、１３３（Ｐａ）（１（Ｔｏｒｒ））以上であれば同様に“Ｓｉ残り”を除去し得る準異方性ドライエッチングを行うことが可能となる。
【００３３】
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）半導体基板にベース、エミッタ及びコレクタを有してバイポーラトランジスタが構成されて成る半導体装置の製造方法であって、
前記半導体基板上に多層膜を形成し、前記ベース及び前記エミッタ上で開口する開口部を前記多層膜に形成する工程と、
Ｓｉ及びその他の半導体元素を含有し、上層部位及び下層部位にＳｉの含有率が高く、中間層部位に前記他の半導体元素の含有率が高い構造を有する複合半導体膜を全面に形成する工程と、
前記開口部の所定の高さまで前記複合半導体膜を異方性ドライエッチングする工程とを含むことを特徴とする半導体装置の製造方法。
【００３４】
（付記２）前記複合半導体膜を、高真空状態で異方性ドライエッチングすることを特徴とする付記１に記載の半導体装置の製造方法。
【００３５】
（付記３）高真空状態で異方性ドライエッチングされた後の前記複合半導体膜を、更に低真空状態で準異方性ドライエッチングする工程を含むことを特徴とする付記２に記載の半導体装置の製造方法。
【００３６】
（付記４）前記高真空状態における気圧は、６６．５（Ｐａ）以下であることを特徴とする付記２に記載の半導体装置の製造方法。
【００３７】
（付記５）前記低真空状態における気圧は、１３３（Ｐａ）以上であることを特徴とする付記３に記載の半導体装置の製造方法。
【００３８】
（付記６）前記高真空状態における気圧は、約３．３×１０-1（Ｐａ）であることを特徴とする付記２に記載の半導体装置の製造方法。
【００３９】
（付記７）前記低真空状態における気圧は、約４０×１０2（Ｐａ）であることを特徴とする付記３に記載の半導体装置の製造方法。
【００４０】
（付記８）前記複合半導体膜は、ＳｉＧｅ膜又はＳｉＧｅＣ膜であることを特徴とする付記１〜７の何れか１項に記載の半導体装置の製造方法。
【００４１】
（付記９）半導体基板上に薄膜を形成し、前記薄膜の一部に開口部を形成する工程と、
第１の半導体元素及び第２の半導体元素を含有し、上層部位及び下層部位に前記第１の半導体元素の含有率が高く、中間層部位に前記第２の半導体元素の含有率が高い構造を有する複合半導体膜を全面に形成する工程と、
前記開口部の所定の高さまで前記複合半導体膜を異方性ドライエッチングする工程とを含むことを特徴とする半導体装置の製造方法。
【００４２】
（付記１０）前記複合半導体膜を、高真空状態で異方性ドライエッチングすること特徴とする付記９に記載の半導体装置の製造方法。
【００４３】
（付記１１）前記高真空状態で異方性ドライエッチングされた後の前記複合半導体膜を、更に低真空状態で準異方性ドライエッチングする工程を含むことを特徴とする付記１０に記載の半導体装置の製造方法。
【００４４】
（付記１２）前記第１の半導体元素はＳｉであり、前記第２の半導体元素はその他の半導体元素であることを特徴とする付記９に記載の半導体装置の製造方法。
【００４５】
（付記１３）前記高真空状態における気圧は、６６．５（Ｐａ）以下であることを特徴とする付記１０に記載の半導体装置の製造方法。
【００４６】
（付記１４）前記低真空状態における気圧は、１３３（Ｐａ）以上であることを特徴とする付記１１に記載の半導体装置の製造方法。
【００４７】
（付記１５）前記高真空状態における気圧は、約３．３×１０-1（Ｐａ）であることを特徴とする付記１０に記載の半導体装置の製造方法。
【００４８】
（付記１６）前記低真空状態における気圧は、約４０×１０2（Ｐａ）であることを特徴とする付記１１に記載の半導体装置の製造方法。
【００４９】
（付記１７）前記複合半導体膜は、ＳｉＧｅ膜又はＳｉＧｅＣ膜であることを特徴とする付記９〜１６の何れか１項に記載の半導体装置の製造方法。
【００５０】
【発明の効果】
本発明によれば、異方性ドライエッチング工程のみを利用して複合半導体膜に対するエッチングを行うようにしたので、複合半導体膜に対するエッチング工程においてＳｉ及びその他の半導体元素間のエッチングレートを略一定にすることができ、エッチング工程後の複合半導体膜に空隙を生じさせず、所期の目的に沿った特性の半導体装置を製造することを可能とする。
【図面の簡単な説明】
【図１】本発明の一実施形態であるＮＰＮ型バイポーラトランジスタの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、本発明の一実施形態であるＮＰＮ型バイポーラトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の一実施形態であるＮＰＮ型バイポーラトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本発明の一実施形態であるＮＰＮ型バイポーラトランジスタの製造方法を工程順に示す概略断面図である。
【図５】ＳＥＭ（走査型電子顕微鏡）によって撮影された、他の半導体装置の製造方法を適用して製造されたＮＰＮ型バイポーラトランジスタの断面の表面状態を示す顕微鏡写真である。
【図６】ＳＥＭ（走査型電子顕微鏡）によって撮影された、異方性ドライエッチング処理後のＮＰＮ型バイポーラトランジスタの断面の表面状態を示す顕微鏡写真である。
【図７】ＳＥＭ（走査型電子顕微鏡）によって撮影された、準異方性ドライエッチング処理後のＮＰＮ型バイポーラトランジスタの断面の表面状態を示す顕微鏡写真である。
【図８】一般に使用される半導体膜の深さと元素の含有率との関係を示すグラフである。
【符号の説明】
１：シリコン半導体基板
２，１３：ｎ+拡散領域
３：フィールド酸化膜
４：Ｐ+拡散領域
５：シリコン酸化膜
６：多結晶シリコン膜
７：シリコン酸化膜
８：開口部
９：ＳｉＧｅ／ＳｉＧｅＣ膜
１０：フォトレジスト
１１：サイドウォール
１２：エミッタ電極
【発明の属する技術分野】
本発明は、半導体基板にベース、エミッタ及びコレクタを有してバイポーラトランジスタが構成されて成る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、バイポーラトランジスタとＣＭＯＳトランジスタの双方の特徴を活かしたＢｉ−ＣＭＯＳトランジスタの開発が急速に行なわれている。このＢｉ−ＣＭＯＳトランジスタの開発の一要求事項として、デバイスの処理速度の高速化が挙げられる。
【０００３】
上記要求を満たすため、例えばＢｉ−ＣＭＯＳトランジスタの一部であるＮＰＮ型バイポーラトランジスタにおいては、Ｐ+拡散領域を狭く形成し、Ｎ+拡散領域間の距離を短くすることによってデバイスの動作周波数を向上させる手法が知られている。しかしながら、Ｐ+拡散領域を狭く形成したことによって、デバイス内の抵抗が高くなり、消費電力を増加させてしまう。
【０００４】
このような問題点に対しては、Ｐ+拡散領域に添加する不純物の濃度を高くすることによって低抵抗化を図ることができるが、不純物の濃度を高くしたことによりリーク電流等の弊害が生じ得る。そのため、従来から半導体膜をＰ+拡散領域上に形成し、半導体膜とエミッタ電極及びベース電極とを夫々電気的に接続することによって、リーク電流の発生や不純物の拡散等を防止していた。
【０００５】
ここで、Ｂｉ−ＣＭＯＳトランジスタの製造方法の従来例について説明する。シリコン半導体基板上に多層膜を形成し、ベースとして機能するＰ+拡散領域及びエミッタとして機能するＮ+拡散領域上において当該多層膜に開口部を形成する。続いて、半導体膜を全面に成膜した後、当該開口部内をレジストでマスクし、半導体膜を等方性プラズマエッチングすることによって、当該開口部内のみに半導体膜を形成していた。そして、当該開口部の側壁部で半導体膜とベース電極、当該開口部の底部で半導体膜とエミッタ電極とが夫々電気的に接続される。
【０００６】
【発明が解決しようとする課題】
しかしながら、ここで利用される半導体膜は少なくとも２種の半導体元素で構成され、図８に示すように、その上層部位及び下層部位でＳｉの含有率が高く、中間層部位でその他の半導体元素の含有率が高い。そして、上記夫々の半導体元素は、等方性プラズマエッチングに対するエッチングレートが異なり、複合半導体膜の上層部位及び下層部位を主に構成するＳｉと比較して、中間層部位を主に構成する半導体元素の方が一般にエッチングレートは高いため、等方性プラズマエッチング処理後の半導体膜はその中間層部位に空隙が生じた所謂“ス”の状態となる。従って、ベース電極とＰ+拡散領域とベース電極との電気的な接続に支障を来し、当初期待されていたトランジスタ特性を満たすことは勿論不可能となる。
【０００７】
本発明は、上記問題点に鑑みてなされたものであり、エッチング工程後の複合半導体膜に空隙を生じさせず、所期の目的に沿った特性の半導体装置を製造することが可能な半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
本発明は、半導体基板にベース、エミッタ及びコレクタを有してバイポーラトランジスタが構成されて成る半導体装置を対象とする。
本発明の半導体装置の製造方法は、半導体装置にベース、エミッタ及びコレクタを有してバイポーラトランジスタが構成されて成る半導体装置の製造方法であって、前記半導体基板上に多層膜を形成し、前記ベース及び前記エミッタ上で開口する開口部を前記多層膜に形成する工程と、Ｓｉ及びＧｅを含有し、上層部位及び下層部位にＳｉの含有率が高く、中間層部位にＧｅの含有率が高い構造を有する複合半導体膜を全面に形成する工程と、前記複合半導体膜を形成した後、前記開口部内の所定の高さまでマスク材を形成する工程と、前記マスク材をマスクとして、前記複合半導体膜を異方性ドライエッチングし、前記複合半導体膜を前記開口部内の所定の高さまで残す工程とを含み、前記複合半導体膜は、ＳｉＧｅ膜又はＳｉＧｅＣ膜であることを特徴とする。
【０００９】
また、本発明の半導体装置の製造方法は、前記複合半導体膜を異方性ドライエッチングする際には、高真空状態で行うことを特徴とする。さらに、本発明の半導体装置の製造方法は、高真空状態で異方性ドライエッチングされた後の前記複合半導体膜を、更に低真空状態で準異方性ドライエッチングする工程を含むことも特徴とする。
【００１０】
【発明の実施の形態】
−本発明の基本骨子−
本発明は、上記従来例で例示したようにエッチング処理後の複合半導体膜が“ス”の状態とならないように、複合半導体膜のエッチング工程において等方性プラズマエッチング工程を全く採用せず、異方性ドライエッチング工程のみを利用して複合半導体膜に対するエッチングを行うようにした。これにより、本発明は、複合半導体膜に対するエッチング工程においてＳｉ及びその他の半導体元素間のエッチングレートを略一定にすることができ、エッチング工程後の複合半導体膜に空隙を生じさせず、所期の目的に沿った特性の半導体装置を製造することを可能とする。
【００１１】
−ＮＰＮ型バイポーラトランジスタの製造方法−
以下、本発明を適用した好適な実施形態について、添付図面を参照しながら詳細に説明する。
図１〜図４は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。以下では、本発明の半導体装置の製造方法をＮＰＮ型バイポーラトランジスタの製造方法に適用した場合について説明する。
【００１２】
このＮＰＮ型バイポーラトランジスタを製造するには、先ず図１（ａ）に示すように、ｐ型のシリコン半導体基板１の表層にｎ型不純物、例えばリンをイオン注入し、ｎ+拡散領域２を形成する。このｎ+拡散領域２がコレクタとして機能することになる。
【００１３】
続いて、いわゆるＬＯＣＯＳ法によりシリコン半導体基板１の素子分離領域にフィールド酸化膜３を形成し、活性領域を画定する。次に、フォトレジストを塗布・加工した後、例えばホウ素等のｐ型不純物をイオン注入し、活性領域の表層のみにＰ+拡散領域４を形成する。このＰ+拡散領域４がベースとして機能することになる。
【００１４】
続いて、図１（ｂ）に示すように、熱酸化膜法により全面にシリコン酸化膜５を形成する。次に、ＣＶＤ法により多結晶シリコン膜６、シリコン酸化膜７を順次形成する。
【００１５】
続いて、図１（ｃ）に示すように、フォトリソグラフィー及びそれに続くドライエッチングにより、ｎ+拡散領域２の表面の一部を露出させる開口部８をパターニングする。このとき、多結晶シリコン膜６は後の工程で形成されるベース電極の引き出し層とされる。
【００１６】
続いて、図２（ａ）に示すように、減圧式の非選択エピタキシャル成長法により、開口部８の内壁を覆うようにシリコン酸化膜７の全面にＳｉＧｅ／ＳｉＧｅＣ膜９を成長させる。
【００１７】
続いて、図２（ｂ）に示すように、マスク材となるフォトレジスト１０を塗布する。
【００１８】
続いて、図２（ｃ）に示すように、フォトレジスト１０の全面を異方性エッチングし、開口部８の約半分の高さまでフォトレジスト１０を残す。
【００１９】
続いて、図３（ａ）に示すように、フォトレジスト１０をマスクとしてＳｉＧｅ／ＳｉＧｅＣ膜９を以下の条件で異方性ドライエッチングし、ＳｉＧｅ／ＳｉＧｅＣ膜９をフォトレジスト１０に倣った深さまで残す。
【００２０】
本実施形態では、図３（ａ）に示す製造工程において、ＥＣＲ（電子サイクロトロン共鳴）エッチング装置を用いて異方性ドライエッチングする。このエッチング処理時の諸条件は、Ｃｌ2とＯ2の流量比を約５０（ｓｃｃｍ）：５（ｓｃｃｍ）、ＥＣＲエッチング装置内部を気圧約３．３×１０-1（Ｐａ）（２．５（ｍＴｏｒｒ））の高真空状態とし、マイクロ波を約１．０（ｋｗ）で発生させ、高周波（ＲＦ）を約３０Ｗで電極に印加し、電極温度を約０℃とした。この条件下におけるＳｉＧｅ／ＳｉＧｅＣ膜９の異方性ドライエッチング処理時のエッチングレートは、Ｓｉを１とすると、Ｇｅは１．２程度となる。
【００２１】
ちなみに、図３（ａ）に示す製造工程において、従来のようにＳｉＧｅ／ＳｉＧｅＣ膜９を等方性プラズマエッチングすることによって、或いは異方性ドライエッチングにてハーフエッチングした後、等方性プラズマエッチングすることによって、開口部８内のみにＳｉＧｅ／ＳｉＧｅＣ膜９を形成した場合、この等方性プラズマエッチング処理時におけるＳｉ、ＧｅのエッチングレートはＳｉを１とすると、Ｇｅは３〜７にまで及ぶ。よって、ＳｉＧｅ／ＳｉＧｅＣ膜９に対して等方性プラズマエッチングが施されると、その上層部位及び下層部位と比較して中間層部位のエッチング速度が速いため、開口部８の側壁部に形成されたＳｉＧｅ／ＳｉＧｅＣ膜９の中間層部位は抜け、エッチング後のＳｉＧｅ／ＳｉＧｅＣ膜９は所謂“ス”の状態となる。
【００２２】
従って、ベース電極とＰ+拡散領域とベース電極との電気的な接続に支障を来し、当初期待されていたトランジスタ特性を満たすことは勿論不可能となる。図５は、ＳＥＭ（走査型電子顕微鏡）によって撮影された、等方性プラズマエッチングを用いて製造されたＮＰＮ型バイポーラトランジスタの断面の表面状態を示す顕微鏡写真である。図５の円内に示すように、ＳｉＧｅ／ＳｉＧｅＣ膜９が“ス”の状態となっていることが分かる。
【００２３】
一方で、本実施形態におけるＧｅのエッチングレートは、Ｓｉの１．２倍程度となるが、これはエッチング処理後においてＳｉＧｅ／ＳｉＧｅＣ膜９を“ス”の状態とするレベルになく、ＳｉＧｅ／ＳｉＧｅＣ膜９を略理想的に形成することができる。従って、本実施形態によれば、Ｐ+拡散領域に不純物を高濃度に添加したことに伴うリーク電流の発生等の弊害を回避しつつ、デバイスの高速化及び消費電力の低下等、所期の目的に沿ったＮＰＮ型バイポーラトランジスタを製造することができる。
【００２４】
本実施形態では、上記のように、ＥＣＲエッチング装置内部を気圧約３．３×１０-1（Ｐａ）（２．５（ｍＴｏｒｒ））の高真空状態として、異方性ドライエッチングすることにより、ＳｉとＧｅ間のエッチングレートを略一定にして上記の本実施形態独自の作用効果を奏している。しかしながら、この作用効果は特に上記の気圧数値においてのみ実現されるものでなく、６６．５（Ｐａ）（５００（ｍＴｏｒｒ））以下であれば同様にＳｉとＧｅ間のエッチングレートは略一定となり、エッチング処理後においてＳｉＧｅ／ＳｉＧｅＣ膜９が“ス”の状態となることを回避することが可能となる。
【００２５】
続いて、図３（ｂ）に示すように、フォトレジスト１０を灰化処理等により除去する。ここで形成されたＳｉＧｅ／ＳｉＧｅＣ膜９は、後の工程により、その側壁部で多結晶シリコン膜６を介してベース電極と、その底部でエミッタ電極と電気的に接続される。
【００２６】
続いて、図３（ｃ）に示すように、ＣＶＤ法により全面にシリコン酸化膜を堆積し、その全面を異方性ドライエッチング（エッチバック）することにより、ＳｉＧｅ／ＳｉＧｅＣ膜９の底部の中央部位を露出させ、残りの底部上から側壁部及びシリコン酸化膜７上を覆うサイドウォール１１を形成する。
【００２７】
続いて、図４に示すように、ＣＶＤ法により全面にｎ型多結晶シリコン膜又はアモルファスシリコン膜を堆積し、これをフォトリソグラフィー及びそれに続くドライエッチングにより加工して、低部位でＳｉＧｅ／ＳｉＧｅＣ膜９と接続されるエミッタ電極１２を形成する。このとき、ｎ型多結晶シリコン膜又はアモルファスシリコン膜を堆積する際の熱の作用及びその後の熱処理により、その中に含有されたｎ型不純物の一部がＳｉＧｅ／ＳｉＧｅＣ膜９の底部の表層に拡散し、浅いｎ+拡散領域１３が形成される。このｎ+拡散領域１３がエミッタとして機能することになる。
【００２８】
以上のように、本実施形態では、高真空状態で異方性ドライエッチングすることにより、ＳｉＧｅ／ＳｉＧｅＣ膜９が“ス”の状態となることを回避することができる。しかしながら、異方性ドライエッチング後にＳｉＧｅ／ＳｉＧｅＣ膜９が“ス”の状態となることから回避されても、異方性ドライエッチングでは横方向のエッチングが行なわれず、Ｓｉの含有率が高いＳｉＧｅ／ＳｉＧｅＣ膜９の下層部分が開口部８の側壁に残存することがある。図６は、ＳＥＭ（走査型電子顕微鏡）によって撮影された、異方性ドライエッチング処理後のＮＰＮ型バイポーラトランジスタの断面の表面状態を示す顕微鏡写真であり、図６の円内に示すように、開口部８の側壁に角状のＳｉＧｅ／ＳｉＧｅＣ膜９の残存が確認できる。以下、この開口部８の側壁に残存するＳｉＧｅ／ＳｉＧｅＣ膜９の下層部分を“Ｓｉ残り”と称す。
【００２９】
本実施形態では、上記のように開口部８の側壁に“Ｓｉ残り”が残った場合、この“Ｓｉ残り”を除去するためのエッチング工程を追加する。具体的には、図３（ａ）を用いて説明した異方性ドライエッチング工程後に、水平方向にもエッチング作用を有する準異方性ドライエッチングを行い、“Ｓｉ残り”を除去する。以下に、この準異方性ドライエッチングに係る諸条件を示す。
【００３０】
本実施形態では、平行平板型ＲＩＥ装置を用いて上記の準異方性ドライエッチングを行うものとする。この準異方性ドライエッチング処理時の諸条件は、O2とＣ2Ｆ6の流量比を約１２（ＳＬＭ）：６０（ｓｃｃｍ）、平行平板型ＲＩＥ装置内部の気圧約４０×１０2（Ｐａ）（３０（Ｔｏｒｒ））の低真空状態とし、高周波を約７００（ｗ）で電極に印加した。この条件下における水平方向のエッチングレート、即ち“Ｓｉ残り”に対するエッチングレートは６０（Å／ｍｉｎ）となり、“Ｓｉ残り”の膜厚に応じた時間、この準異方性ドライエッチングを行うことにより“Ｓｉ残り”を除去することが可能となる。図７は、ＳＥＭ（走査型電子顕微鏡）によって撮影された、準異方性ドライエッチング処理後のＮＰＮ型バイポーラトランジスタの断面の表面状態を示す顕微鏡写真であり、図７の円内に示すように、図６の円内に示されるような“Ｓｉ残り”が除去されていることが確認できる。
【００３１】
例えば、“Ｓｉ残り”が開口部８の側壁の高い位置まで残存し、そのままエミッタ電極を開口部に形成すると、エミッタ電極１２と“Ｓｉ残り”が接し、ＳｉＧｅ／ＳｉＧｅＣ膜９とエミッタ電極１２が短絡する畏れがある。本実施形態によれば、このようなトランジスタ機能に不具合を来す畏れのある“Ｓｉ残り”を完全に除去することができ、所期の一目的である信頼性の高いＮＰＮ型バイポーラトランジスタを製造することが可能となる。
【００３２】
また本実施形態では、上記のように、平行平板型ＲＩＥ装置内部を気圧約４０×１０2（Ｐａ）（３０（Ｔｏｒｒ））の低真空状態として、準異方性ドライエッチングすることにより“Ｓｉ残り”を除去することを可能としている。しかしながら、“Ｓｉ残り”の除去は特に上記の気圧数値においてのみ実現されるものではなく、１３３（Ｐａ）（１（Ｔｏｒｒ））以上であれば同様に“Ｓｉ残り”を除去し得る準異方性ドライエッチングを行うことが可能となる。
【００３３】
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）半導体基板にベース、エミッタ及びコレクタを有してバイポーラトランジスタが構成されて成る半導体装置の製造方法であって、
前記半導体基板上に多層膜を形成し、前記ベース及び前記エミッタ上で開口する開口部を前記多層膜に形成する工程と、
Ｓｉ及びその他の半導体元素を含有し、上層部位及び下層部位にＳｉの含有率が高く、中間層部位に前記他の半導体元素の含有率が高い構造を有する複合半導体膜を全面に形成する工程と、
前記開口部の所定の高さまで前記複合半導体膜を異方性ドライエッチングする工程とを含むことを特徴とする半導体装置の製造方法。
【００３４】
（付記２）前記複合半導体膜を、高真空状態で異方性ドライエッチングすることを特徴とする付記１に記載の半導体装置の製造方法。
【００３５】
（付記３）高真空状態で異方性ドライエッチングされた後の前記複合半導体膜を、更に低真空状態で準異方性ドライエッチングする工程を含むことを特徴とする付記２に記載の半導体装置の製造方法。
【００３６】
（付記４）前記高真空状態における気圧は、６６．５（Ｐａ）以下であることを特徴とする付記２に記載の半導体装置の製造方法。
【００３７】
（付記５）前記低真空状態における気圧は、１３３（Ｐａ）以上であることを特徴とする付記３に記載の半導体装置の製造方法。
【００３８】
（付記６）前記高真空状態における気圧は、約３．３×１０-1（Ｐａ）であることを特徴とする付記２に記載の半導体装置の製造方法。
【００３９】
（付記７）前記低真空状態における気圧は、約４０×１０2（Ｐａ）であることを特徴とする付記３に記載の半導体装置の製造方法。
【００４０】
（付記８）前記複合半導体膜は、ＳｉＧｅ膜又はＳｉＧｅＣ膜であることを特徴とする付記１〜７の何れか１項に記載の半導体装置の製造方法。
【００４１】
（付記９）半導体基板上に薄膜を形成し、前記薄膜の一部に開口部を形成する工程と、
第１の半導体元素及び第２の半導体元素を含有し、上層部位及び下層部位に前記第１の半導体元素の含有率が高く、中間層部位に前記第２の半導体元素の含有率が高い構造を有する複合半導体膜を全面に形成する工程と、
前記開口部の所定の高さまで前記複合半導体膜を異方性ドライエッチングする工程とを含むことを特徴とする半導体装置の製造方法。
【００４２】
（付記１０）前記複合半導体膜を、高真空状態で異方性ドライエッチングすること特徴とする付記９に記載の半導体装置の製造方法。
【００４３】
（付記１１）前記高真空状態で異方性ドライエッチングされた後の前記複合半導体膜を、更に低真空状態で準異方性ドライエッチングする工程を含むことを特徴とする付記１０に記載の半導体装置の製造方法。
【００４４】
（付記１２）前記第１の半導体元素はＳｉであり、前記第２の半導体元素はその他の半導体元素であることを特徴とする付記９に記載の半導体装置の製造方法。
【００４５】
（付記１３）前記高真空状態における気圧は、６６．５（Ｐａ）以下であることを特徴とする付記１０に記載の半導体装置の製造方法。
【００４６】
（付記１４）前記低真空状態における気圧は、１３３（Ｐａ）以上であることを特徴とする付記１１に記載の半導体装置の製造方法。
【００４７】
（付記１５）前記高真空状態における気圧は、約３．３×１０-1（Ｐａ）であることを特徴とする付記１０に記載の半導体装置の製造方法。
【００４８】
（付記１６）前記低真空状態における気圧は、約４０×１０2（Ｐａ）であることを特徴とする付記１１に記載の半導体装置の製造方法。
【００４９】
（付記１７）前記複合半導体膜は、ＳｉＧｅ膜又はＳｉＧｅＣ膜であることを特徴とする付記９〜１６の何れか１項に記載の半導体装置の製造方法。
【００５０】
【発明の効果】
本発明によれば、異方性ドライエッチング工程のみを利用して複合半導体膜に対するエッチングを行うようにしたので、複合半導体膜に対するエッチング工程においてＳｉ及びその他の半導体元素間のエッチングレートを略一定にすることができ、エッチング工程後の複合半導体膜に空隙を生じさせず、所期の目的に沿った特性の半導体装置を製造することを可能とする。
【図面の簡単な説明】
【図１】本発明の一実施形態であるＮＰＮ型バイポーラトランジスタの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、本発明の一実施形態であるＮＰＮ型バイポーラトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の一実施形態であるＮＰＮ型バイポーラトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本発明の一実施形態であるＮＰＮ型バイポーラトランジスタの製造方法を工程順に示す概略断面図である。
【図５】ＳＥＭ（走査型電子顕微鏡）によって撮影された、他の半導体装置の製造方法を適用して製造されたＮＰＮ型バイポーラトランジスタの断面の表面状態を示す顕微鏡写真である。
【図６】ＳＥＭ（走査型電子顕微鏡）によって撮影された、異方性ドライエッチング処理後のＮＰＮ型バイポーラトランジスタの断面の表面状態を示す顕微鏡写真である。
【図７】ＳＥＭ（走査型電子顕微鏡）によって撮影された、準異方性ドライエッチング処理後のＮＰＮ型バイポーラトランジスタの断面の表面状態を示す顕微鏡写真である。
【図８】一般に使用される半導体膜の深さと元素の含有率との関係を示すグラフである。
【符号の説明】
１：シリコン半導体基板
２，１３：ｎ+拡散領域
３：フィールド酸化膜
４：Ｐ+拡散領域
５：シリコン酸化膜
６：多結晶シリコン膜
７：シリコン酸化膜
８：開口部
９：ＳｉＧｅ／ＳｉＧｅＣ膜
１０：フォトレジスト
１１：サイドウォール
１２：エミッタ電極
Claims (7)
- 半導体装置にベース、エミッタ及びコレクタを有してバイポーラトランジスタが構成されて成る半導体装置の製造方法であって、
前記半導体基板上に多層膜を形成し、前記ベース及び前記エミッタ上で開口する開口部を前記多層膜に形成する工程と、
Ｓｉ及びＧｅを含有し、上層部位及び下層部位にＳｉの含有率が高く、中間層部位にＧｅの含有率が高い構造を有する複合半導体膜を全面に形成する工程と、
前記複合半導体膜を形成した後、前記開口部内の所定の高さまでマスク材を形成する工程と、
前記マスク材をマスクとして、前記複合半導体膜を異方性ドライエッチングし、前記複合半導体膜を前記開口部内の所定の高さまで残す工程とを含み、
前記複合半導体膜は、ＳｉＧｅ膜又はＳｉＧｅＣ膜であることを特徴とする半導体装置の製造方法。 - 前記ＳｉＧｅ膜又は前記ＳｉＧｅＣ膜を、高真空状態で異方性ドライエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
- 高真空状態で異方性ドライエッチングされた後の前記ＳｉＧｅ膜又は前記ＳｉＧｅＣ膜を、更に低真空状態で準異方性ドライエッチングする工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記高真空状態における気圧は、６６．５（Ｐａ）以下であることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記低真空状態における気圧は、１３３（Ｐａ）以上であることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記高真空状態における気圧は、約３．３×１０-1（Ｐａ）であることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記低真空状態における気圧は、約４０×１０2（Ｐａ）であることを特徴とする請求項３に記載の半導体装置の製造方法。
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