JPH11233523A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11233523A JPH11233523A JP3272998A JP3272998A JPH11233523A JP H11233523 A JPH11233523 A JP H11233523A JP 3272998 A JP3272998 A JP 3272998A JP 3272998 A JP3272998 A JP 3272998A JP H11233523 A JPH11233523 A JP H11233523A
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- semiconductor region
- forming
- semiconductor
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Abstract
(57)【要約】
【課題】 高周波数特性およびノイズ特性に優れたバイ
ポーラトランジスタを備えた半導体装置およびその製造
方法を提供する。 【解決手段】 基板１上に形成され、絶縁膜４により素
子分離されたｎ型のコレクタ領域３と、絶縁膜４および
コレクタ領域３上に形成された活性ベース領域７を含む
ｐ型のベース領域と、ベース領域上であって、コレクタ
領域３の上方に形成されたエッチングストッパ膜１１
と、ｐ型のベース引出領域１２と、第１の開口１８内の
周辺部に設けられた側壁スペーサ１６と、第２の開口１
９内に形成されたｎ型のエミッタ９およびｎ型のエミッ
タ引出領域１７とを有するバイポーラトランジスタを備
えた半導体装置において、ベース領域の周辺部からエッ
チングストッパ膜１１の周辺部下の領域に至るまでｐ型
不純物をイオン注入し、高濃度ベース領域８を形成す
る。
ポーラトランジスタを備えた半導体装置およびその製造
方法を提供する。 【解決手段】 基板１上に形成され、絶縁膜４により素
子分離されたｎ型のコレクタ領域３と、絶縁膜４および
コレクタ領域３上に形成された活性ベース領域７を含む
ｐ型のベース領域と、ベース領域上であって、コレクタ
領域３の上方に形成されたエッチングストッパ膜１１
と、ｐ型のベース引出領域１２と、第１の開口１８内の
周辺部に設けられた側壁スペーサ１６と、第２の開口１
９内に形成されたｎ型のエミッタ９およびｎ型のエミッ
タ引出領域１７とを有するバイポーラトランジスタを備
えた半導体装置において、ベース領域の周辺部からエッ
チングストッパ膜１１の周辺部下の領域に至るまでｐ型
不純物をイオン注入し、高濃度ベース領域８を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、低ノイズでかつ周波数特性
に優れたバイポーラトランジスタを備えた半導体装置お
よびその製造方法に関する。
その製造方法に関し、特に、低ノイズでかつ周波数特性
に優れたバイポーラトランジスタを備えた半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】近年、高速ＬＳＩ（Ｌarge Ｓcale Ｉnt
egrated Ｃircuit）を実現するため、高速バイポーラＬ
ＳＩの技術開発が進められ、選択エピタキシャル技術を
用いた高性能のトランジスタを形成する技術が提案され
ている。以下、従来の技術におけるバイポーラトランジ
スタの１例を図面を参照しながら説明する。
egrated Ｃircuit）を実現するため、高速バイポーラＬ
ＳＩの技術開発が進められ、選択エピタキシャル技術を
用いた高性能のトランジスタを形成する技術が提案され
ている。以下、従来の技術におけるバイポーラトランジ
スタの１例を図面を参照しながら説明する。
【０００３】図１０は、従来の技術によるＮＰＮバイポ
ーラＬＳＩの１例である半導体装置４０を示す断面図で
ある。この半導体装置４０の製造方法を図１０を参照し
ながら説明する。
ーラＬＳＩの１例である半導体装置４０を示す断面図で
ある。この半導体装置４０の製造方法を図１０を参照し
ながら説明する。
【０００４】まず、高濃度のｎ+型埋込層２を含む半導
体基板１上に、ｎ型の不純物をドープしながらシリコン
結晶をエピタキシャル成長させ、ｎ型コレクタ領域３を
形成し、酸化膜を形成して素子分離絶縁膜４とする。
体基板１上に、ｎ型の不純物をドープしながらシリコン
結晶をエピタキシャル成長させ、ｎ型コレクタ領域３を
形成し、酸化膜を形成して素子分離絶縁膜４とする。
【０００５】次に、選択的エピタキシャル技術を用いて
ｐ型不純物をドープしながらコレクタ領域３の上にのみ
シリコン単結晶を成長させ、ベース領域３６を形成す
る。その後、窒化膜と酸化膜の複合膜を全面に堆積し、
レジストを用いたパターニングにより、ベース領域３６
上にエッチングストッパ膜３１を形成する。次に、多結
晶シリコンを全面に成長させた後、ｐ型の不純物をイオ
ン注入し、ｐ型ベース引出領域３２を形成する。さら
に、ＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法により
酸化膜１４と窒化膜１５を順次堆積させる。
ｐ型不純物をドープしながらコレクタ領域３の上にのみ
シリコン単結晶を成長させ、ベース領域３６を形成す
る。その後、窒化膜と酸化膜の複合膜を全面に堆積し、
レジストを用いたパターニングにより、ベース領域３６
上にエッチングストッパ膜３１を形成する。次に、多結
晶シリコンを全面に成長させた後、ｐ型の不純物をイオ
ン注入し、ｐ型ベース引出領域３２を形成する。さら
に、ＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法により
酸化膜１４と窒化膜１５を順次堆積させる。
【０００６】次に、これら窒化膜１５、酸化膜１４およ
びベース引出領域３２中のベース領域３６上に位置する
領域の一部に第１の開口１８を設けてエッチングストッ
パ膜３１を露出させた後、ＣＶＤ法により酸化膜を堆積
させ、異方性エッチングによりエッチバックを行って、
サイドウォール・スペーサ１６を形成する。
びベース引出領域３２中のベース領域３６上に位置する
領域の一部に第１の開口１８を設けてエッチングストッ
パ膜３１を露出させた後、ＣＶＤ法により酸化膜を堆積
させ、異方性エッチングによりエッチバックを行って、
サイドウォール・スペーサ１６を形成する。
【０００７】次に、エッチングストッパ膜３１をウエッ
ト系のエッチングでベース領域３６にダメージを与える
ことなくエッチング除去し、第１の開口１８内に、ベー
ス領域３６まで到達する第２の開口１９を形成する。次
に、この第２の開口１９を埋込むように、多結晶シリコ
ンを堆積させた後、ｎ型の不純物をイオン注入し、この
不純物を熱処理により拡散させ、エミッタ領域９および
エミッタ引出領域１７を形成する。
ト系のエッチングでベース領域３６にダメージを与える
ことなくエッチング除去し、第１の開口１８内に、ベー
ス領域３６まで到達する第２の開口１９を形成する。次
に、この第２の開口１９を埋込むように、多結晶シリコ
ンを堆積させた後、ｎ型の不純物をイオン注入し、この
不純物を熱処理により拡散させ、エミッタ領域９および
エミッタ引出領域１７を形成する。
【０００８】その後は、エミッタ引出領域１７の多結晶
シリコンを所定の形状にパターニングした後、周知の方
法で、金属電極を形成してＮＰＮバイポーラトランジス
タを完成させる。
シリコンを所定の形状にパターニングした後、周知の方
法で、金属電極を形成してＮＰＮバイポーラトランジス
タを完成させる。
【０００９】このような方法で製造されたバイポーラト
ランジスタは、非常に薄いベース層を形成できるので、
イオン注入法または拡散技術により形成されるベース層
を有するバイポーラトランジスタと比較して、高い遮断
周波数を得ることができた。
ランジスタは、非常に薄いベース層を形成できるので、
イオン注入法または拡散技術により形成されるベース層
を有するバイポーラトランジスタと比較して、高い遮断
周波数を得ることができた。
【００１０】
【発明が解決しようとする課題】しかしながら、以上の
方法により製造されたバイポーラトランジスタには、次
のような問題があった。
方法により製造されたバイポーラトランジスタには、次
のような問題があった。
【００１１】即ち、バイポーラ動作をするエミッタ領域
９の直下に至るまで、多結晶シリコンからなるｐ型ベー
ス引出領域３２および単結晶シリコンからなるベース領
域３６を通って電流が流れるので、エッチングストッパ
膜３１下の領域におけるベース抵抗が非常に大きくな
る。このため、高周波数特性が劣化して回路全体におけ
るパフォーマンスが低下するとともに、熱雑音発生の原
因となっていた。
９の直下に至るまで、多結晶シリコンからなるｐ型ベー
ス引出領域３２および単結晶シリコンからなるベース領
域３６を通って電流が流れるので、エッチングストッパ
膜３１下の領域におけるベース抵抗が非常に大きくな
る。このため、高周波数特性が劣化して回路全体におけ
るパフォーマンスが低下するとともに、熱雑音発生の原
因となっていた。
【００１２】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、高周波数特性およびノイズ特性に
優れたバイポーラトランジスタを備えた半導体装置およ
びその製造方法を提供することにある。
であり、その目的は、高周波数特性およびノイズ特性に
優れたバイポーラトランジスタを備えた半導体装置およ
びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明は以下の手段によ
り上記課題の解決を図る。
り上記課題の解決を図る。
【００１４】即ち、本発明（請求項１）によれば、第１
導電型の半導体基板上に形成され、第１の絶縁膜で素子
分離された第１導電型の第１の半導体領域と、上記第１
の半導体領域上に形成された第２導電型の第２の半導体
領域と、上記第２の半導体領域上であって、上記第１の
半導体領域の上方に形成されたエッチングストッパ膜
と、上記第２の半導体領域および上記エッチングストッ
パ膜上に形成された上記第２の半導体領域の引出領域
と、上記引出領域上に形成された第２の絶縁膜と、上記
エッチングストッパ膜の上面に達するように上記第２の
絶縁膜および上記引出領域に貫通形成された第１の開口
内の側面に設けられたスペーサ絶縁膜と、上記第１の開
口の側面に設けられた上記スペーサ絶縁膜の内側で上記
エッチングストッパ膜を貫通して上記第２の半導体領域
に達するように形成された第２の開口下で上記第２の半
導体領域表面に形成された第１導電型の第３の半導体領
域とを備え、上記第２の半導体領域には、その周辺部か
ら実質的に上記エッチングストッパ膜下の領域に延在し
て、上記第３の半導体領域下の領域よりも高濃度の第２
導電型の不純物が拡散していることを特徴とする半導体
装置が提供される。
導電型の半導体基板上に形成され、第１の絶縁膜で素子
分離された第１導電型の第１の半導体領域と、上記第１
の半導体領域上に形成された第２導電型の第２の半導体
領域と、上記第２の半導体領域上であって、上記第１の
半導体領域の上方に形成されたエッチングストッパ膜
と、上記第２の半導体領域および上記エッチングストッ
パ膜上に形成された上記第２の半導体領域の引出領域
と、上記引出領域上に形成された第２の絶縁膜と、上記
エッチングストッパ膜の上面に達するように上記第２の
絶縁膜および上記引出領域に貫通形成された第１の開口
内の側面に設けられたスペーサ絶縁膜と、上記第１の開
口の側面に設けられた上記スペーサ絶縁膜の内側で上記
エッチングストッパ膜を貫通して上記第２の半導体領域
に達するように形成された第２の開口下で上記第２の半
導体領域表面に形成された第１導電型の第３の半導体領
域とを備え、上記第２の半導体領域には、その周辺部か
ら実質的に上記エッチングストッパ膜下の領域に延在し
て、上記第３の半導体領域下の領域よりも高濃度の第２
導電型の不純物が拡散していることを特徴とする半導体
装置が提供される。
【００１５】上記第１、第２および第３の半導体領域が
それぞれ、バイポーラトランジスタのコレクタ領域、ベ
ース領域およびエミッタ領域であると良い。
それぞれ、バイポーラトランジスタのコレクタ領域、ベ
ース領域およびエミッタ領域であると良い。
【００１６】また、本発明（請求項３）によれば、第１
導電型の埋込層を有する半導体基板上に第１導電型の不
純物がドープされたシリコン層を形成し、第１の半導体
領域を形成する工程と、上記第１の半導体領域の周辺に
素子分離絶縁膜を形成する工程と、上記第１の半導体領
域上に第２導電型の不純物がドープされたシリコン結晶
を成長させ、第２の半導体領域を形成する工程と、上記
第２の半導体領域上に第１の絶縁膜を堆積させた後、上
記第２の半導体領域の上であって上記第１の半導体領域
の上方の領域に第１のレジストパターンを形成し、この
レジストパターンをマスクとして上記第１の絶縁膜をパ
ターニングしエッチングストッパ膜を形成する工程と、
アッシングにより、上記第１のレジストパターンの径を
減少させて第２のレジストパターンを形成する工程と、
上記第２のレジストパターンをマスクとして上記第２の
半導体領域に第２導電型の不純物をイオン注入し、上記
第２の半導体領域に高濃度不純物領域を形成する工程
と、上記エッチングストッパ膜および上記第２の半導体
領域上に上記第２の半導体領域の引出領域を形成する工
程と、上記引出領域上に第２の絶縁膜を形成した後、上
記エッチングストッパ膜の１部が露出するように第１の
開口を形成する工程と、上記第１の開口内の側面にスペ
ーサ絶縁膜を形成する工程と、上記スペーサ絶縁膜の内
側で露出した上記エッチングストッパ膜を貫通して上記
第２の半導体領域に達する第２の開口を形成する工程
と、上記第２の開口を埋込むように第１導電型の不純物
がドープされたシリコンを堆積させた後、上記第１導電
型の不純物を拡散させて上記第２の半導体領域内に第３
の半導体領域を形成する工程とを具備する半導体装置の
製造方法が提供される。
導電型の埋込層を有する半導体基板上に第１導電型の不
純物がドープされたシリコン層を形成し、第１の半導体
領域を形成する工程と、上記第１の半導体領域の周辺に
素子分離絶縁膜を形成する工程と、上記第１の半導体領
域上に第２導電型の不純物がドープされたシリコン結晶
を成長させ、第２の半導体領域を形成する工程と、上記
第２の半導体領域上に第１の絶縁膜を堆積させた後、上
記第２の半導体領域の上であって上記第１の半導体領域
の上方の領域に第１のレジストパターンを形成し、この
レジストパターンをマスクとして上記第１の絶縁膜をパ
ターニングしエッチングストッパ膜を形成する工程と、
アッシングにより、上記第１のレジストパターンの径を
減少させて第２のレジストパターンを形成する工程と、
上記第２のレジストパターンをマスクとして上記第２の
半導体領域に第２導電型の不純物をイオン注入し、上記
第２の半導体領域に高濃度不純物領域を形成する工程
と、上記エッチングストッパ膜および上記第２の半導体
領域上に上記第２の半導体領域の引出領域を形成する工
程と、上記引出領域上に第２の絶縁膜を形成した後、上
記エッチングストッパ膜の１部が露出するように第１の
開口を形成する工程と、上記第１の開口内の側面にスペ
ーサ絶縁膜を形成する工程と、上記スペーサ絶縁膜の内
側で露出した上記エッチングストッパ膜を貫通して上記
第２の半導体領域に達する第２の開口を形成する工程
と、上記第２の開口を埋込むように第１導電型の不純物
がドープされたシリコンを堆積させた後、上記第１導電
型の不純物を拡散させて上記第２の半導体領域内に第３
の半導体領域を形成する工程とを具備する半導体装置の
製造方法が提供される。
【００１７】上記第２のレジストパターンを形成する工
程は、その周縁が上記第１の開口の周縁と上記第２の開
口の周縁との間になるようにアッシングを行うことが望
ましい。
程は、その周縁が上記第１の開口の周縁と上記第２の開
口の周縁との間になるようにアッシングを行うことが望
ましい。
【００１８】また、上記引出領域を形成する工程は、高
融点金属を堆積させることにより行っても良い。
融点金属を堆積させることにより行っても良い。
【００１９】また、上記第３の半導体領域を形成する工
程は、上記第２の開口を埋込むように多結晶シリコンを
堆積させ、第１導電型の不純物をイオン注入した後、熱
処理により拡散させることにより行うと良い。
程は、上記第２の開口を埋込むように多結晶シリコンを
堆積させ、第１導電型の不純物をイオン注入した後、熱
処理により拡散させることにより行うと良い。
【００２０】また、上記第３の半導体領域を形成する工
程は、上記第２の開口を埋込むように、予め第１導電型
の不純物がドープされた多結晶シリコンを堆積させるこ
とにより行っても良い。
程は、上記第２の開口を埋込むように、予め第１導電型
の不純物がドープされた多結晶シリコンを堆積させるこ
とにより行っても良い。
【００２１】さらに、上記第３の半導体領域を形成する
工程は、上記第２の開口を埋込むように、予め第１導電
型の不純物がドープされたシリコン結晶をエピタキシャ
ル成長させることにより行っても良い。
工程は、上記第２の開口を埋込むように、予め第１導電
型の不純物がドープされたシリコン結晶をエピタキシャ
ル成長させることにより行っても良い。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態のいく
つかについて図面を参照しながら説明する。なお、以下
の各図において、図１０と同一の部分には同一の参照番
号を付してその説明は省略する。
つかについて図面を参照しながら説明する。なお、以下
の各図において、図１０と同一の部分には同一の参照番
号を付してその説明は省略する。
【００２３】図１は、本発明にかかる半導体装置の実施
の一形態を示す部分断面図である。本発明にかかる半導
体装置の特徴は、コレクタ領域３および素子分離絶縁膜
４上に形成されたベース領域のうち、周辺部からエッチ
ングストッパ膜１１下の領域に至るまで延在して、活性
ベース領域７と同導電型の不純物が高濃度に拡散された
高濃度ベース領域８を備えた点にある。
の一形態を示す部分断面図である。本発明にかかる半導
体装置の特徴は、コレクタ領域３および素子分離絶縁膜
４上に形成されたベース領域のうち、周辺部からエッチ
ングストッパ膜１１下の領域に至るまで延在して、活性
ベース領域７と同導電型の不純物が高濃度に拡散された
高濃度ベース領域８を備えた点にある。
【００２４】図１に示す半導体装置２０は、ＮＰＮ型の
バイポーラトランジスタを備えており、その構造は次の
とおりである。
バイポーラトランジスタを備えており、その構造は次の
とおりである。
【００２５】即ち、ｐ型のシリコン半導体基板１上に形
成された高濃度のｎ+埋込層２の上に、周囲が絶縁膜４
により素子分離されｎ型の不純物がドープされたコレク
タ領域３が形成されている。
成された高濃度のｎ+埋込層２の上に、周囲が絶縁膜４
により素子分離されｎ型の不純物がドープされたコレク
タ領域３が形成されている。
【００２６】コレクタ領域３の上には、ジボラン（Ｂ2
Ｈ6）を用いてｐ型の不純物であるボロンがドープされ
た単結晶シリコン層でなる活性ベース領域７が形成され
ている。なお、ジボランにゲルマン（Ｇ4Ｈ4）を加えて
ＳｉＧｅ層を形成するようにしても良い。
Ｈ6）を用いてｐ型の不純物であるボロンがドープされ
た単結晶シリコン層でなる活性ベース領域７が形成され
ている。なお、ジボランにゲルマン（Ｇ4Ｈ4）を加えて
ＳｉＧｅ層を形成するようにしても良い。
【００２７】さらに、コレクタ領域３および絶縁膜４の
上であって、上記活性ベース領域７の周囲のベース領域
には、本発明において特徴的な高濃度ベース領域８が形
成されている。
上であって、上記活性ベース領域７の周囲のベース領域
には、本発明において特徴的な高濃度ベース領域８が形
成されている。
【００２８】この高濃度ベース領域８は、活性ベース領
域７と同時に形成されたシリコン結晶膜に活性ベース領
域７が含むｐ型不純物と同一の不純物をイオン注入して
形成されたものである。
域７と同時に形成されたシリコン結晶膜に活性ベース領
域７が含むｐ型不純物と同一の不純物をイオン注入して
形成されたものである。
【００２９】また、活性ベース領域７およびこの周辺近
傍の領域の上には、エッチング制御のためのエッチング
ストッパ膜１１が形成されており、エッチングストッパ
膜１１および高濃度ベース領域８の上には、ボロンイオ
ンが注入された多結晶シリコン層でなるベース引出領域
１２が形成され、その上面には、絶縁膜１３が形成され
ている。なお、このベース引出領域１２は、ｐ型の不純
物がイオン注入された多結晶シリコンの他、ボロンがド
ープされた多結晶シリコンで形成されたものでも良く、
さらに、タングステン（Ｗ）等の高融点金属を堆積して
形成されたものでも良い。
傍の領域の上には、エッチング制御のためのエッチング
ストッパ膜１１が形成されており、エッチングストッパ
膜１１および高濃度ベース領域８の上には、ボロンイオ
ンが注入された多結晶シリコン層でなるベース引出領域
１２が形成され、その上面には、絶縁膜１３が形成され
ている。なお、このベース引出領域１２は、ｐ型の不純
物がイオン注入された多結晶シリコンの他、ボロンがド
ープされた多結晶シリコンで形成されたものでも良く、
さらに、タングステン（Ｗ）等の高融点金属を堆積して
形成されたものでも良い。
【００３０】絶縁膜１３およびベース引出領域１２中に
は、エッチングストッパ膜１１上の周辺部を除く中央の
領域が露出するように、径Ｗ1の第１の開口１８が設け
られ、この第１の開口１８内の周辺部には、サイドウォ
ール・スペーサ１６が形成されている。
は、エッチングストッパ膜１１上の周辺部を除く中央の
領域が露出するように、径Ｗ1の第１の開口１８が設け
られ、この第１の開口１８内の周辺部には、サイドウォ
ール・スペーサ１６が形成されている。
【００３１】また、この第１の開口１８内には、サイド
ウォール・スペーサ１６の厚みにより径Ｗ2（Ｗ2＜
Ｗ1）が定義される第２の開口１９がエッチングストッ
パ膜１１を貫通して設けられ、その底面は、活性ベース
領域７の表面に至っている。
ウォール・スペーサ１６の厚みにより径Ｗ2（Ｗ2＜
Ｗ1）が定義される第２の開口１９がエッチングストッ
パ膜１１を貫通して設けられ、その底面は、活性ベース
領域７の表面に至っている。
【００３２】さらに、この第２の開口１９を埋込むよう
に、砒素がイオン注入され熱処理により拡散した多結晶
シリコン層が堆積され、その底部の活性ベース領域７内
にｎ型のエミッタ領域９を形成し、その上部は、エミッ
タ引出領域１７を形成する。このように、この半導体装
置２０は、ベース領域の周辺部から実質的にエッチング
ストッパ膜１１下の領域、例えばサイドウォール・スペ
ーサ１６下の領域に至るまでｐ型の不純物が高濃度にイ
オン注入された高濃度ベース領域８を備え、ベース抵抗
が非常に低いバイポーラトランジスタからなるものであ
る。これにより、高周波数特性に優れ、熱雑音の低いＮ
ＰＮバイポーラトランジスタを備えた半導体装置が提供
される。
に、砒素がイオン注入され熱処理により拡散した多結晶
シリコン層が堆積され、その底部の活性ベース領域７内
にｎ型のエミッタ領域９を形成し、その上部は、エミッ
タ引出領域１７を形成する。このように、この半導体装
置２０は、ベース領域の周辺部から実質的にエッチング
ストッパ膜１１下の領域、例えばサイドウォール・スペ
ーサ１６下の領域に至るまでｐ型の不純物が高濃度にイ
オン注入された高濃度ベース領域８を備え、ベース抵抗
が非常に低いバイポーラトランジスタからなるものであ
る。これにより、高周波数特性に優れ、熱雑音の低いＮ
ＰＮバイポーラトランジスタを備えた半導体装置が提供
される。
【００３３】次に、本発明にかかる半導体装置の製造方
法の実施の一形態について説明する。
法の実施の一形態について説明する。
【００３４】本発明にかかる半導体装置の製造方法の特
徴は、高濃度のｐ型不純物を含み、ベース領域の周辺部
からエッチングストッパ膜１１下で活性ベース領域７の
近傍にまで延在する高濃度ベース領域８を形成する点に
ある。以下、図２ないし図９を参照しながら説明する。
徴は、高濃度のｐ型不純物を含み、ベース領域の周辺部
からエッチングストッパ膜１１下で活性ベース領域７の
近傍にまで延在する高濃度ベース領域８を形成する点に
ある。以下、図２ないし図９を参照しながら説明する。
【００３５】図２ないし図９は、本実施形態の半導体装
置の製造方法を説明するための略示部分断面図である。
置の製造方法を説明するための略示部分断面図である。
【００３６】まず、図２に示すように、ｐ型のシリコン
半導体基板１上に既知の拡散技術を用いて高濃度のｎ+
型埋込層２を形成し、さらに、ｎ型の不純物をドープし
ながらシリコン結晶をエピタキシャル成長させて、ｎ型
のコレクタ領域３を形成する。 その後、このコレクタ
領域３の周辺に絶縁膜４を形成してバイポーラトランジ
スタの活性領域２３を素子分離する。
半導体基板１上に既知の拡散技術を用いて高濃度のｎ+
型埋込層２を形成し、さらに、ｎ型の不純物をドープし
ながらシリコン結晶をエピタキシャル成長させて、ｎ型
のコレクタ領域３を形成する。 その後、このコレクタ
領域３の周辺に絶縁膜４を形成してバイポーラトランジ
スタの活性領域２３を素子分離する。
【００３７】次に、図３に示すように、半導体基板１上
の全面にシリコン結晶をエピタキシャル成長させ、活性
領域２３の上には単結晶シリコン３５を形成し、絶縁膜
４の上には多結晶シリコン６を形成する。
の全面にシリコン結晶をエピタキシャル成長させ、活性
領域２３の上には単結晶シリコン３５を形成し、絶縁膜
４の上には多結晶シリコン６を形成する。
【００３８】このとき、ｐ型の不純物拡散源、例えばジ
ボラン（Ｂ2Ｈ6）を所定の圧力、温度およびガス流量で
添加してエピタキシャル層を成長させながらｐ型にドー
プし、ベース領域を形成する。また、ジボランに加えて
ゲルマン（Ｇ4Ｈ4）を所定の圧力、温度およびガス流量
で添加すればＳｉＧｅ層を形成することもできる。
ボラン（Ｂ2Ｈ6）を所定の圧力、温度およびガス流量で
添加してエピタキシャル層を成長させながらｐ型にドー
プし、ベース領域を形成する。また、ジボランに加えて
ゲルマン（Ｇ4Ｈ4）を所定の圧力、温度およびガス流量
で添加すればＳｉＧｅ層を形成することもできる。
【００３９】次に、図４に示すように、全面に絶縁膜を
堆積させた後、フォトレジストをパターニングしてレジ
ストパターン２１を形成し、エッチングにより、他の領
域の絶縁膜を除去して単結晶シリコン３５の上にエッチ
ングストッパ膜１１を形成する。
堆積させた後、フォトレジストをパターニングしてレジ
ストパターン２１を形成し、エッチングにより、他の領
域の絶縁膜を除去して単結晶シリコン３５の上にエッチ
ングストッパ膜１１を形成する。
【００４０】次に、図５に示すように、上記レジストパ
ターン２１を酸素プラズマ中で灰化処理（Ａshing）す
ることにより周辺部分を除去・後退させて、径の減少し
たレジストパターン２１’とする。灰化処理により除去
・後退させる量は、レジストパターン２１’がエミッタ
の形成予定領域よりやや大きく残る程度に制御する。さ
らに、このレジストパターン２１’をマスクとして、ホ
ウ素などのｐ型不純物を約１．０×１０16cm-2のドーズ
量、１５ＫｅＶ以下の加速電圧でベース領域の周辺部に
イオン注入し熱処理を行うことにより、ベース領域の周
縁部からエッチングストッパ膜１１の周辺部下の領域に
まで延在する高濃度ベース領域８を形成する。一方、こ
れにより、レジストパターン２１’直下のベース領域
は、バイポーラ動作をする活性ベース領域７となる。な
お、ここでは、エッチングストッパ膜１１におけるレジ
ストパターン２１’下以外の周辺部にもｐ型不純物がイ
オン注入される。
ターン２１を酸素プラズマ中で灰化処理（Ａshing）す
ることにより周辺部分を除去・後退させて、径の減少し
たレジストパターン２１’とする。灰化処理により除去
・後退させる量は、レジストパターン２１’がエミッタ
の形成予定領域よりやや大きく残る程度に制御する。さ
らに、このレジストパターン２１’をマスクとして、ホ
ウ素などのｐ型不純物を約１．０×１０16cm-2のドーズ
量、１５ＫｅＶ以下の加速電圧でベース領域の周辺部に
イオン注入し熱処理を行うことにより、ベース領域の周
縁部からエッチングストッパ膜１１の周辺部下の領域に
まで延在する高濃度ベース領域８を形成する。一方、こ
れにより、レジストパターン２１’直下のベース領域
は、バイポーラ動作をする活性ベース領域７となる。な
お、ここでは、エッチングストッパ膜１１におけるレジ
ストパターン２１’下以外の周辺部にもｐ型不純物がイ
オン注入される。
【００４１】次いで、レジストパターン２１’を除去し
た後、図６に示すように、多結晶シリコンを約２００ｎ
ｍの膜厚になるまでＣＶＤ法により堆積し、ｐ型の不純
物、例えばボロンを、約１．０×１０16cm-2のドーズ
量、３０ＫｅＶの加速電圧でイオン注入し、熱処理を行
ってベース引出領域１２を形成する。なお、このように
ボロンイオンを注入する代りに、ボロンがドープされた
多結晶シリコンを堆積しても良い。また、多結晶シリコ
ンを成長させる代りに、タングステン等の高融点金属を
堆積しても良い。
た後、図６に示すように、多結晶シリコンを約２００ｎ
ｍの膜厚になるまでＣＶＤ法により堆積し、ｐ型の不純
物、例えばボロンを、約１．０×１０16cm-2のドーズ
量、３０ＫｅＶの加速電圧でイオン注入し、熱処理を行
ってベース引出領域１２を形成する。なお、このように
ボロンイオンを注入する代りに、ボロンがドープされた
多結晶シリコンを堆積しても良い。また、多結晶シリコ
ンを成長させる代りに、タングステン等の高融点金属を
堆積しても良い。
【００４２】その後、それぞれ約１００ｎｍの膜厚で酸
化膜１４および窒化膜１５を順次ＣＶＤ法により堆積す
る。その後、レジストのパターニングにより、これらの
窒化膜１５、酸化膜１４および多結晶シリコンの一部を
エッチング除去し、エッチングストッパ膜１１の上面に
至る第１の開口１８を形成する。
化膜１４および窒化膜１５を順次ＣＶＤ法により堆積す
る。その後、レジストのパターニングにより、これらの
窒化膜１５、酸化膜１４および多結晶シリコンの一部を
エッチング除去し、エッチングストッパ膜１１の上面に
至る第１の開口１８を形成する。
【００４３】次に、図７に示すように、第１の開口１８
を埋込むように絶縁膜を堆積させ、ＲＩＥ（Ｒeactive
Ｉon Ｅching）により、サイドウォール・スペーサ１６
を形成する。
を埋込むように絶縁膜を堆積させ、ＲＩＥ（Ｒeactive
Ｉon Ｅching）により、サイドウォール・スペーサ１６
を形成する。
【００４４】次に、図８に示すように、活性ベース領域
７にダメージを与えないようにウェット系の選択的イオ
ンエッチングにより、第１の開口１８内のサイドウォー
ル・スペーサ１６の内側に、エッチングストッパ膜１１
を貫通して活性ベース領域７の表面に至る第２の開口１
９を形成する。
７にダメージを与えないようにウェット系の選択的イオ
ンエッチングにより、第１の開口１８内のサイドウォー
ル・スペーサ１６の内側に、エッチングストッパ膜１１
を貫通して活性ベース領域７の表面に至る第２の開口１
９を形成する。
【００４５】その後、図９に示すように、全面に多結晶
シリコンを堆積し、砒素をドーズ量約２．０×１０16cm
-2、加速電圧６０ＫｅＶの条件でイオン注入した後、熱
処理工程により、活性ベース領域７内およびその上部に
砒素を拡散させ、ｎ型のエミッタ領域９およびエミッタ
引出領域１７を形成する。なお、ここで砒素をイオン注
入する代りに、既に砒素がドープされた多結晶シリコン
を第２の開口１９内に堆積させることも可能である。ま
た、多結晶シリコンの代りに、砒素がドープされたシリ
コン結晶をエピタキシャル成長させても良い。
シリコンを堆積し、砒素をドーズ量約２．０×１０16cm
-2、加速電圧６０ＫｅＶの条件でイオン注入した後、熱
処理工程により、活性ベース領域７内およびその上部に
砒素を拡散させ、ｎ型のエミッタ領域９およびエミッタ
引出領域１７を形成する。なお、ここで砒素をイオン注
入する代りに、既に砒素がドープされた多結晶シリコン
を第２の開口１９内に堆積させることも可能である。ま
た、多結晶シリコンの代りに、砒素がドープされたシリ
コン結晶をエピタキシャル成長させても良い。
【００４６】その後は、既知の方法により、エミッタ引
出領域１７およびベース引出領域１２に所定の金属電極
を形成し、バイポーラトランジスタのエミッタ・ベース
電極を形成する。なお、コレクタ引出領域は、図面に示
していないが、例えば、図９の紙面に垂直な方向の適当
な位置において形成され、これに結合して形成されるコ
レクタ電極（図示せず）は、このコレクタ引出領域と高
濃度ｎ+埋込層２を介してコレクタ領域３と接続されて
いる。
出領域１７およびベース引出領域１２に所定の金属電極
を形成し、バイポーラトランジスタのエミッタ・ベース
電極を形成する。なお、コレクタ引出領域は、図面に示
していないが、例えば、図９の紙面に垂直な方向の適当
な位置において形成され、これに結合して形成されるコ
レクタ電極（図示せず）は、このコレクタ引出領域と高
濃度ｎ+埋込層２を介してコレクタ領域３と接続されて
いる。
【００４７】このように、本実施形態にかかる半導体装
置の製造方法によれば、高濃度のｐ型不純物が注入され
た高濃度ベース領域８をベース領域の周辺部からエッチ
ングストッパ膜１１下の活性ベース領域７にまで延在し
て形成するので、ベース抵抗の低いバイポーラトランジ
スタを形成することができる。これにより、高周波特性
に優れ、熱雑音の低いバイポーラトランジスタを備えた
半導体装置を製造する方法が提供される。
置の製造方法によれば、高濃度のｐ型不純物が注入され
た高濃度ベース領域８をベース領域の周辺部からエッチ
ングストッパ膜１１下の活性ベース領域７にまで延在し
て形成するので、ベース抵抗の低いバイポーラトランジ
スタを形成することができる。これにより、高周波特性
に優れ、熱雑音の低いバイポーラトランジスタを備えた
半導体装置を製造する方法が提供される。
【００４８】以上、本発明の実施の形態について説明し
たが、本発明は、上記実施の形態に限るものではなく、
その要旨を逸脱しない範囲で種々変形して適用すること
ができる。上記の実施形態では、ＮＰＮ型のバイポーラ
トランジスタを備えた半導体装置およびその製造方法に
ついて説明したが、ＰＮＰ型のバイポーラトランジスタ
にも適用できるのは勿論である。また、材料その他の条
件は、仕様に応じて変更することができる。
たが、本発明は、上記実施の形態に限るものではなく、
その要旨を逸脱しない範囲で種々変形して適用すること
ができる。上記の実施形態では、ＮＰＮ型のバイポーラ
トランジスタを備えた半導体装置およびその製造方法に
ついて説明したが、ＰＮＰ型のバイポーラトランジスタ
にも適用できるのは勿論である。また、材料その他の条
件は、仕様に応じて変更することができる。
【００４９】
【発明の効果】以上詳述したとおり、本発明は以下の効
果を奏する。
果を奏する。
【００５０】即ち、本発明によれば、第２導電型の第２
の半導体領域において、その周辺部からエッチングスト
ッパ膜の周辺部下の領域に延在して第２導電型の不純物
が高濃度に拡散しているので、ベース抵抗が低いバイポ
ーラトランジスタを備えた半導体装置が提供される。こ
れにより、高周波数特性に優れ、熱雑音の低いバイポー
ラトランジスタを備えた半導体装置が提供される。
の半導体領域において、その周辺部からエッチングスト
ッパ膜の周辺部下の領域に延在して第２導電型の不純物
が高濃度に拡散しているので、ベース抵抗が低いバイポ
ーラトランジスタを備えた半導体装置が提供される。こ
れにより、高周波数特性に優れ、熱雑音の低いバイポー
ラトランジスタを備えた半導体装置が提供される。
【００５１】また、本発明によれば、上記効果を有する
半導体装置を製造する方法が提供される。
半導体装置を製造する方法が提供される。
【図１】本発明にかかる半導体装置の略示部分断面図で
ある。
ある。
【図２】本発明にかかる半導体装置の製造方法を示す略
示部分断面図である。
示部分断面図である。
【図３】本発明にかかる半導体装置の製造方法を示す略
示部分断面図である。
示部分断面図である。
【図４】本発明にかかる半導体装置の製造方法を示す略
示部分断面図である。
示部分断面図である。
【図５】本発明にかかる半導体装置の製造方法を示す略
示部分断面図である。
示部分断面図である。
【図６】本発明にかかる半導体装置の製造方法を示す略
示部分断面図である。
示部分断面図である。
【図７】本発明にかかる半導体装置の製造方法を示す略
示部分断面図である。
示部分断面図である。
【図８】本発明にかかる半導体装置の製造方法を示す略
示部分断面図である。
示部分断面図である。
【図９】本発明にかかる半導体装置の製造方法を示す略
示部分断面図である。
示部分断面図である。
【図１０】従来の技術による半導体装置の１例を示す略
示部分断面図である。
示部分断面図である。
１ ｐ型シリコン半導体基板 ２ ｎ+埋込層 ３ ｎ型コレクタ領域 ４ 素子分離絶縁膜 ７ 活性ベース領域 ８ 高濃度ベース領域 ９ エミッタ領域 １１，３１ エッチングストッパ膜 １２，３２ ベース引出領域 １７ エミッタ引出領域 １８ 第１の開口 １９ 第２の開口 ２０ 本発明の実施の形態である半導体装置 ２１ エッチングストッパ膜形成用レジストパターン ２１’ 高濃度ベース領域形成用レジストパターン Ｗ1 第１の開口の径 Ｗ2 第２の開口の径
Claims (8)
- 【請求項１】第１導電型の半導体基板上に形成され、第
１の絶縁膜で素子分離された第１導電型の第１の半導体
領域と、 前記第１の半導体領域上に形成された第２導電型の第２
の半導体領域と、 前記第２の半導体領域上であって、前記第１の半導体領
域の上方に形成されたエッチングストッパ膜と、 前記第２の半導体領域および前記エッチングストッパ膜
上に形成された前記第２の半導体領域の引出領域と、 前記引出領域上に形成された第２の絶縁膜と、 前記エッチングストッパ膜の上面に達するように前記第
２の絶縁膜および前記引出領域に貫通形成された第１の
開口内の側面に設けられたスペーサ絶縁膜と、 前記第１の開口の側面に設けられた前記スペーサ絶縁膜
の内側で前記エッチングストッパ膜を貫通して前記第２
の半導体領域に達するように形成された第２の開口下で
前記第２の半導体領域表面に形成された第１導電型の第
３の半導体領域とを備え、 前記第２の半導体領域には、その周辺部から実質的に前
記エッチングストッパ膜下の領域に延在して、前記第３
の半導体領域下の領域よりも高濃度の第２導電型の不純
物が拡散していることを特徴とする半導体装置。 - 【請求項２】前記第１、第２および第３の半導体領域が
それぞれ、バイポーラトランジスタのコレクタ領域、ベ
ース領域およびエミッタ領域であることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】第１導電型の埋込層を有する半導体基板上
に第１導電型の不純物がドープされたシリコン層を形成
し、第１の半導体領域を形成する工程と、 前記第１の半導体領域の周辺に素子分離絶縁膜を形成す
る工程と、 前記第１の半導体領域上に第２導電型の不純物がドープ
されたシリコン結晶を成長させ、第２の半導体領域を形
成する工程と、 前記第２の半導体領域上に第１の絶縁膜を堆積させた
後、前記第２の半導体領域の上であって前記第１の半導
体領域の上方の領域に第１のレジストパターンを形成
し、このレジストパターンをマスクとして前記第１の絶
縁膜をパターニングしエッチングストッパ膜を形成する
工程と、 アッシングにより、前記第１のレジストパターンの径を
減少させて第２のレジストパターンを形成する工程と、 前記第２のレジストパターンをマスクとして前記第２の
半導体領域に第２導電型の不純物をイオン注入し、前記
第２の半導体領域に高濃度不純物領域を形成する工程
と、 前記エッチングストッパ膜および前記第２の半導体領域
上に前記第２の半導体領域の引出領域を形成する工程
と、 前記引出領域上に第２の絶縁膜を形成した後、前記エッ
チングストッパ膜の１部が露出するように第１の開口を
形成する工程と、 前記第１の開口内の側面にスペーサ絶縁膜を形成する工
程と、 前記スペーサ絶縁膜の内側で露出した前記エッチングス
トッパ膜を貫通して前記第２の半導体領域に達する第２
の開口を形成する工程と、 前記第２の開口を埋込むように第１導電型の不純物がド
ープされたシリコンを堆積させた後、前記第１導電型の
不純物を拡散させて前記第２の半導体領域内に第３の半
導体領域を形成する工程とを具備する半導体装置の製造
方法。 - 【請求項４】前記第２のレジストパターンを形成する工
程は、その周縁が前記第１の開口の周縁と前記第２の開
口の周縁との間になるようにアッシングを行うことを特
徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項５】前記引出領域を形成する工程は、高融点金
属を堆積させることにより行うことを特徴とする請求項
３または４に記載の半導体装置の製造方法。 - 【請求項６】前記第３の半導体領域を形成する工程は、
前記第２の開口を埋込むように多結晶シリコンを堆積さ
せ、第１導電型の不純物をイオン注入した後、熱処理に
より拡散させることにより行うことを特徴とする請求項
３ないし５のいずれかに記載の半導体装置の製造方法。 - 【請求項７】前記第３の半導体領域を形成する工程は、
前記第２の開口を埋込むように、予め第１導電型の不純
物がドープされた多結晶シリコンを堆積させることによ
り行うことを特徴とする請求項３ないし５のいずれかに
記載の半導体装置の製造方法。 - 【請求項８】前記第３の半導体領域を形成する工程は、
前記第２の開口を埋込むように、予め第１導電型の不純
物がドープされたシリコン結晶をエピタキシャル成長さ
せることにより行うことを特徴とする請求項３ないし５
のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272998A JPH11233523A (ja) | 1998-02-16 | 1998-02-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272998A JPH11233523A (ja) | 1998-02-16 | 1998-02-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233523A true JPH11233523A (ja) | 1999-08-27 |
Family
ID=12366940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272998A Pending JPH11233523A (ja) | 1998-02-16 | 1998-02-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233523A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170113B2 (en) | 2003-04-01 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1998
- 1998-02-16 JP JP3272998A patent/JPH11233523A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170113B2 (en) | 2003-04-01 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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