JPH021934A - バイポーラ半導体装置の製造方法 - Google Patents
バイポーラ半導体装置の製造方法Info
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- JPH021934A JPH021934A JP14415688A JP14415688A JPH021934A JP H021934 A JPH021934 A JP H021934A JP 14415688 A JP14415688 A JP 14415688A JP 14415688 A JP14415688 A JP 14415688A JP H021934 A JPH021934 A JP H021934A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
[概要]
単結晶シリコン層と多結晶シリコン層とを同時に成長す
る技術を利用したベース引出し電極形バイポーラ半導体
装置の製造方法に関し、ベース引出し電極の抵抗を低下
させ、しかも、ベース層を浅く形成して高速に動作させ
ることを目的とし、 一導電型半導体基板上に第1の絶縁膜および導電膜を形
成し、該第1の絶縁膜および導電膜を選択的に除去して
ベース層形成領域を開口する工程、次いで、前記ベース
層形成領域を含む全面に異種導電型シリコン膜を成長し
て、前記ベース層形成領域には異種導電型単結晶シリコ
ン膜からなるベース層を形成し、且つ、前記導電膜上に
は異種導電型多結晶シリコン膜からなるベース引出し電
極膜を形成する工程、 次いで、前記ベース層およびベース引出し電極膜上に第
2の絶縁膜を形成し、該第2の絶縁膜を選択的に開口し
てベース層に−4電型エミッタ層を形成する工程が含ま
れることを特徴とする。
る技術を利用したベース引出し電極形バイポーラ半導体
装置の製造方法に関し、ベース引出し電極の抵抗を低下
させ、しかも、ベース層を浅く形成して高速に動作させ
ることを目的とし、 一導電型半導体基板上に第1の絶縁膜および導電膜を形
成し、該第1の絶縁膜および導電膜を選択的に除去して
ベース層形成領域を開口する工程、次いで、前記ベース
層形成領域を含む全面に異種導電型シリコン膜を成長し
て、前記ベース層形成領域には異種導電型単結晶シリコ
ン膜からなるベース層を形成し、且つ、前記導電膜上に
は異種導電型多結晶シリコン膜からなるベース引出し電
極膜を形成する工程、 次いで、前記ベース層およびベース引出し電極膜上に第
2の絶縁膜を形成し、該第2の絶縁膜を選択的に開口し
てベース層に−4電型エミッタ層を形成する工程が含ま
れることを特徴とする。
[産業上の利用分野]
本発明は半導体装置の製造方法に係り、特に、単結晶シ
リコン層と多結晶シリコン層とを同時に成長するS P
E G (Selective Po1y−and
Epitaxial−silicon Growth)
技術を用いたベース引出し電極形バイポーラ半導体装置
の製造方法に関する。
リコン層と多結晶シリコン層とを同時に成長するS P
E G (Selective Po1y−and
Epitaxial−silicon Growth)
技術を用いたベース引出し電極形バイポーラ半導体装置
の製造方法に関する。
最近、IC,LSIなどの半導体装置は微細化して高速
化する方向に技術開発が進められており、バイポーラ半
導体装置においてもベース引出し電極形構造などが開発
されて、微細化、高密度化が図られている。しかし、そ
の製法は性能向上のために一層の検討が必要である。
化する方向に技術開発が進められており、バイポーラ半
導体装置においてもベース引出し電極形構造などが開発
されて、微細化、高密度化が図られている。しかし、そ
の製法は性能向上のために一層の検討が必要である。
[従来の技術]
第2図は通常のバイポーラ半導体装置の断面図を示して
おり、lはp型シリコン基板、2はn+型埋没層、3は
n型コレクタ層、4は5i02 (酸化シリコン)膜
からなるフィールド絶縁膜、5はp型ベース層、6はn
+型エミッタ層、7はコレクタコンタクト電極、8はベ
ース電極、9はエミッタ電極である。
おり、lはp型シリコン基板、2はn+型埋没層、3は
n型コレクタ層、4は5i02 (酸化シリコン)膜
からなるフィールド絶縁膜、5はp型ベース層、6はn
+型エミッタ層、7はコレクタコンタクト電極、8はベ
ース電極、9はエミッタ電極である。
また、第3図は従来のベース引出し電極形バイポーラ半
導体装置の構造断面図を示しており、本例は数種類ある
ベース引出し電極形バイポーラ半導体装置のうち、単結
晶シリコン層と多結晶シリコン層とを同時に成長する5
PEG技術を用いたベース引出し電極形バイポーラ半導
体装置の構造断面図である。図中の11はp型シリコン
基板、12はn+型埋没層、 13はn型コレクタ層、
14はp型ベース層、15はドープド多結晶シリコン
膜からなるベース引出し電極、16はn+型エミッタ層
、17はコレクタコンタクト電極、 18はベース電極
、 19はエミッタ電極、20はその他の5i02膜で
ある。
導体装置の構造断面図を示しており、本例は数種類ある
ベース引出し電極形バイポーラ半導体装置のうち、単結
晶シリコン層と多結晶シリコン層とを同時に成長する5
PEG技術を用いたベース引出し電極形バイポーラ半導
体装置の構造断面図である。図中の11はp型シリコン
基板、12はn+型埋没層、 13はn型コレクタ層、
14はp型ベース層、15はドープド多結晶シリコン
膜からなるベース引出し電極、16はn+型エミッタ層
、17はコレクタコンタクト電極、 18はベース電極
、 19はエミッタ電極、20はその他の5i02膜で
ある。
このような5PEG技術を利用した製法による構造は第
2図に示す構造に比べて浅いベース層を形成して高速化
する点で非常に有効なものである。
2図に示す構造に比べて浅いベース層を形成して高速化
する点で非常に有効なものである。
第4図(a)〜[e)は第3図に示すベース引出し電極
形バイポーラ半導体装置の従来の製造方法の工程順断面
図を示しており、その概要を順を追って説明する。
形バイポーラ半導体装置の従来の製造方法の工程順断面
図を示しており、その概要を順を追って説明する。
第4図ta)参照;p型シリコン基板11上にn+型埋
没層12を介してn型コレクタ層13をエピタキシャル
成長し、そのn型コレクタ層13上に熱酸化した5i0
2膜21(膜厚300nm)を生成し、更に、リソグラ
フィ技術を用いて5i02膜21のベース層形成領域を
開口する。なお、12“はn+型コレクタコンタクト領
域で、この領域は5i02膜21の生成直前の工程で形
成される。
没層12を介してn型コレクタ層13をエピタキシャル
成長し、そのn型コレクタ層13上に熱酸化した5i0
2膜21(膜厚300nm)を生成し、更に、リソグラ
フィ技術を用いて5i02膜21のベース層形成領域を
開口する。なお、12“はn+型コレクタコンタクト領
域で、この領域は5i02膜21の生成直前の工程で形
成される。
第4図(bl参照;次いで、開口したベース層形成領域
を含む5i02膜21上にドープドシリコン膜(膜厚5
0〜100 nm)を成長する。そうすると、5i02
膜21上にはドープド多結晶シリコン膜15が成長し、
開口部にはドープド単結晶シリコン膜14が成長する。
を含む5i02膜21上にドープドシリコン膜(膜厚5
0〜100 nm)を成長する。そうすると、5i02
膜21上にはドープド多結晶シリコン膜15が成長し、
開口部にはドープド単結晶シリコン膜14が成長する。
なお、ドープする不純物は硼素(B)であって、そのp
型不純物の濃度は101g/ca程度にする。
型不純物の濃度は101g/ca程度にする。
第4図(C1参照;次いで、ドープドシリコン膜をリソ
グラフィ技術を用いてパターンニングし、p型ベース層
となるドープド単結晶シリコン膜14およびベース引出
し電極となるドープド多結晶シリコン膜15部分を残存
させて、その他の部分のドープド多結晶シリコン膜をエ
ツチング除去し、更に、上面に化学気相成長(CVD)
法によって5i02膜22(膜厚300nm)を被着す
る。
グラフィ技術を用いてパターンニングし、p型ベース層
となるドープド単結晶シリコン膜14およびベース引出
し電極となるドープド多結晶シリコン膜15部分を残存
させて、その他の部分のドープド多結晶シリコン膜をエ
ツチング除去し、更に、上面に化学気相成長(CVD)
法によって5i02膜22(膜厚300nm)を被着す
る。
第4図(d)参照;次いで、5i02膜22のエミッタ
形成領域、コレクタコンタクト形成領域を開口して、C
VD法によって多結晶シリコン膜を被着し、その多結晶
シリコン膜に砒素(As) イオンを注入してへSドー
プド多結晶シリコン膜23とし、これをパターンニング
して開口部のエミッタ形成領域およびコレクタコンタク
ト電極形成領域にのみAsドープド多多結晶シリコ模膜
23残存させ、更に、温度850℃で熱処理してn+型
エミッタ層I6を画定する。なお、このエミツタ層の形
成にはh などの特性をチエツクしながら熱処理する方
法が採られる。
形成領域、コレクタコンタクト形成領域を開口して、C
VD法によって多結晶シリコン膜を被着し、その多結晶
シリコン膜に砒素(As) イオンを注入してへSドー
プド多結晶シリコン膜23とし、これをパターンニング
して開口部のエミッタ形成領域およびコレクタコンタク
ト電極形成領域にのみAsドープド多多結晶シリコ模膜
23残存させ、更に、温度850℃で熱処理してn+型
エミッタ層I6を画定する。なお、このエミツタ層の形
成にはh などの特性をチエツクしながら熱処理する方
法が採られる。
第4図(e)参照;次いで、CVD法によってPSG(
燐珪酸ガラス膜)、5i02膜などの絶縁膜24を被着
し、これを開口してAsドープド多結晶シリコン膜23
の上にエミッタ電極19.コレクタコンタクト電極17
を形成し、ベース引出し電極15の上にベース電極18
を形成して完成する。
燐珪酸ガラス膜)、5i02膜などの絶縁膜24を被着
し、これを開口してAsドープド多結晶シリコン膜23
の上にエミッタ電極19.コレクタコンタクト電極17
を形成し、ベース引出し電極15の上にベース電極18
を形成して完成する。
以上が5PEG技術を適用したベース引出し電極形バイ
ポーラ半導体装置の形成方法の概要である。
ポーラ半導体装置の形成方法の概要である。
[発明が解決しようとする課題]
ところが、上記の形成方法において、ベース幅を薄<シ
て高速動作させるためには膜j¥50〜1100n程度
の薄いベース層を形成しなければならないが、これは同
時にベース引出し電極を薄くして、その抵抗を増大させ
る結果になる。
て高速動作させるためには膜j¥50〜1100n程度
の薄いベース層を形成しなければならないが、これは同
時にベース引出し電極を薄くして、その抵抗を増大させ
る結果になる。
本発明はこの矛盾点を取り除いて、ベース引出し電極の
抵抗を低下させ、しかも、ベース層を浅くして高速に動
作させることを目的とした半導体装置の製造方法を提案
するものである。
抵抗を低下させ、しかも、ベース層を浅くして高速に動
作させることを目的とした半導体装置の製造方法を提案
するものである。
し課題を解決するための手段]
その課題は、−導電型半導体基板上に第1の絶縁膜およ
び導電膜を形成し、該第1の絶縁膜および導電膜を選択
的に除去してベース層形成領域を開口する工程、 次いで、前記ベース層形成領域を含む全面に異種導電型
シリコン膜を成長して、前記ベース層形成領域には異種
導電型単結晶シリコン膜からなるベース層を形成し、且
つ、前記導電膜上には異種淳電型多結晶シリコン膜から
なるベース引出し電極膜を形成する工程、 次いで、前記ベース層およびベース引出し電極膜上に第
2の絶縁膜を形成し、該第2の絶縁膜を選択的に開口し
てベース層に−4電型エミッタ層を形成する工程が含ま
れる製造方法によって解決される。
び導電膜を形成し、該第1の絶縁膜および導電膜を選択
的に除去してベース層形成領域を開口する工程、 次いで、前記ベース層形成領域を含む全面に異種導電型
シリコン膜を成長して、前記ベース層形成領域には異種
導電型単結晶シリコン膜からなるベース層を形成し、且
つ、前記導電膜上には異種淳電型多結晶シリコン膜から
なるベース引出し電極膜を形成する工程、 次いで、前記ベース層およびベース引出し電極膜上に第
2の絶縁膜を形成し、該第2の絶縁膜を選択的に開口し
てベース層に−4電型エミッタ層を形成する工程が含ま
れる製造方法によって解決される。
[作用]
即ち、本発明は予め絶縁膜(第1の絶縁膜)上にドープ
ド多結晶シリコン膜などの導電膜を被着しておき、その
上にベース層とベース引出し電極膜とになるドープドシ
リコン膜を成長する。そうすれば、ベース引出し電極の
膜厚を厚く、且つ、高導電性に形成できて、その抵抗を
低下させることができる。しかも、ベース層を薄く成長
して高速化することができる。
ド多結晶シリコン膜などの導電膜を被着しておき、その
上にベース層とベース引出し電極膜とになるドープドシ
リコン膜を成長する。そうすれば、ベース引出し電極の
膜厚を厚く、且つ、高導電性に形成できて、その抵抗を
低下させることができる。しかも、ベース層を薄く成長
して高速化することができる。
[実施例1
以下、図面を参照して実施例によって詳細に説明する。
第1図(al〜(e)は本発明にかかる製造方法の工程
順断面図を示しており、順を追って説明する。
順断面図を示しており、順を追って説明する。
第1図(al参照;従来と同様に、p型シリコン基板1
1上にn+型埋没層12を介してn型コレクタ層13(
比抵抗1Ωcm程度)をエピタキシャル成長し、そのn
型コレクタN13上に5i02膜21(膜厚300nm
;第1の絶縁膜)を熱酸化して生成する。この熱酸化は
ウェット酸素中において1000℃に加熱して行う。次
いで、減圧CVD法にてモノシラン(SiH4)を反応
ガスとして約600℃で分解させて多結晶シリコン膜(
膜厚300nm ;導電膜)を堆積し、その多結晶シリ
コン膜に硼素イオンを注入して濃度10 ”/ cII
t程度のBドープド多結晶シリコン膜31を形成する。
1上にn+型埋没層12を介してn型コレクタ層13(
比抵抗1Ωcm程度)をエピタキシャル成長し、そのn
型コレクタN13上に5i02膜21(膜厚300nm
;第1の絶縁膜)を熱酸化して生成する。この熱酸化は
ウェット酸素中において1000℃に加熱して行う。次
いで、減圧CVD法にてモノシラン(SiH4)を反応
ガスとして約600℃で分解させて多結晶シリコン膜(
膜厚300nm ;導電膜)を堆積し、その多結晶シリ
コン膜に硼素イオンを注入して濃度10 ”/ cII
t程度のBドープド多結晶シリコン膜31を形成する。
その時、イオン注入条件はドーズN 1.5X10 ”
/cnl、加速エネルギー50 KeV程度とする。更
に、このBドープド多結晶シリコン膜31と5i02膜
21とをリソグラフィ技術を用いてパターンニングし、
ベース層形成領域を開口する。
/cnl、加速エネルギー50 KeV程度とする。更
に、このBドープド多結晶シリコン膜31と5i02膜
21とをリソグラフィ技術を用いてパターンニングし、
ベース層形成領域を開口する。
このベース層形成領域の開口には塩素系ガスによって多
結晶シリコン膜をエツチングし、弗素系ガスを用いて5
i02膜をエツチングする。なお、12°はn+型コレ
クタコンタク1〜領域である。また、上記のBドープド
多結晶シリコン膜31はイオン注入して硼素をドープす
る代わりに、最初からBドープド多結晶シリコン11り
を減圧CVD法によって被着しても構わない。
結晶シリコン膜をエツチングし、弗素系ガスを用いて5
i02膜をエツチングする。なお、12°はn+型コレ
クタコンタク1〜領域である。また、上記のBドープド
多結晶シリコン膜31はイオン注入して硼素をドープす
る代わりに、最初からBドープド多結晶シリコン11り
を減圧CVD法によって被着しても構わない。
第1図(bl参照;次いで、開口したベース層形成領域
を含むBドープド多結晶シリコン膜31の上にドープド
シリコン膜(膜厚50〜100 nm、不純物濃度10
′q/cot)を成長する。そうすると、SiO2膜2
1上21上ドープド多結晶シリコン膜31の旧にはドー
プド多結晶シリコン膜15が成長し、開口部にはドープ
ド単結晶シリコン膜14が成長する。このエピタキシャ
ル成長法は、例えば、ジボラン(82H6)を含ませた
ジシラン(Si2Hs )を光分解させる低温度分解法
(基板加熱温度540〜600℃)を用いる。この光分
解法は再拡散(out diffusion)が少なく
なり、ベース層を浅(できる方法である。
を含むBドープド多結晶シリコン膜31の上にドープド
シリコン膜(膜厚50〜100 nm、不純物濃度10
′q/cot)を成長する。そうすると、SiO2膜2
1上21上ドープド多結晶シリコン膜31の旧にはドー
プド多結晶シリコン膜15が成長し、開口部にはドープ
ド単結晶シリコン膜14が成長する。このエピタキシャ
ル成長法は、例えば、ジボラン(82H6)を含ませた
ジシラン(Si2Hs )を光分解させる低温度分解法
(基板加熱温度540〜600℃)を用いる。この光分
解法は再拡散(out diffusion)が少なく
なり、ベース層を浅(できる方法である。
第1図(C1参照:次いで、Bドープド多結晶シリコン
膜31およびドープドシリコン膜をリソグラフィ技術を
用いてパターンニングし、p型ベース層となるドープド
単結晶シリコン膜14およびベース引出し電極となるド
ープド多結晶シリコン膜31 + 15部分を残存させ
て、その他の部分のドープド多結晶シリコン膜31.1
5をエツチング除去し、次に、上面にCVD法によって
5i02膜22(膜厚300nm;第2の絶縁膜)を被
着する。
膜31およびドープドシリコン膜をリソグラフィ技術を
用いてパターンニングし、p型ベース層となるドープド
単結晶シリコン膜14およびベース引出し電極となるド
ープド多結晶シリコン膜31 + 15部分を残存させ
て、その他の部分のドープド多結晶シリコン膜31.1
5をエツチング除去し、次に、上面にCVD法によって
5i02膜22(膜厚300nm;第2の絶縁膜)を被
着する。
第1図(dl参照;以降は従来法と同様であり、次に5
i02膜22を開口して、CVD法によって多結晶シリ
コン膜を被着し、その多結晶シリコン膜に砒素(As)
イオンを注入してAsドープド多多結晶シリコ成膜23
形成し、これをパターンニングして開口部のエミッタ形
成領域およびコレクタコンタクト電極形成領域にのみA
sドープド多多結晶シリコ成膜23残存させる。更に、
温度850°Cで熱処理してn+型エミッタ層16を画
定する。なお、前記第1図falの工程において硼素イ
オンを注入したドープド多結晶シリコン膜31はこのエ
ミツタ層の活性化熱処理によって同時に活性化する。
i02膜22を開口して、CVD法によって多結晶シリ
コン膜を被着し、その多結晶シリコン膜に砒素(As)
イオンを注入してAsドープド多多結晶シリコ成膜23
形成し、これをパターンニングして開口部のエミッタ形
成領域およびコレクタコンタクト電極形成領域にのみA
sドープド多多結晶シリコ成膜23残存させる。更に、
温度850°Cで熱処理してn+型エミッタ層16を画
定する。なお、前記第1図falの工程において硼素イ
オンを注入したドープド多結晶シリコン膜31はこのエ
ミツタ層の活性化熱処理によって同時に活性化する。
第1図tel参照;次いで、CVD法によって絶縁膜2
4を被着し、これを開口してAsドープド多多結晶シリ
コ成膜23上にエミッタ電極19.コレクタコンタクト
電極17を形成し、ベース引出し電極31+15の上に
ベース電極18を形成して仕上げる。
4を被着し、これを開口してAsドープド多多結晶シリ
コ成膜23上にエミッタ電極19.コレクタコンタクト
電極17を形成し、ベース引出し電極31+15の上に
ベース電極18を形成して仕上げる。
且つ、本実施例においては5j02膜21からなる第1
の絶縁膜上に、Bドープド多結晶シリコン膜31からな
る感電膜を積層したが、ドープド多結晶シリコン膜の代
わりに他の感電膜、例えば、白金(Pt) 、タングス
テン(W)などの高融点金属膜または白金シリサイド(
PtSi2 )やタングステンシリサイド(WSi2
)などの高融点金属シリサイド膜を用いると、ベース引
出し電極を一層低抵抗化させることができる。
の絶縁膜上に、Bドープド多結晶シリコン膜31からな
る感電膜を積層したが、ドープド多結晶シリコン膜の代
わりに他の感電膜、例えば、白金(Pt) 、タングス
テン(W)などの高融点金属膜または白金シリサイド(
PtSi2 )やタングステンシリサイド(WSi2
)などの高融点金属シリサイド膜を用いると、ベース引
出し電極を一層低抵抗化させることができる。
上記のような製造方法によれば、ベース引出し電極31
+ 15の抵抗が著しく低下して、その膜厚は3倍な
いし6倍に厚く形成することができ、不純物濃度も1桁
以上多くして、多量の不純物を含有させることができる
ためにベース引出し電極の抵抗を数十分の−に低下させ
ることができる。且つ、ベース層の厚さは極めて薄く形
成できて周波数特性を改善し、高速動作させることがで
きる。
+ 15の抵抗が著しく低下して、その膜厚は3倍な
いし6倍に厚く形成することができ、不純物濃度も1桁
以上多くして、多量の不純物を含有させることができる
ためにベース引出し電極の抵抗を数十分の−に低下させ
ることができる。且つ、ベース層の厚さは極めて薄く形
成できて周波数特性を改善し、高速動作させることがで
きる。
[発明の効果]
以上の実施例の説明から明らかなように、本発明にかか
る製造方法によれば、ベース引出し電極形半導体装置の
ベース抵抗を低下させ、周波数特性を改善して高速動作
させ、半導体装置の性能を向上させることができる。
る製造方法によれば、ベース引出し電極形半導体装置の
ベース抵抗を低下させ、周波数特性を改善して高速動作
させ、半導体装置の性能を向上させることができる。
第1図(al〜(e)は本発明にかかる製造方法の工程
順断面図、 第2図は通常のバイポーラ半導体装置の断面図、第3図
はベース引出し電極形半導体装置の断面図、第4図(a
)〜(e)は従来の製造方法の工程順断面図である。 図において、 11はp型シリコン基板、 12はn+型埋没層、 13はn型コレクタ層、 14はp型ベース層、 15はドープド多結晶シリコン膜からなるベース弓出し
電極、 16はn+型エミッタ層、 17はコレクタコンタクト電極、 18はベース電極、 19はエミッタ電極、 21は5i02膜(第1の絶縁膜)、 22は5i02膜(第2の絶縁膜)、 23はAsドープド多結晶シリコン膜、24は絶縁膜、 31はB ドープド多結晶シリコン膜からなるベース引出し電極 を示している。 第 図 ベー7.ダj處し僑フタ形バヂ不・−ラ凱欅停&1君n
′丘rffB第3図 =191
順断面図、 第2図は通常のバイポーラ半導体装置の断面図、第3図
はベース引出し電極形半導体装置の断面図、第4図(a
)〜(e)は従来の製造方法の工程順断面図である。 図において、 11はp型シリコン基板、 12はn+型埋没層、 13はn型コレクタ層、 14はp型ベース層、 15はドープド多結晶シリコン膜からなるベース弓出し
電極、 16はn+型エミッタ層、 17はコレクタコンタクト電極、 18はベース電極、 19はエミッタ電極、 21は5i02膜(第1の絶縁膜)、 22は5i02膜(第2の絶縁膜)、 23はAsドープド多結晶シリコン膜、24は絶縁膜、 31はB ドープド多結晶シリコン膜からなるベース引出し電極 を示している。 第 図 ベー7.ダj處し僑フタ形バヂ不・−ラ凱欅停&1君n
′丘rffB第3図 =191
Claims (1)
- 【特許請求の範囲】 一導電型半導体基板上に第1の絶縁膜および導電膜を形
成し、該第1の絶縁膜および導電膜を選択的に除去して
ベース層形成領域を開口する工程、次いで、前記ベース
層形成領域を含む全面に異種導電型シリコン膜を成長し
て、前記ベース層形成領域には異種導電型単結晶シリコ
ン膜からなるベース層を形成し、且つ、前記導電膜上に
は異種導電型多結晶シリコン膜からなるベース引出し電
極膜を形成する工程、 次いで、前記ベース層およびベース引出し電極膜上に第
2の絶縁膜を形成し、該第2の絶縁膜を選択的に開口し
てベース層に一導電型エミッタ層を形成する工程が含ま
れてなることを特徴とするバイポーラ半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14415688A JPH021934A (ja) | 1988-06-10 | 1988-06-10 | バイポーラ半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14415688A JPH021934A (ja) | 1988-06-10 | 1988-06-10 | バイポーラ半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH021934A true JPH021934A (ja) | 1990-01-08 |
Family
ID=15355506
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14415688A Pending JPH021934A (ja) | 1988-06-10 | 1988-06-10 | バイポーラ半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH021934A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5286996A (en) * | 1991-12-31 | 1994-02-15 | Purdue Research Foundation | Triple self-aligned bipolar junction transistor |
US5721147A (en) * | 1995-09-29 | 1998-02-24 | Samsung Electronics Co., Ltd. | Methods of forming bipolar junction transistors |
US5814538A (en) * | 1996-03-19 | 1998-09-29 | Samsung Electronics Co., Ltd. | Methods of forming BiCMOS devices having dual-layer emitter electrodes and thin-film transistors therein |
US5994196A (en) * | 1997-04-01 | 1999-11-30 | Samsung Electronics Co., Ltd. | Methods of forming bipolar junction transistors using simultaneous base and emitter diffusion techniques |
US6436781B2 (en) | 1998-04-07 | 2002-08-20 | Nec Corporation | High speed and low parasitic capacitance semiconductor device and method for fabricating the same |
-
1988
- 1988-06-10 JP JP14415688A patent/JPH021934A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5286996A (en) * | 1991-12-31 | 1994-02-15 | Purdue Research Foundation | Triple self-aligned bipolar junction transistor |
US5382828A (en) * | 1991-12-31 | 1995-01-17 | Purdue Research Foundation | Triple self-aligned bipolar junction transistor |
US5434092A (en) * | 1991-12-31 | 1995-07-18 | Purdue Research Foundation | Method for fabricating a triple self-aligned bipolar junction transistor |
US5721147A (en) * | 1995-09-29 | 1998-02-24 | Samsung Electronics Co., Ltd. | Methods of forming bipolar junction transistors |
US5814538A (en) * | 1996-03-19 | 1998-09-29 | Samsung Electronics Co., Ltd. | Methods of forming BiCMOS devices having dual-layer emitter electrodes and thin-film transistors therein |
US5994196A (en) * | 1997-04-01 | 1999-11-30 | Samsung Electronics Co., Ltd. | Methods of forming bipolar junction transistors using simultaneous base and emitter diffusion techniques |
US6436781B2 (en) | 1998-04-07 | 2002-08-20 | Nec Corporation | High speed and low parasitic capacitance semiconductor device and method for fabricating the same |
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