JPH10125691A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10125691A JPH10125691A JP27801496A JP27801496A JPH10125691A JP H10125691 A JPH10125691 A JP H10125691A JP 27801496 A JP27801496 A JP 27801496A JP 27801496 A JP27801496 A JP 27801496A JP H10125691 A JPH10125691 A JP H10125691A
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- film
- forming
- opening
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Abstract
(57)【要約】
【課題】 ベースをエピタキシャル成長膜で形成する場
合、工程を複雑にしないで、ベース・コレクタ間容量を
小さくし、かつエミッタ・ベース間のリーク電流をなく
すことは困難であった。 【解決手段】 基板２１上にＳｉＮ膜２４、多結晶シリ
コン膜２５、ＳｉＯ2 膜２６を堆積し、ＳｉＯ2 膜２６
を異方的に、多結晶シリコン膜２５とＳｉＮ膜２４を等
方的にエッチングする。その後、選択的にエピタキシャ
ル成長膜２８を形成し、側壁絶縁膜２９を形成する。
合、工程を複雑にしないで、ベース・コレクタ間容量を
小さくし、かつエミッタ・ベース間のリーク電流をなく
すことは困難であった。 【解決手段】 基板２１上にＳｉＮ膜２４、多結晶シリ
コン膜２５、ＳｉＯ2 膜２６を堆積し、ＳｉＯ2 膜２６
を異方的に、多結晶シリコン膜２５とＳｉＮ膜２４を等
方的にエッチングする。その後、選択的にエピタキシャ
ル成長膜２８を形成し、側壁絶縁膜２９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にエピタキシャル成長法を用いてベース
層を形成する高速バイポーラ半導体装置の製造方法に係
わる。
方法に関し、特にエピタキシャル成長法を用いてベース
層を形成する高速バイポーラ半導体装置の製造方法に係
わる。
【０００２】
【従来の技術】近年、バイポーラ素子を高速化するため
に、ベース層を低温エピタキシャル成長法を用いて形成
する方法が量産技術に採用されつつある。図３は、代表
的なエピタキシャル成長型バイポーラトランジスタの断
面を示す。参考文献として、例えばＧ．Ｌ．Ｐａｔｔｏ
ｎらのＩＥＥＥ Ｅｌｅｃｔｏｒｏｎ Ｄｅｖｉｃｅ
Ｌｅｔｔ．，ｖｏｌ．１１，ｐｐ１７１−１７３，１９
９０が挙げられる。この構造のバイポーラトランジスタ
は以下のように作成される。
に、ベース層を低温エピタキシャル成長法を用いて形成
する方法が量産技術に採用されつつある。図３は、代表
的なエピタキシャル成長型バイポーラトランジスタの断
面を示す。参考文献として、例えばＧ．Ｌ．Ｐａｔｔｏ
ｎらのＩＥＥＥ Ｅｌｅｃｔｏｒｏｎ Ｄｅｖｉｃｅ
Ｌｅｔｔ．，ｖｏｌ．１１，ｐｐ１７１−１７３，１９
９０が挙げられる。この構造のバイポーラトランジスタ
は以下のように作成される。
【０００３】まず、シリコン基板１上にシャロートレン
チ酸化膜２を形成する。図３（ａ）は、この段階におけ
る半導体装置の断面を示す。次に、シリコン基板１上の
ベース、エミッタが形成される素子活性領域３上にエピ
タキシャル成長法によりシリコンよりなるベース層４を
形成する。図３（ｂ）は、この段階における半導体装置
の断面を示す。
チ酸化膜２を形成する。図３（ａ）は、この段階におけ
る半導体装置の断面を示す。次に、シリコン基板１上の
ベース、エミッタが形成される素子活性領域３上にエピ
タキシャル成長法によりシリコンよりなるベース層４を
形成する。図３（ｂ）は、この段階における半導体装置
の断面を示す。
【０００４】続いて、ベース層４上にバッファ酸化膜５
を形成し、バッファ酸化膜５を選択的に除去して、ベー
スコンタクトのための開口を形成する。次に、ウェハ全
面に多結晶シリコン膜６を堆積し、多結晶シリコン膜６
上に窒化膜７を形成する。
を形成し、バッファ酸化膜５を選択的に除去して、ベー
スコンタクトのための開口を形成する。次に、ウェハ全
面に多結晶シリコン膜６を堆積し、多結晶シリコン膜６
上に窒化膜７を形成する。
【０００５】その後、窒化膜７及び多結晶シリコン膜６
を選択的にエッチングし、エミッタ開口を形成する。さ
らに、ＳｉＮ膜を全面に堆積し、ＲＩＥ（Reactive Ion
Etching）法によりＳｉＮ膜を全面エッチングすること
により、エミッタ開口の側壁にＳｉＮサイドウオール膜
８を形成する。その際、バッファ酸化膜５もエッチング
する。
を選択的にエッチングし、エミッタ開口を形成する。さ
らに、ＳｉＮ膜を全面に堆積し、ＲＩＥ（Reactive Ion
Etching）法によりＳｉＮ膜を全面エッチングすること
により、エミッタ開口の側壁にＳｉＮサイドウオール膜
８を形成する。その際、バッファ酸化膜５もエッチング
する。
【０００６】続いて、エミッタ電極用の多結晶シリコン
膜９を堆積し、多結晶シリコン膜９に含まれる高濃度の
不純物をベース層４に拡散させ、エミッタ層１１を形成
する。図３（ｃ）は、この段階における半導体装置の断
面を示す。
膜９を堆積し、多結晶シリコン膜９に含まれる高濃度の
不純物をベース層４に拡散させ、エミッタ層１１を形成
する。図３（ｃ）は、この段階における半導体装置の断
面を示す。
【０００７】
【発明が解決しようとする課題】図３に示した従来例で
は、ベースとエミッタは自己整合的には形成されないた
め、素子活性領域３をあらかじめ大きく形成しておく必
要がある。そのため、ベース・コレクタ間の接合容量が
増大し、素子を高速化したり低消費電力化することが困
難になる。
は、ベースとエミッタは自己整合的には形成されないた
め、素子活性領域３をあらかじめ大きく形成しておく必
要がある。そのため、ベース・コレクタ間の接合容量が
増大し、素子を高速化したり低消費電力化することが困
難になる。
【０００８】図４は、図３に示した従来例の問題点を解
決するために提案された自己整合型エピベースバイポー
ラトランジスタの断面を示す。以下、同一の構成要素に
は同一の符号を付し、説明を省略する。
決するために提案された自己整合型エピベースバイポー
ラトランジスタの断面を示す。以下、同一の構成要素に
は同一の符号を付し、説明を省略する。
【０００９】まず、シリコン基板１にシャロートレンチ
酸化膜２を形成し、基板１の全面に酸化膜１２、多結晶
シリコン１３、窒化膜１４を順次堆積する。その後、窒
化膜１４、多結晶シリコン１３を順次選択的にエッチン
グして開口１９を形成する。
酸化膜２を形成し、基板１の全面に酸化膜１２、多結晶
シリコン１３、窒化膜１４を順次堆積する。その後、窒
化膜１４、多結晶シリコン１３を順次選択的にエッチン
グして開口１９を形成する。
【００１０】次に、窒化膜を堆積し、ＲＩＥ（Reactive
Ion Etching）により全面をエッチングすることにより
開口部１９の側壁に窒化膜である側壁絶縁膜１５を形成
する。
Ion Etching）により全面をエッチングすることにより
開口部１９の側壁に窒化膜である側壁絶縁膜１５を形成
する。
【００１１】その後、等方的なエッチング技術により酸
化膜１２をエッチングし、シリコン基板１及び多結晶シ
リコン膜１３の下部を露出させる。図４（ａ）は、この
段階における半導体装置の断面を示す。
化膜１２をエッチングし、シリコン基板１及び多結晶シ
リコン膜１３の下部を露出させる。図４（ａ）は、この
段階における半導体装置の断面を示す。
【００１２】続いて、選択エピタキシャル成長技術を用
いてエッチングで露出されたシリコン基板１上及び多結
晶シリコン膜１３の下にシリコンよりなるベース領域１
６を成長させる。
いてエッチングで露出されたシリコン基板１上及び多結
晶シリコン膜１３の下にシリコンよりなるベース領域１
６を成長させる。
【００１３】最後に、不純物がドープされたエミッタ電
極用の多結晶シリコン膜１８を形成し、この多結晶シリ
コン膜から不純物をエピベース領域１６に拡散させ、エ
ミッタ領域１７を形成する。
極用の多結晶シリコン膜１８を形成し、この多結晶シリ
コン膜から不純物をエピベース領域１６に拡散させ、エ
ミッタ領域１７を形成する。
【００１４】この方法では、ベースとエミッタは自己整
合的に形成されるため、ベース・コレクタ間の接合容量
を小さく抑えることができる。しかし、エピタキシャル
成長において、開口部１９の例えばＳｉＮよりなる側壁
絶縁膜１５に対してシリコン膜が成長しない選択性が必
要であるため、エピタキシャル成長のプロセスマージン
が狭くなる。さらに、エピタキシャル層の成長速度が遅
く、量産性に欠ける。
合的に形成されるため、ベース・コレクタ間の接合容量
を小さく抑えることができる。しかし、エピタキシャル
成長において、開口部１９の例えばＳｉＮよりなる側壁
絶縁膜１５に対してシリコン膜が成長しない選択性が必
要であるため、エピタキシャル成長のプロセスマージン
が狭くなる。さらに、エピタキシャル層の成長速度が遅
く、量産性に欠ける。
【００１５】また、選択エピタキシャル成長時にシリコ
ン基板１から単結晶領域が成長すると同時に多結晶シリ
コン１３から多結晶領域が成長し、側壁絶縁膜１５の下
に単結晶領域と多結晶領域の境界が形成されるため、側
壁絶縁膜１５下のエピタキシャル層１６の結晶性に問題
が生じる。その結果、エミッタ・ベース間に接合リーク
が起きる可能性が高い。
ン基板１から単結晶領域が成長すると同時に多結晶シリ
コン１３から多結晶領域が成長し、側壁絶縁膜１５の下
に単結晶領域と多結晶領域の境界が形成されるため、側
壁絶縁膜１５下のエピタキシャル層１６の結晶性に問題
が生じる。その結果、エミッタ・ベース間に接合リーク
が起きる可能性が高い。
【００１６】この接合リークの問題を解決するため、図
５に示す構造が提案されている。参考文献として、例え
ばＦ．Ｓａｔｏらの１９９０ ＩＥＤＭ Ｔｅｃｈ．
Ｄｉｇ．，ｐｐ６０７−６１０が挙げられる。
５に示す構造が提案されている。参考文献として、例え
ばＦ．Ｓａｔｏらの１９９０ ＩＥＤＭ Ｔｅｃｈ．
Ｄｉｇ．，ｐｐ６０７−６１０が挙げられる。
【００１７】この構造では、絶縁膜１４及び多結晶シリ
コン膜１３をドライエッチングして、エミッタ開口１９
を形成し、その後、例えばＳｉＮよりなる第１の側壁絶
縁膜１５を形成する。さらに、多結晶シリコン１３と基
板１間の例えばＳｉＯ2 である絶縁膜１２を等方的にエ
ッチングして、基板１の上部及び多結晶シリコン１３の
下部を露出させる。その後、選択的エピタキシャル成長
技術によりエピベース層１６を形成する。この工程まで
は図４に示した実施例と同様である。
コン膜１３をドライエッチングして、エミッタ開口１９
を形成し、その後、例えばＳｉＮよりなる第１の側壁絶
縁膜１５を形成する。さらに、多結晶シリコン１３と基
板１間の例えばＳｉＯ2 である絶縁膜１２を等方的にエ
ッチングして、基板１の上部及び多結晶シリコン１３の
下部を露出させる。その後、選択的エピタキシャル成長
技術によりエピベース層１６を形成する。この工程まで
は図４に示した実施例と同様である。
【００１８】続いて、例えばＳｉＮである絶縁膜を全面
に堆積し、その絶縁膜の全面をＲＩＥ法によりエッチン
グして、エミッタ開口１９内に第２の側壁絶縁膜２０を
形成する。
に堆積し、その絶縁膜の全面をＲＩＥ法によりエッチン
グして、エミッタ開口１９内に第２の側壁絶縁膜２０を
形成する。
【００１９】次いで、不純物がドープされたエミッタ電
極用の多結晶シリコン１８を形成し、多結晶シリコン膜
１８に含まれる高濃度の不純物をベース領域１６に拡散
させ、エミッタ領域１７を形成する。
極用の多結晶シリコン１８を形成し、多結晶シリコン膜
１８に含まれる高濃度の不純物をベース領域１６に拡散
させ、エミッタ領域１７を形成する。
【００２０】この従来例では、エミッタ・ベース間の接
合領域には前述の結晶性が悪い領域がほとんど存在しな
いため、エミッタ・ベース間の接合リークを減らすこと
ができる。
合領域には前述の結晶性が悪い領域がほとんど存在しな
いため、エミッタ・ベース間の接合リークを減らすこと
ができる。
【００２１】しかし、側壁絶縁膜を２回形成するため、
製造工程数が増大し、コストが増加する。また、側壁絶
縁膜２０下にあるベース領域が広くなるため、ベース抵
抗が増し、高速動作に問題が生じる。さらに、側壁絶縁
膜を二重に形成しているため、エミッタ開口の寸法を制
御しにくくなる。
製造工程数が増大し、コストが増加する。また、側壁絶
縁膜２０下にあるベース領域が広くなるため、ベース抵
抗が増し、高速動作に問題が生じる。さらに、側壁絶縁
膜を二重に形成しているため、エミッタ開口の寸法を制
御しにくくなる。
【００２２】本発明は、上記課題に鑑みてなされたもの
で、ベース・コレクタ間容量が小さく、かつ製造方法が
比較的容易で、良好な電気的特性を有するエピタキシャ
ル成長ベース型バイポーラトランジスタの製造方法を提
供することを目的とする。
で、ベース・コレクタ間容量が小さく、かつ製造方法が
比較的容易で、良好な電気的特性を有するエピタキシャ
ル成長ベース型バイポーラトランジスタの製造方法を提
供することを目的とする。
【００２３】
【課題を解決するための手段】本発明は、上記課題を解
決するため、第１の導電型の不純物を含むシリコン基板
上に素子分離領域を形成する工程と、基板上に、第１の
絶縁膜、多結晶シリコンを含む導電体層、及び第２の絶
縁膜を順次形成する工程と、エミッタ・ベース形成予定
領域の第２の絶縁膜を除去する工程と、第２の絶縁膜を
マスクとして、導電体層および第１の絶縁膜をサイドエ
ッチングが入るようにエッチングして、開口部を形成
し、シリコン基板の一部を露出させる工程と、選択的エ
ピタキシャル成長技術を用いて、シリコン基板の露出部
に第２の導電型の不純物を含む単結晶シリコン層を形成
し、同時にこの単結晶シリコン層に接続するように開口
部に露出された導電体層の側面に第２の導電型の不純物
を含む多結晶シリコン層を形成して、ベース層を形成す
る工程と、開口部の側面に側壁絶縁膜を形成する工程
と、開口部に露出されたベース層上に第１の導電型のエ
ミッタ層を形成する工程とを具備する。
決するため、第１の導電型の不純物を含むシリコン基板
上に素子分離領域を形成する工程と、基板上に、第１の
絶縁膜、多結晶シリコンを含む導電体層、及び第２の絶
縁膜を順次形成する工程と、エミッタ・ベース形成予定
領域の第２の絶縁膜を除去する工程と、第２の絶縁膜を
マスクとして、導電体層および第１の絶縁膜をサイドエ
ッチングが入るようにエッチングして、開口部を形成
し、シリコン基板の一部を露出させる工程と、選択的エ
ピタキシャル成長技術を用いて、シリコン基板の露出部
に第２の導電型の不純物を含む単結晶シリコン層を形成
し、同時にこの単結晶シリコン層に接続するように開口
部に露出された導電体層の側面に第２の導電型の不純物
を含む多結晶シリコン層を形成して、ベース層を形成す
る工程と、開口部の側面に側壁絶縁膜を形成する工程
と、開口部に露出されたベース層上に第１の導電型のエ
ミッタ層を形成する工程とを具備する。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１及び図２は、本発明の実施例
を示す。まず、ｎ型半導体基板２１上に例えばシャロー
トレンチ酸化膜である素子分離絶縁膜２２を形成し、素
子活性領域２３の基板を露出させる。素子活性領域２３
の開口幅は、１．２μｍ程度である。図２（ａ）は、こ
の段階における半導体装置の断面を示す。
施の形態を説明する。図１及び図２は、本発明の実施例
を示す。まず、ｎ型半導体基板２１上に例えばシャロー
トレンチ酸化膜である素子分離絶縁膜２２を形成し、素
子活性領域２３の基板を露出させる。素子活性領域２３
の開口幅は、１．２μｍ程度である。図２（ａ）は、こ
の段階における半導体装置の断面を示す。
【００２５】次に、ＳｉＮ膜２４、多結晶シリコン膜２
５、ＳｉＯ2 膜２６を順次堆積する。膜厚は、それぞれ
１００ｎｍ、２００ｎｍ、２００ｎｍ程度が適当であ
る。図２（ｂ）は、この段階における半導体装置の断面
を示す。多結晶シリコン膜２５はｐ型にしておく必要が
あるため、多結晶シリコン膜２５の成膜時にボロンをド
ープするか、多結晶シリコン膜２５形成後にボロンのイ
オン注入を行う。ボロンの濃度は１×１０20ｃｍ-3以上
が望ましく、イオン注入法の場合２×１０15ｃｍ-2以上
の注入量が必要である。ＳｉＯ2 膜２６を形成した後、
多結晶シリコン膜２５中のボロンの活性化及びＳｉＯ2
膜２６のデンシファイを目的にアニールを行う。
５、ＳｉＯ2 膜２６を順次堆積する。膜厚は、それぞれ
１００ｎｍ、２００ｎｍ、２００ｎｍ程度が適当であ
る。図２（ｂ）は、この段階における半導体装置の断面
を示す。多結晶シリコン膜２５はｐ型にしておく必要が
あるため、多結晶シリコン膜２５の成膜時にボロンをド
ープするか、多結晶シリコン膜２５形成後にボロンのイ
オン注入を行う。ボロンの濃度は１×１０20ｃｍ-3以上
が望ましく、イオン注入法の場合２×１０15ｃｍ-2以上
の注入量が必要である。ＳｉＯ2 膜２６を形成した後、
多結晶シリコン膜２５中のボロンの活性化及びＳｉＯ2
膜２６のデンシファイを目的にアニールを行う。
【００２６】次に、エミッタ及びベースを形成する予定
の領域のＳｉＯ2 膜２６をＲＩＥ法で選択的に除去し、
開口２７を形成する。開口２７の幅は例えば０．５μｍ
である。図２（ｃ）は、この段階における半導体装置の
断面を示す。
の領域のＳｉＯ2 膜２６をＲＩＥ法で選択的に除去し、
開口２７を形成する。開口２７の幅は例えば０．５μｍ
である。図２（ｃ）は、この段階における半導体装置の
断面を示す。
【００２７】その後、ＳｉＯ2 膜２６をマスクとして、
多結晶シリコン膜２５、ＳｉＮ膜２４を順次エッチング
し、ｎ型半導体基板２１を露出させる。このエッチング
は、いずれもサイドエッチングが行えるものであり、等
方性エッチングが望ましい。例えば、多結晶シリコン膜
２５はＣＤＥ（Chemical Dry Etching）法により、Ｓｉ
Ｎ膜２４はホットリン酸により等方的にエッチングされ
る。図２（ｄ）は、この段階における半導体装置の断面
を示す。
多結晶シリコン膜２５、ＳｉＮ膜２４を順次エッチング
し、ｎ型半導体基板２１を露出させる。このエッチング
は、いずれもサイドエッチングが行えるものであり、等
方性エッチングが望ましい。例えば、多結晶シリコン膜
２５はＣＤＥ（Chemical Dry Etching）法により、Ｓｉ
Ｎ膜２４はホットリン酸により等方的にエッチングされ
る。図２（ｄ）は、この段階における半導体装置の断面
を示す。
【００２８】次に、露出されたｎ型半導体基板２１上に
ボロンがドープされた低温エピタキシャル成長膜２８を
形成する。図１（ａ）は、この段階における半導体装置
の断面を示す。この選択エピタキシャル成長は、ＳｉＯ
2 膜に対しては成長しない条件の下で行われる。例え
ば、８００℃、ＳｉＨ2 Ｃｌ2 ／ＨＣｌ＝４００ｓｃｃ
ｍ／３０ｓｃｃｍ、Ｂ2 Ｈ6 （１５０ｐｐｍ）＝３５０
ｓｃｃｍの条件で成長させると、シリコン膜はＳｉＯ2
膜に対しては成長せず、多結晶シリコン膜やＳｉＮ膜に
対しては成長する。したがって、ｎ型半導体基板２１上
には単結晶エピタキシャル成長膜が形成され、多結晶シ
リコン膜２５の側壁には多結晶シリコン膜が成長する。
それらが接合して低温エピタキシャル成長膜２８が形成
される。低温エピタキシャル成長膜２８の膜厚は１００
ｎｍ程度であり、そのボロン濃度は５×１０18ｃｍ-3程
度である。
ボロンがドープされた低温エピタキシャル成長膜２８を
形成する。図１（ａ）は、この段階における半導体装置
の断面を示す。この選択エピタキシャル成長は、ＳｉＯ
2 膜に対しては成長しない条件の下で行われる。例え
ば、８００℃、ＳｉＨ2 Ｃｌ2 ／ＨＣｌ＝４００ｓｃｃ
ｍ／３０ｓｃｃｍ、Ｂ2 Ｈ6 （１５０ｐｐｍ）＝３５０
ｓｃｃｍの条件で成長させると、シリコン膜はＳｉＯ2
膜に対しては成長せず、多結晶シリコン膜やＳｉＮ膜に
対しては成長する。したがって、ｎ型半導体基板２１上
には単結晶エピタキシャル成長膜が形成され、多結晶シ
リコン膜２５の側壁には多結晶シリコン膜が成長する。
それらが接合して低温エピタキシャル成長膜２８が形成
される。低温エピタキシャル成長膜２８の膜厚は１００
ｎｍ程度であり、そのボロン濃度は５×１０18ｃｍ-3程
度である。
【００２９】その後、全面にＳｉＮ膜を堆積し、ＲＩＥ
法によりこのＳｉＮ膜の全面をエッチングして、開口部
２７の側壁にＳｉＮの側壁絶縁膜２９を形成する。図１
（ｂ）は、この段階における半導体装置の断面を示す。
このＳｉＮ膜の膜厚は１５０ｎｍ程度であり、開口２７
の幅は最終的に０．２μｍ程度となる。
法によりこのＳｉＮ膜の全面をエッチングして、開口部
２７の側壁にＳｉＮの側壁絶縁膜２９を形成する。図１
（ｂ）は、この段階における半導体装置の断面を示す。
このＳｉＮ膜の膜厚は１５０ｎｍ程度であり、開口２７
の幅は最終的に０．２μｍ程度となる。
【００３０】最後に、高濃度にｎ型にドーピングされた
エミッタ電極用の多結晶シリコン膜３０を形成する。続
いて、この多結晶シリコン膜３０から高濃度のｎ型不純
物をエピタキシャル成長膜２８に向けて拡散させ、エミ
ッタ拡散層３１を形成する。図１（ｃ）は、この段階に
おける半導体装置の断面を示す。不純物は例えば砒素で
あり、その濃度は１×１０21ｃｍ-3程度である。拡散
は、例えばＲＴＡなどの短時間のアニールで行う。
エミッタ電極用の多結晶シリコン膜３０を形成する。続
いて、この多結晶シリコン膜３０から高濃度のｎ型不純
物をエピタキシャル成長膜２８に向けて拡散させ、エミ
ッタ拡散層３１を形成する。図１（ｃ）は、この段階に
おける半導体装置の断面を示す。不純物は例えば砒素で
あり、その濃度は１×１０21ｃｍ-3程度である。拡散
は、例えばＲＴＡなどの短時間のアニールで行う。
【００３１】こうしてエピタキシャルベース型バイポー
ラトランジスタが形成される。本実施例では、エミッタ
とベースを自己整合的に形成するため、ベース・コレク
タ間の接合容量を小さくすることができる。
ラトランジスタが形成される。本実施例では、エミッタ
とベースを自己整合的に形成するため、ベース・コレク
タ間の接合容量を小さくすることができる。
【００３２】また、エピタキシャル成長において、絶縁
膜の種類を適切に選ぶことにより、ＳｉＮ膜に対してシ
リコン膜が成長しないような選択成長をする必要がなく
なり、エピタキシャル膜成長工程でのスループットを向
上させ、生産性を上げることができる。
膜の種類を適切に選ぶことにより、ＳｉＮ膜に対してシ
リコン膜が成長しないような選択成長をする必要がなく
なり、エピタキシャル膜成長工程でのスループットを向
上させ、生産性を上げることができる。
【００３３】さらに、側壁絶縁膜２９下のエピタキシャ
ル成長膜２８は基板から成長した単結晶膜のみよりな
り、結晶性に問題がないため、エミッタ・ベース間の電
気的特性は良好である。また、側壁絶縁膜は１回しか形
成しないので、図５に示した従来例よりも工程数を削減
し、かつベース抵抗を下げることができる。
ル成長膜２８は基板から成長した単結晶膜のみよりな
り、結晶性に問題がないため、エミッタ・ベース間の電
気的特性は良好である。また、側壁絶縁膜は１回しか形
成しないので、図５に示した従来例よりも工程数を削減
し、かつベース抵抗を下げることができる。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
エミッタ・ベースを自己整合的に形成するので、ベース
・コレクタ間容量を小さくして高速化・低消費電力化を
図ることができる。
エミッタ・ベースを自己整合的に形成するので、ベース
・コレクタ間容量を小さくして高速化・低消費電力化を
図ることができる。
【００３５】また、本発明によれば、絶縁膜の種類を適
切に選んでエピタキシャル成長のプロセスマージンを広
く取ることができるので、スループットを向上させるこ
とが可能になる。
切に選んでエピタキシャル成長のプロセスマージンを広
く取ることができるので、スループットを向上させるこ
とが可能になる。
【００３６】さらに、本発明によれば、エピタキシャル
成長膜において単結晶と多結晶との境界をエミッタ・ベ
ース接合と離れた位置に設けることができるので、エミ
ッタ・ベース間のリーク電流を減らし、良好な電気的特
性を得ることが可能になる。また、本発明によれば、側
壁絶縁膜の形成は１回であるため、工程数は増加しな
い。
成長膜において単結晶と多結晶との境界をエミッタ・ベ
ース接合と離れた位置に設けることができるので、エミ
ッタ・ベース間のリーク電流を減らし、良好な電気的特
性を得ることが可能になる。また、本発明によれば、側
壁絶縁膜の形成は１回であるため、工程数は増加しな
い。
【図１】本発明の実施例を示す図。
【図２】本発明の実施例を示す図。
【図３】従来の非自己整合型エピベーストランジスタの
断面図。
断面図。
【図４】従来の自己整合型エピベーストランジスタの断
面図。
面図。
【図５】従来の側壁絶縁膜を２回形成した自己整合型エ
ピベーストランジスタの断面図。
ピベーストランジスタの断面図。
２１…シリコン基板、 ２２…素子分離絶縁膜、 ２３…素子活性領域、 ２４…ＳｉＮ膜、 ２５…ベース電極用多結晶シリコン膜、 ２６…ＳｉＯ2 膜、 ２７…開口、 ２８…エピタキシャル成長膜、 ２９…側壁絶縁膜、 ３０…エミッタ電極用多結晶シリコン膜、 ３１…エミッタ領域。
Claims (2)
- 【請求項１】 第１の導電型の不純物を含むシリコン基
板上に素子分離領域を形成する工程と、 前記基板上に、第１の絶縁膜、多結晶シリコンを含む導
電体層、及び第２の絶縁膜を順次形成する工程と、 エミッタ・ベース形成予定領域の第２の絶縁膜を除去す
る工程と、 前記第２の絶縁膜をマスクとして、前記導電体層および
前記第１の絶縁膜をサイドエッチングが入るようにエッ
チングして、開口部を形成し、前記シリコン基板の一部
を露出させる工程と、 選択的エピタキシャル成長技術を用いて、前記シリコン
基板の露出部に第２の導電型の不純物を含む単結晶シリ
コン層を形成し、同時にこの単結晶シリコン層に接続す
るように前記開口部に露出された前記導電体層の側面に
第２の導電型の不純物を含む多結晶シリコン層を形成し
て、ベース層を形成する工程と、 前記開口部の側面に側壁絶縁膜を形成する工程と、 前記開口部に露出されたベース層上に第１の導電型のエ
ミッタ層を形成する工程とを具備することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記第１の絶縁膜はＳｉＮよりなり、 前記第２の絶縁膜はＳｉＯ2 よりなり、 前記選択的エピタキシャル成長技術は、ＳｉＯ2 膜に対
してシリコン層を成長させず、シリコン膜に対してシリ
コン層を成長させるものであることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27801496A JPH10125691A (ja) | 1996-10-21 | 1996-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27801496A JPH10125691A (ja) | 1996-10-21 | 1996-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125691A true JPH10125691A (ja) | 1998-05-15 |
Family
ID=17591443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27801496A Pending JPH10125691A (ja) | 1996-10-21 | 1996-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125691A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1297013C (zh) * | 2002-09-20 | 2007-01-24 | 富士通株式会社 | 双极晶体管及其制造方法 |
-
1996
- 1996-10-21 JP JP27801496A patent/JPH10125691A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1297013C (zh) * | 2002-09-20 | 2007-01-24 | 富士通株式会社 | 双极晶体管及其制造方法 |
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