JPH04322432A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04322432A JPH04322432A JP9188491A JP9188491A JPH04322432A JP H04322432 A JPH04322432 A JP H04322432A JP 9188491 A JP9188491 A JP 9188491A JP 9188491 A JP9188491 A JP 9188491A JP H04322432 A JPH04322432 A JP H04322432A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関するものであり、特にバイポーラ型半導体
装置に関するものである。
製造方法に関するものであり、特にバイポーラ型半導体
装置に関するものである。
【０００２】
【従来の技術】図７〜図１１は、例えば「ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ｌｅｔｔｅｒｓ
，Ｖｏｌ．９，Ｎｏ．４ ＡＰＲＩＬ／１９８８」に
記載された従来のヘテロバイポーラ型半導体装置の製造
工程を示す断面図である。
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ｌｅｔｔｅｒｓ
，Ｖｏｌ．９，Ｎｏ．４ ＡＰＲＩＬ／１９８８」に
記載された従来のヘテロバイポーラ型半導体装置の製造
工程を示す断面図である。
【０００３】図７に示す通り、高濃度のｎ＋ 型Ｓｉ単
結晶基板１に低濃度のＳｉエピタキシャル層２，ｐ型の
ヘテロエピタキシャル層３，高濃度のｎ＋ 型Ｓｉエピ
タキシャル層４を、連続的に分子線エピタキシー法によ
り順次推積させる。
結晶基板１に低濃度のＳｉエピタキシャル層２，ｐ型の
ヘテロエピタキシャル層３，高濃度のｎ＋ 型Ｓｉエピ
タキシャル層４を、連続的に分子線エピタキシー法によ
り順次推積させる。
【０００４】次にレジスト膜５０をマスクとして、ｎ＋
型Ｓｉエピタキシャル層４をエッチングし、エミッタ
層５を形成する（図８）。そして、図９に示す様に新た
なレジスト膜５１をマスクとして、ｐ型ヘテロエピタキ
シャル層３及びＳｉエピタキシャル層２の一部分をエッ
チングし、ベース層６及びコレクタ層７を形成する。さ
らに図１０に示す様に、酸化膜１００を形成する。
型Ｓｉエピタキシャル層４をエッチングし、エミッタ
層５を形成する（図８）。そして、図９に示す様に新た
なレジスト膜５１をマスクとして、ｐ型ヘテロエピタキ
シャル層３及びＳｉエピタキシャル層２の一部分をエッ
チングし、ベース層６及びコレクタ層７を形成する。さ
らに図１０に示す様に、酸化膜１００を形成する。
【０００５】次に、エミッタ電極及びベース電極を形成
するためのコクタクト部をそれぞれ形成し、ベースコン
タクト抵抗低減のためにｐ型不純物を低エネルギーで注
入した後、低温アニールで活性化させてベース電極取出
し層８を形成する。最後に、エミッタ電極２００、ベー
ス電極２０１を形成し、コレクタ電極をＳｉ基板１の裏
面から取ることにより、図１１に示すヘテロバイポーラ
型の半導体装置が構成される。
するためのコクタクト部をそれぞれ形成し、ベースコン
タクト抵抗低減のためにｐ型不純物を低エネルギーで注
入した後、低温アニールで活性化させてベース電極取出
し層８を形成する。最後に、エミッタ電極２００、ベー
ス電極２０１を形成し、コレクタ電極をＳｉ基板１の裏
面から取ることにより、図１１に示すヘテロバイポーラ
型の半導体装置が構成される。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上の様に構成されているので、ベース電極取出し層によ
るベース・コレクタ間の接合容量が大きいため、トラン
ジスタの高速動作を低下させる原因となっていた。
上の様に構成されているので、ベース電極取出し層によ
るベース・コレクタ間の接合容量が大きいため、トラン
ジスタの高速動作を低下させる原因となっていた。
【０００７】この発明は以上の様な問題点を解決すべく
なされたものであり、ベース・コレクタ間の接合容量を
低減し、高速・高性能なバイポーラ型半導体装置を提供
することを目的とする。
なされたものであり、ベース・コレクタ間の接合容量を
低減し、高速・高性能なバイポーラ型半導体装置を提供
することを目的とする。
【０００８】
【課題を解決するための手段】第１の発明に係る半導体
装置は、半導体単結晶基板と、半導体単結晶基板上に形
成された第１導電型の第１の半導体層と、第１の半導体
層上に形成された第２導電型の第２の半導体層と、第２
の半導体層上に形成された第１導電型の第３の半導体層
と、第２の半導体層を取り囲む様に第１の半導体層上に
形成された絶縁層と、絶縁層上に形成され、且つ第２の
半導体層の周縁部に接続された第２導電型の第４の半導
体層とを備えるようにしたものである。
装置は、半導体単結晶基板と、半導体単結晶基板上に形
成された第１導電型の第１の半導体層と、第１の半導体
層上に形成された第２導電型の第２の半導体層と、第２
の半導体層上に形成された第１導電型の第３の半導体層
と、第２の半導体層を取り囲む様に第１の半導体層上に
形成された絶縁層と、絶縁層上に形成され、且つ第２の
半導体層の周縁部に接続された第２導電型の第４の半導
体層とを備えるようにしたものである。
【０００９】又、第２の発明に係る半導体装置の製造方
法は、（ａ）半導体単結晶基板上に第１導電型の第１の
半導体層を形成し、（ｂ）第１の半導体層上に第１の絶
縁層を形成した後、第１の絶縁層の所定の領域のみを開
孔し、（ｃ）工程（ｂ）により露出した第１の半導体層
及び第１の絶縁層上に第２の半導体層を形成し、第２導
電型となり得る不純物を第２の半導体層中にイオン注入
することにより第２導電型のアモルファス層を形成する
。そして、（ｄ）アモルファス層をアニールすることに
より、第１の半導体層上に形成されたアモルファス層を
第２導電型単結晶半導体層に、第１の絶縁層上に形成さ
れた前記アモルファス層を第２導電型の多結晶半導体層
に成長させるとともに、（ｅ）第２導電型の単結晶半導
体層上に第２の絶縁層を形成し、第２絶縁層の所定の領
域のみを開孔した後、（ｆ）工程（ｅ）により露出した
第２導電型の単結晶半導体層上に第１導電型の第３の半
導体層を形成する様にしたものである。
法は、（ａ）半導体単結晶基板上に第１導電型の第１の
半導体層を形成し、（ｂ）第１の半導体層上に第１の絶
縁層を形成した後、第１の絶縁層の所定の領域のみを開
孔し、（ｃ）工程（ｂ）により露出した第１の半導体層
及び第１の絶縁層上に第２の半導体層を形成し、第２導
電型となり得る不純物を第２の半導体層中にイオン注入
することにより第２導電型のアモルファス層を形成する
。そして、（ｄ）アモルファス層をアニールすることに
より、第１の半導体層上に形成されたアモルファス層を
第２導電型単結晶半導体層に、第１の絶縁層上に形成さ
れた前記アモルファス層を第２導電型の多結晶半導体層
に成長させるとともに、（ｅ）第２導電型の単結晶半導
体層上に第２の絶縁層を形成し、第２絶縁層の所定の領
域のみを開孔した後、（ｆ）工程（ｅ）により露出した
第２導電型の単結晶半導体層上に第１導電型の第３の半
導体層を形成する様にしたものである。
【００１０】
【作用】この発明の第１の構成に係る半導体装置におい
ては、ベース電極取出し層に該当する第４の半導体層は
、それ自身が第１の半導体層上に形成された絶縁層上に
形成されているので、第１の半導体層と接することはな
い。従って、ベース電極取出し層に起因する寄生容量は
低減される。
ては、ベース電極取出し層に該当する第４の半導体層は
、それ自身が第１の半導体層上に形成された絶縁層上に
形成されているので、第１の半導体層と接することはな
い。従って、ベース電極取出し層に起因する寄生容量は
低減される。
【００１１】又、この発明の第２の構成に係る半導体装
置の製造方法においても、第１の半導体層に形成された
第１の絶縁層上に、第２導電型の多結晶半導体層が形成
される。従って、第１の構成に係る半導体装置と同様に
、寄生容量が低減される。
置の製造方法においても、第１の半導体層に形成された
第１の絶縁層上に、第２導電型の多結晶半導体層が形成
される。従って、第１の構成に係る半導体装置と同様に
、寄生容量が低減される。
【００１２】
【実施例】図１は、この発明の一実施例であるヘテロバ
イポーラ型半導体装置の構成を示す断面図であり、図２
〜図６は図１に示した半導体装置の製造方法を模式的に
示した工程図である。以下、図２〜図６に基づいて、本
半導体装置の製造方法を述べることとする。
イポーラ型半導体装置の構成を示す断面図であり、図２
〜図６は図１に示した半導体装置の製造方法を模式的に
示した工程図である。以下、図２〜図６に基づいて、本
半導体装置の製造方法を述べることとする。
【００１３】■ 図２における工程
まずｐ型のＳｉ単結晶基板１上に、高濃度のｎ＋ 型コ
レクタ埋込み層２及び低濃度のｎ− エピタキシャル層
３を順次形成する。
レクタ埋込み層２及び低濃度のｎ− エピタキシャル層
３を順次形成する。
【００１４】そして、コレクタ埋込み層２及びｎ− 型
エピタキシャル層３よりなるコレクタ層を素子ごとに分
離するために、素子間分離溝４をｎ− 型エピタキシャ
ル層３の表面からコレクタ埋込層２を通ってＳｉ基板１
の中までトレンチ溝として形成する。更に、素子間分離
溝４の底部にＢ＋ 等のｐ型不純物をイオン注入するこ
とにより、チャンネルカット用ｐ＋ 型層５を形成する
。このチャンネルカット用ｐ＋ 型層５は、隣接するコ
レクタ層間の耐圧低下防止のために形成されるものであ
る。その後、ＣＶＤ法によって酸化膜６を素子間分離溝
４に充填する。そして、不要なｎ− 型エピタキシャル
層３上に推積された酸化膜を全面エッチバックすること
により除去し、ｎ− 型エピタキシャル層３の表面を露
出させる。
エピタキシャル層３よりなるコレクタ層を素子ごとに分
離するために、素子間分離溝４をｎ− 型エピタキシャ
ル層３の表面からコレクタ埋込層２を通ってＳｉ基板１
の中までトレンチ溝として形成する。更に、素子間分離
溝４の底部にＢ＋ 等のｐ型不純物をイオン注入するこ
とにより、チャンネルカット用ｐ＋ 型層５を形成する
。このチャンネルカット用ｐ＋ 型層５は、隣接するコ
レクタ層間の耐圧低下防止のために形成されるものであ
る。その後、ＣＶＤ法によって酸化膜６を素子間分離溝
４に充填する。そして、不要なｎ− 型エピタキシャル
層３上に推積された酸化膜を全面エッチバックすること
により除去し、ｎ− 型エピタキシャル層３の表面を露
出させる。
【００１５】次に、ｎ− 型エピタキシャル層３上に形
成されたレジストマスク（図示せず）を用いて、ｎ−
型エピタキシャル層３の所定の領域にｎ型不純物をイオ
ン注入し、熱処理を施すことによりコレクタウォール層
７を形成する。
成されたレジストマスク（図示せず）を用いて、ｎ−
型エピタキシャル層３の所定の領域にｎ型不純物をイオ
ン注入し、熱処理を施すことによりコレクタウォール層
７を形成する。
【００１６】更に、上記レジストマスクを除去したｎ−
型エピタキシャル層３の表面全面に、酸化膜１１０を
ＣＶＤ法を用いて被着させる。そして、活性領域となる
べき部分の酸化膜１１０をエッチングにより除去するこ
とにより、ｎ− 型エピタキシャル層３の表面の一部を
露出させる。
型エピタキシャル層３の表面全面に、酸化膜１１０を
ＣＶＤ法を用いて被着させる。そして、活性領域となる
べき部分の酸化膜１１０をエッチングにより除去するこ
とにより、ｎ− 型エピタキシャル層３の表面の一部を
露出させる。
【００１７】■ 図３における工程
まず図２の工程により露出したｎ− 型エピタキシャル
層３及び酸化膜１１０の表面の全面に、多結晶Ｓｉ膜１
００をＣＶＤ法等により推積させる。そして、高濃度の
Ｂ＋ イオン及びＧｅ＋ イオンを、多結晶Ｓｉ膜１０
０中にイオン注入する。このＧｅ＋ イオンの注入によ
り、多結晶Ｓｉ膜１００は、アモルファス化された多結
晶Ｓｉ膜に変わる。尚、Ｂ＋ イオンの注入は、ここで
はｐ型不純物形成のために行われるものである。又、Ｇ
ｅ＋ イオンの注入は多結晶Ｓｉ膜１００のアモルファ
ス化のためのみならず、後述する通りヘテロ材料を形成
させるための役割をも担っている。
層３及び酸化膜１１０の表面の全面に、多結晶Ｓｉ膜１
００をＣＶＤ法等により推積させる。そして、高濃度の
Ｂ＋ イオン及びＧｅ＋ イオンを、多結晶Ｓｉ膜１０
０中にイオン注入する。このＧｅ＋ イオンの注入によ
り、多結晶Ｓｉ膜１００は、アモルファス化された多結
晶Ｓｉ膜に変わる。尚、Ｂ＋ イオンの注入は、ここで
はｐ型不純物形成のために行われるものである。又、Ｇ
ｅ＋ イオンの注入は多結晶Ｓｉ膜１００のアモルファ
ス化のためのみならず、後述する通りヘテロ材料を形成
させるための役割をも担っている。
【００１８】■ 図４における工程
次に、前工程によりアモルファス化された多結晶Ｓｉ膜
（図示せず）をベース領域となる部分のみを残して、エ
ッチングし除去する。そして、残ったアモルファス化さ
れた多結晶Ｓｉ膜を５００℃〜１０００℃でアニールす
る。このアニールによって、ｎ− 型エピタキシャル層
３上に推積されているアモルファス化された多結晶Ｓｉ
膜は、下地のＳｉ単結晶をシードとして単結晶化され、
しかもＧｅ＋ イオンの存在によってヘテロ材料となる
。即ち、当該アモルファス化された多結晶Ｓｉ膜は、い
わゆる固相エピタキシャル成長によってｐ＋ 型の単結
晶ＳｉＧｅ膜８となる。
（図示せず）をベース領域となる部分のみを残して、エ
ッチングし除去する。そして、残ったアモルファス化さ
れた多結晶Ｓｉ膜を５００℃〜１０００℃でアニールす
る。このアニールによって、ｎ− 型エピタキシャル層
３上に推積されているアモルファス化された多結晶Ｓｉ
膜は、下地のＳｉ単結晶をシードとして単結晶化され、
しかもＧｅ＋ イオンの存在によってヘテロ材料となる
。即ち、当該アモルファス化された多結晶Ｓｉ膜は、い
わゆる固相エピタキシャル成長によってｐ＋ 型の単結
晶ＳｉＧｅ膜８となる。
【００１９】一方、酸化膜１１０上に推積されているア
モルファス化された多結晶Ｓｉ膜は、アニールによって
ｐ＋ 型の多結晶ＳｉＧｅ膜９に置換される。尚、この
多結晶ＳｉＧｅ膜９は、ベース電極取出し層として用い
られる。
モルファス化された多結晶Ｓｉ膜は、アニールによって
ｐ＋ 型の多結晶ＳｉＧｅ膜９に置換される。尚、この
多結晶ＳｉＧｅ膜９は、ベース電極取出し層として用い
られる。
【００２０】■ 図５における工程
その後、単結晶ＳｉＧｅ膜８，多結晶ＳｉＧｅ膜９及び
露出した酸化膜１１０上に、新たな酸化膜１１１をＣＶ
Ｄ法によって推積するとともに、エミッタ領域とコレク
タウォール７の領域に該当する酸化膜１１１の部分のみ
を除去して孔を形成し、更に全面に多結晶Ｓｉ膜１０２
をＣＶＤ法によって推積することにより、上記孔を多結
晶Ｓｉ膜１０２で充填する。尚、その際に高濃度のｎ型
不純物をドープしておく。
露出した酸化膜１１０上に、新たな酸化膜１１１をＣＶ
Ｄ法によって推積するとともに、エミッタ領域とコレク
タウォール７の領域に該当する酸化膜１１１の部分のみ
を除去して孔を形成し、更に全面に多結晶Ｓｉ膜１０２
をＣＶＤ法によって推積することにより、上記孔を多結
晶Ｓｉ膜１０２で充填する。尚、その際に高濃度のｎ型
不純物をドープしておく。
【００２１】■ 図６における工程
そして、ｎ＋ 型の多結晶Ｓｉ膜１０２上に形成したレ
ジストマスク（図示せず）を用いてｎ＋ 型の多結晶Ｓ
ｉ膜１０２の所定の部分をエッチングし、エミッタ層１
０及びコレクタ電極取出し層１１を形成する。
ジストマスク（図示せず）を用いてｎ＋ 型の多結晶Ｓ
ｉ膜１０２の所定の部分をエッチングし、エミッタ層１
０及びコレクタ電極取出し層１１を形成する。
【００２２】最後に、低温で酸化膜１１２を全面に推積
させ、エミッタ，ベース及びコレクタ電極形成用のコン
タクトを開孔するとともに、エミッタ層１０上にエミッ
タ電極２００を、ベース電極取出し層９上にベース電極
２０１を、コレクタ電極取出し層１１上にコレクタ電極
２０２をそれぞれ形成することにより、図１に示したヘ
テロバイポーラ型半導体装置が構成されることとなる。
させ、エミッタ，ベース及びコレクタ電極形成用のコン
タクトを開孔するとともに、エミッタ層１０上にエミッ
タ電極２００を、ベース電極取出し層９上にベース電極
２０１を、コレクタ電極取出し層１１上にコレクタ電極
２０２をそれぞれ形成することにより、図１に示したヘ
テロバイポーラ型半導体装置が構成されることとなる。
【００２３】尚、上記説明においては、Ｓｉ／ＳｉＧｅ
／Ｓｉより構成されるヘテロバイポーラ型半導体装置に
この発明を適用した場合を示したが、これに限るもので
はなく、本発明はホモバイポーラ型半導体装置にも適用
できるものである。例えば、図３において、Ｂ＋ イオ
ンのみを注入し、図４においてアニールを行えば、ｎ−
型エピタキシャル層３に接した多結晶Ｓｉ膜はｐ＋
型の単結晶Ｓｉ膜となり、酸化膜１１０に接した多結晶
Ｓｉ膜はｐ＋ 型の多結晶Ｓｉ膜となる。従って、本発
明を適用したＳｉバイポーラ型半導体装置においても、
ベース・コレクタ間の寄生容量は低減される。
／Ｓｉより構成されるヘテロバイポーラ型半導体装置に
この発明を適用した場合を示したが、これに限るもので
はなく、本発明はホモバイポーラ型半導体装置にも適用
できるものである。例えば、図３において、Ｂ＋ イオ
ンのみを注入し、図４においてアニールを行えば、ｎ−
型エピタキシャル層３に接した多結晶Ｓｉ膜はｐ＋
型の単結晶Ｓｉ膜となり、酸化膜１１０に接した多結晶
Ｓｉ膜はｐ＋ 型の多結晶Ｓｉ膜となる。従って、本発
明を適用したＳｉバイポーラ型半導体装置においても、
ベース・コレクタ間の寄生容量は低減される。
【００２４】
【発明の効果】以上説明した様に、請求項１記載の発明
によれば、第１の半導体層と第２の半導体層との間の接
合容量を低減することができ、高速・高性能なバイポー
ラ型半導体装置が得られる効果がある。
によれば、第１の半導体層と第２の半導体層との間の接
合容量を低減することができ、高速・高性能なバイポー
ラ型半導体装置が得られる効果がある。
【００２５】又、請求項２記載の発明によれば、第１の
半導体層と第２導電型の単結晶半導体層との間の接合容
量を低減することができるとともに、ベース動作領域と
なり得る第２導電型の単結晶半導体層とベース電極取出
し層となり得る第２導電型の多結晶半導体層とをセルフ
アライン的に形成することができるので、素子の微細化
に適した製造方法を提供でき、高速・高性能なバイポー
ラ型半導体装置を提供できる効果がある。
半導体層と第２導電型の単結晶半導体層との間の接合容
量を低減することができるとともに、ベース動作領域と
なり得る第２導電型の単結晶半導体層とベース電極取出
し層となり得る第２導電型の多結晶半導体層とをセルフ
アライン的に形成することができるので、素子の微細化
に適した製造方法を提供でき、高速・高性能なバイポー
ラ型半導体装置を提供できる効果がある。
【図１】この発明の一実施例である半導体装置の構成を
示す断面図である。
示す断面図である。
【図２】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図３】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図４】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図５】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図６】この発明の一実施例である半導体装置の製造工
程を示す説明図である。
程を示す説明図である。
【図７】従来の半導体装置の製造工程を示す説明図であ
る。
る。
【図８】従来の半導体装置の製造工程を示す説明図であ
る。
る。
【図９】従来の半導体装置の製造工程を示す説明図であ
る。
る。
【図１０】従来の半導体装置の製造工程を示す説明図で
ある。
ある。
【図１１】従来の半導体装置の製造工程を示す説明図で
ある。
ある。
１ Ｓｉ基板
３ ｎ− 型エピタキシャル層８
単結晶ＳｉＧｅ膜 ９ 多結晶ＳｉＧｅ膜 １０ エミッタ層 １００ 多結晶Ｓｉ膜 １１０ 酸化膜 １１１ 酸化膜 ２００ エミッタ電極 ２０１ ベース電極 ２０２ コレクタ電極
単結晶ＳｉＧｅ膜 ９ 多結晶ＳｉＧｅ膜 １０ エミッタ層 １００ 多結晶Ｓｉ膜 １１０ 酸化膜 １１１ 酸化膜 ２００ エミッタ電極 ２０１ ベース電極 ２０２ コレクタ電極
Claims (2)
- 【請求項１】 半導体単結晶基板と、前記半導体単結
晶基板上に形成された第１導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２導電型の第２の
半導体層と、前記第２の半導体層上に形成された第１導
電型の第３の半導体層と、前記第２の半導体層を取り囲
む様に前記第１の半導体層上に形成された絶縁層と、前
記絶縁層上に形成され、且つ前記第２の半導体層の周縁
部に接続された第２導電型の第４の半導体層とを備えた
半導体装置。 - 【請求項２】 （ａ） 半導体単結晶基板上に第１
導電型の第１の半導体層を形成する工程と、（ｂ）
前記第１の半導体層上に第１の絶縁層を形成した後、前
記第１の絶縁層の所定の領域のみを開孔する工程と、（
ｃ） 前記工程（ｂ）により露出した前記第１の半導
体層及び前記第１の絶縁層上に第２の半導体層を形成し
、第２導電型となり得る不純物を前記第２の半導体層中
にイオン注入することにより第２導電型のアモルファス
層を形成する工程と、（ｄ） 前記アモルファス層を
アニールすることにより、前記第１の半導体層上に形成
された前記アモルファス層を第２導電型単結晶半導体層
に、前記第１の絶縁層上に形成された前記アモルファス
層を第２導電型の多結晶半導体層に成長させる工程と、
（ｅ） 前記第２導電型の単結晶半導体層上に第２の
絶縁層を形成し、前記第２絶縁層の所定の領域のみを開
孔する工程と、（ｆ） 前記工程（ｅ）により露出し
た前記第２導電型の単結晶半導体層上に第１導電型の第
３の半導体層を形成する工程とを備えた半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188491A JPH04322432A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188491A JPH04322432A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322432A true JPH04322432A (ja) | 1992-11-12 |
Family
ID=14038989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9188491A Pending JPH04322432A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04322432A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5494836A (en) * | 1993-04-05 | 1996-02-27 | Nec Corporation | Process of producing heterojunction bipolar transistor with silicon-germanium base |
| US5599723A (en) * | 1993-12-22 | 1997-02-04 | Nec Corporation | Method for manufacturing bipolar transistor having reduced base-collector parasitic capacitance |
| JPWO2002033738A1 (ja) * | 2000-10-16 | 2004-02-26 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
-
1991
- 1991-04-23 JP JP9188491A patent/JPH04322432A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5494836A (en) * | 1993-04-05 | 1996-02-27 | Nec Corporation | Process of producing heterojunction bipolar transistor with silicon-germanium base |
| US5599723A (en) * | 1993-12-22 | 1997-02-04 | Nec Corporation | Method for manufacturing bipolar transistor having reduced base-collector parasitic capacitance |
| JPWO2002033738A1 (ja) * | 2000-10-16 | 2004-02-26 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
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