JPH04271126A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04271126A JPH04271126A JP495191A JP495191A JPH04271126A JP H04271126 A JPH04271126 A JP H04271126A JP 495191 A JP495191 A JP 495191A JP 495191 A JP495191 A JP 495191A JP H04271126 A JPH04271126 A JP H04271126A
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Landscapes
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関するものである。
造方法に関するものである。
【０００２】
【従来の技術】図９〜図１３は従来のヘテロバイポーラ
トランジスタを製造する工程を順に示す断面図である。
トランジスタを製造する工程を順に示す断面図である。
【０００３】図９に示す様に、高濃度のｎ型シリコン基
板１上に低濃度ｎ型シリコンエピタキシャル層２、例え
ばＳｉＧｅなどのｐ型ヘテロエピタキシャル層３、高濃
度ｎ型シリコンエピタキシャル層４を連続的に分子線エ
ピタキシ法により順次堆積させる。
板１上に低濃度ｎ型シリコンエピタキシャル層２、例え
ばＳｉＧｅなどのｐ型ヘテロエピタキシャル層３、高濃
度ｎ型シリコンエピタキシャル層４を連続的に分子線エ
ピタキシ法により順次堆積させる。
【０００４】次に図１０に示す様に、パターニングした
レジスト膜５０をマスクとして高濃度ｎ型シリコンエピ
タキシャル層４をエッチング除去し、エミッタ層５を形
成する。
レジスト膜５０をマスクとして高濃度ｎ型シリコンエピ
タキシャル層４をエッチング除去し、エミッタ層５を形
成する。
【０００５】更に図１１に示す様にパターニングしたレ
ジスト膜５１をマスクとして、前記ｐ型ヘテロエピタキ
シャル層３と低濃度ｎ型シリコンエピタキシャル層の途
中までをエッチングにより除去し、ベース層６、コレク
タ層７を形成する。
ジスト膜５１をマスクとして、前記ｐ型ヘテロエピタキ
シャル層３と低濃度ｎ型シリコンエピタキシャル層の途
中までをエッチングにより除去し、ベース層６、コレク
タ層７を形成する。
【０００６】この後図１２に示す様に、基板全面に低温
で酸化膜３００を形成し、更に図１３に示す様に、後述
するエミッタ電極、ベース電極形成の為に酸化膜３００
をパターニングする。次にベースコンタクト抵抗低減の
為にｐ型不純物を低エネルギで注入し、低温アニールで
活性化させ、ベース電極取出し層（外部ベース）８を形
成する。その時エミッタ層５にもｐ型不純物が注入され
るがエミッタ層５は高濃度のｎ型半導体であるので問題
は生じない。
で酸化膜３００を形成し、更に図１３に示す様に、後述
するエミッタ電極、ベース電極形成の為に酸化膜３００
をパターニングする。次にベースコンタクト抵抗低減の
為にｐ型不純物を低エネルギで注入し、低温アニールで
活性化させ、ベース電極取出し層（外部ベース）８を形
成する。その時エミッタ層５にもｐ型不純物が注入され
るがエミッタ層５は高濃度のｎ型半導体であるので問題
は生じない。
【０００７】この後エミッタ電極２００、ベース電極２
０１を形成する。コレクタ電極は基板１の裏面からとり
、ヘテロバイポーラトランジスタが完成する。
０１を形成する。コレクタ電極は基板１の裏面からとり
、ヘテロバイポーラトランジスタが完成する。
【０００８】
【発明が解決しようとする課題】従来のヘテロバイポー
ラトランジスタは以上のように構成されているので、ベ
ース電極取出し層８によってベース・コレクタ間の接合
容量が大きく、またベース抵抗も高くなり、これらがト
ランジスタの高速動作を妨げているという問題点があっ
た。
ラトランジスタは以上のように構成されているので、ベ
ース電極取出し層８によってベース・コレクタ間の接合
容量が大きく、またベース抵抗も高くなり、これらがト
ランジスタの高速動作を妨げているという問題点があっ
た。
【０００９】本発明はこのような問題点を解決するため
になされたもので、高速動作が可能な半導体装置を提供
することを目的とする。
になされたもので、高速動作が可能な半導体装置を提供
することを目的とする。
【００１０】
【課題を解決するための手段】この発明にかかる半導体
装置は、半導体基板上に形成された第１導電型の第１電
極と、第１電極上に形成された第２導電型の第２電極お
よび第２電極取出層と、第２電極上に形成された第１導
電型の第３電極と、第２電極取出層の下部に絶縁膜を備
える。
装置は、半導体基板上に形成された第１導電型の第１電
極と、第１電極上に形成された第２導電型の第２電極お
よび第２電極取出層と、第２電極上に形成された第１導
電型の第３電極と、第２電極取出層の下部に絶縁膜を備
える。
【００１１】この発明にかかる半導体装置は、好ましく
はさらに第２電極及び第２電極取出層がそれぞれ第１電
極及び絶縁膜上に固相エピタキシャル成長したヘテロ材
料から成り、第２電極及び第２電極取出層上には高融点
金属が形成されている。
はさらに第２電極及び第２電極取出層がそれぞれ第１電
極及び絶縁膜上に固相エピタキシャル成長したヘテロ材
料から成り、第２電極及び第２電極取出層上には高融点
金属が形成されている。
【００１２】この発明にかかる半導体装置の製造方法は
、半導体基板上に第１導電型の第１電極を形成する工程
と、第１電極上に第１絶縁膜を形成してその一部を開孔
する工程と、第１電極上及び第１絶縁膜上に第１多結晶
半導体層を形成する工程と、第１多結晶半導体層に第２
導電型不純物及びヘテロ半導体に変成する不純物を注入
し、第１多結晶半導体層をヘテロ型アモルファス半導体
層とする工程と、ヘテロ型アモルファス半導体層上に高
融点金属を形成する工程と、アニールを施すことにより
第１電極上のヘテロ型アモルファス半導体層を単結晶化
して第２電極を、第１絶縁膜上のヘテロ型アモルファス
半導体層を単結晶化して第２電極取出層をそれぞれ形成
する工程と、第２絶縁膜を前記半導体基板の全面に形成
し、パターニングにより第２電極及び第１電極を露呈さ
せ、それぞれ第１開孔部及び第２開孔部を設ける工程と
、第１開孔部及び第２開孔部の側壁に第３絶縁膜を形成
する工程と、第１導電型不純物を含む第２多結晶半導体
層を選択的に設けて第３電極及び第１電極取出層を形成
する工程と、を備える。
、半導体基板上に第１導電型の第１電極を形成する工程
と、第１電極上に第１絶縁膜を形成してその一部を開孔
する工程と、第１電極上及び第１絶縁膜上に第１多結晶
半導体層を形成する工程と、第１多結晶半導体層に第２
導電型不純物及びヘテロ半導体に変成する不純物を注入
し、第１多結晶半導体層をヘテロ型アモルファス半導体
層とする工程と、ヘテロ型アモルファス半導体層上に高
融点金属を形成する工程と、アニールを施すことにより
第１電極上のヘテロ型アモルファス半導体層を単結晶化
して第２電極を、第１絶縁膜上のヘテロ型アモルファス
半導体層を単結晶化して第２電極取出層をそれぞれ形成
する工程と、第２絶縁膜を前記半導体基板の全面に形成
し、パターニングにより第２電極及び第１電極を露呈さ
せ、それぞれ第１開孔部及び第２開孔部を設ける工程と
、第１開孔部及び第２開孔部の側壁に第３絶縁膜を形成
する工程と、第１導電型不純物を含む第２多結晶半導体
層を選択的に設けて第３電極及び第１電極取出層を形成
する工程と、を備える。
【００１３】
【作用】第２電極取出層直下に絶縁膜が形成されるため
、第２電極と第１電極との間の接合容量は低減する。
、第２電極と第１電極との間の接合容量は低減する。
【００１４】第２電極及び第２電極取出層の上部には高
融点金属を設けているので第２電極の抵抗は低減する。
融点金属を設けているので第２電極の抵抗は低減する。
【００１５】なお、ここで「高融点金属」とは「高融点
金属シリサイド」をも含めたものである。
金属シリサイド」をも含めたものである。
【００１６】
【実施例】図１〜図８は本発明の一実施例を工程順に示
す断面図である。
す断面図である。
【００１７】まず低不純物濃度のｐ型半導体基板、例え
ばｐ型シリコン基板１１上に高濃度のｎ型コレクタ埋込
層（フローティングコレクタ埋込層）１２を形成し、更
に低不純物濃度のｎ型半導体層、例えばｎ型シリコンエ
ピタキシャル層１３を形成する。次にエピタキシャル層
１３の表面から埋込層１２を通って基板１１の途中まで
エッチングすることにより、素子間分離溝１４を形成す
る。この溝１４の底部の基板１１中にチャネルカット用
ｐ型半導体層１５を形成する。更にエピタキシャル層１
３の全面に分離用酸化膜１６を形成して溝１４を酸化膜
１６で充填し、溝１４にある酸化膜１６以外を全面エッ
チングすることによってエピタキシャル層１３を露呈さ
せる。
ばｐ型シリコン基板１１上に高濃度のｎ型コレクタ埋込
層（フローティングコレクタ埋込層）１２を形成し、更
に低不純物濃度のｎ型半導体層、例えばｎ型シリコンエ
ピタキシャル層１３を形成する。次にエピタキシャル層
１３の表面から埋込層１２を通って基板１１の途中まで
エッチングすることにより、素子間分離溝１４を形成す
る。この溝１４の底部の基板１１中にチャネルカット用
ｐ型半導体層１５を形成する。更にエピタキシャル層１
３の全面に分離用酸化膜１６を形成して溝１４を酸化膜
１６で充填し、溝１４にある酸化膜１６以外を全面エッ
チングすることによってエピタキシャル層１３を露呈さ
せる。
【００１８】次にレジストマスク（図示せず）を用い、
溝１４の近傍にｎ型不純物をイオン注入し、熱処理を施
すことによりエピタキシャル層１３中にコレクタウォー
ル層１７を形成する。そしてエピタキシャル層１３の全
面に酸化膜１１０を被着し、活性領域２０の酸化膜１１
０をエッチングにて除去し、エピタキシャル層１３を露
呈させる（図１）。
溝１４の近傍にｎ型不純物をイオン注入し、熱処理を施
すことによりエピタキシャル層１３中にコレクタウォー
ル層１７を形成する。そしてエピタキシャル層１３の全
面に酸化膜１１０を被着し、活性領域２０の酸化膜１１
０をエッチングにて除去し、エピタキシャル層１３を露
呈させる（図１）。
【００１９】この後、図２に示すように全面に第１のポ
リシリコン膜１００をＳｉＨ４ を用いて形成した後、
ポリシリコン膜１００中に高濃度のＢイオン、Ｇｅイオ
ンをイオン注入する。Ｂ注入は、ｐ型不純物形成の為で
あり、Ｇｅ注入は、ポリシリコン膜１００をアモルファ
ス化してアモルファスＳｉＧｅ膜１０１を形成すると同
時に活性領域２０においてヘテロ接合を形成する為であ
る。
リシリコン膜１００をＳｉＨ４ を用いて形成した後、
ポリシリコン膜１００中に高濃度のＢイオン、Ｇｅイオ
ンをイオン注入する。Ｂ注入は、ｐ型不純物形成の為で
あり、Ｇｅ注入は、ポリシリコン膜１００をアモルファ
ス化してアモルファスＳｉＧｅ膜１０１を形成すると同
時に活性領域２０においてヘテロ接合を形成する為であ
る。
【００２０】次に図３に示すように全面にＭｏ，Ｗ，Ｔ
ｉ等の高融点金属膜１０５を推積させる。既述のように
Ｓｉ，ＷＳｉ，ＴｉＳｉ等の高融点金属シリサイドを用
いてもよい。
ｉ等の高融点金属膜１０５を推積させる。既述のように
Ｓｉ，ＷＳｉ，ＴｉＳｉ等の高融点金属シリサイドを用
いてもよい。
【００２１】次に図４に示すようにＧｅ注入によりアモ
ルファス化されたＳｉＧｅ膜１０１及びその上層に形成
した高融点金属膜１０５を同時に同じマスクを用いて活
性領域２０の近傍のみ残して、その他はエッチングにて
除去する。次に所定の温度でアニール等を施す事により
アモルファスＳｉＧｅ膜１０１は、下地のエピタキシャ
ル層１３や酸化膜１１０をシードとして結晶化が進み、
かつＧｅが注入されているのでヘテロ材料となる。活性
領域２０においては下地がエピタキシャル層１３である
ので単結晶ＳｉＧｅ層（真性ベース層）１８が形成され
、また酸化膜１１０上のアモルファスＳｉＧｅ膜１０１
はポリＳｉＧｅ層（外部ベース電極取出し層）１９とな
る。即ち下地のちがいを利用して真性ベース層１８と外
部ベース電極取出し層１９とを自己整合的に形成するこ
とができ、素子の微細化が可能である。また外部ベース
取出し層１９の直下に酸化膜１１０があるので、ベース
・コレクタ接合容量が低減し、高速動作が可能となる。
ルファス化されたＳｉＧｅ膜１０１及びその上層に形成
した高融点金属膜１０５を同時に同じマスクを用いて活
性領域２０の近傍のみ残して、その他はエッチングにて
除去する。次に所定の温度でアニール等を施す事により
アモルファスＳｉＧｅ膜１０１は、下地のエピタキシャ
ル層１３や酸化膜１１０をシードとして結晶化が進み、
かつＧｅが注入されているのでヘテロ材料となる。活性
領域２０においては下地がエピタキシャル層１３である
ので単結晶ＳｉＧｅ層（真性ベース層）１８が形成され
、また酸化膜１１０上のアモルファスＳｉＧｅ膜１０１
はポリＳｉＧｅ層（外部ベース電極取出し層）１９とな
る。即ち下地のちがいを利用して真性ベース層１８と外
部ベース電極取出し層１９とを自己整合的に形成するこ
とができ、素子の微細化が可能である。また外部ベース
取出し層１９の直下に酸化膜１１０があるので、ベース
・コレクタ接合容量が低減し、高速動作が可能となる。
【００２２】次に基板全面に酸化膜１１１を推積後活性
領域２０とコレクタウォール層１７のみを開孔し、同時
にその部分の高融点金属膜１０５をも除去することによ
ってそれぞれ真性ベース層１８、コレクタウォール層１
７を露呈させる（図５）。
領域２０とコレクタウォール層１７のみを開孔し、同時
にその部分の高融点金属膜１０５をも除去することによ
ってそれぞれ真性ベース層１８、コレクタウォール層１
７を露呈させる（図５）。
【００２３】次に基板全面に酸化膜を推積し、その後異
方性エッチングを施すことにより真性ベース層１８、コ
レクタウォール層１７の上部の開孔部の側面に側壁酸化
膜１１４を形成する（図６）。
方性エッチングを施すことにより真性ベース層１８、コ
レクタウォール層１７の上部の開孔部の側面に側壁酸化
膜１１４を形成する（図６）。
【００２４】次に全面にあらかじめ高濃度のｎ型不純物
をドープしたポリシリコン膜を推積し、その後レジスト
マスク（図示せず）を用いてパターニングすることによ
ってエミッタ層３０、コレクタ電極取出し層３１を形成
する（図７）。
をドープしたポリシリコン膜を推積し、その後レジスト
マスク（図示せず）を用いてパターニングすることによ
ってエミッタ層３０、コレクタ電極取出し層３１を形成
する（図７）。
【００２５】そして低温で酸化膜１１２を全面に推積さ
せた後エミッタ層３０、ベース電極取出し層１９、コレ
クタ電極取出し層３１のそれぞれ上部を開孔し、エミッ
タ層３０上にエミッタ電極２００を、ベース電極取出し
層１９上に高融点金属膜１０５を介してベース電極２０
１を、コレクタ電極取出し層３１上にコレクタ電極２０
２をそれぞれ形成してヘテロバイポーラトランジスタが
完成する。ベース電極２０１と真性ベース層１８とは高
融点金属１０５によって電気的に接続されているので、
ベース抵抗は低下し、高速動作が可能となる。
せた後エミッタ層３０、ベース電極取出し層１９、コレ
クタ電極取出し層３１のそれぞれ上部を開孔し、エミッ
タ層３０上にエミッタ電極２００を、ベース電極取出し
層１９上に高融点金属膜１０５を介してベース電極２０
１を、コレクタ電極取出し層３１上にコレクタ電極２０
２をそれぞれ形成してヘテロバイポーラトランジスタが
完成する。ベース電極２０１と真性ベース層１８とは高
融点金属１０５によって電気的に接続されているので、
ベース抵抗は低下し、高速動作が可能となる。
【００２６】
【発明の効果】以上説明したように、請求項１にかかる
半導体装置は、第１導電型の半導体基板と、半導体基板
の上に形成された第２導電型の第１電極と、第１電極上
に形成された第１導電型の第２電極および第２電極取出
層と、第２電極上に形成された第２導電型の第３電極と
、第２電極取出層の下部に絶縁膜を備える。従って第２
電極と第１電極との間の接合容量は低減し、高速動作が
可能となる。
半導体装置は、第１導電型の半導体基板と、半導体基板
の上に形成された第２導電型の第１電極と、第１電極上
に形成された第１導電型の第２電極および第２電極取出
層と、第２電極上に形成された第２導電型の第３電極と
、第２電極取出層の下部に絶縁膜を備える。従って第２
電極と第１電極との間の接合容量は低減し、高速動作が
可能となる。
【００２７】請求項２にかかる半導体装置は、さらに第
２電極及び第２電極取出層はそれぞれ第１電極及び絶縁
膜上に固相エピタキシャル成長したヘテロ材料からなり
、第２電極及び第２電極取出層上には高融点金属が形成
されている。従って高融点金属層が介在するために第２
電極の抵抗が低減し、高速動作可能な半導体装置が得ら
れる。
２電極及び第２電極取出層はそれぞれ第１電極及び絶縁
膜上に固相エピタキシャル成長したヘテロ材料からなり
、第２電極及び第２電極取出層上には高融点金属が形成
されている。従って高融点金属層が介在するために第２
電極の抵抗が低減し、高速動作可能な半導体装置が得ら
れる。
【００２８】またこの発明にかかる半導体装置の製造方
法は、半導体基板上に第１導電型の第１電極を形成する
工程と、第１電極上に第１絶縁膜を形成してその一部を
開孔する工程と、第１電極上及び第１絶縁膜上に第１多
結晶半導体層を形成する工程と、第１多結晶半導体層に
第２導電型不純物及びヘテロ半導体に変成する不純物を
注入し、第１多結晶半導体層をヘテロ型アモルファス半
導体層とする工程と、ヘテロ型アモルファス半導体層上
に高融点金属を形成する工程と、アニールを施して第１
電極上のヘテロ型アモルファス半導体層を単結晶化して
第２電極を、第１絶縁膜上のヘテロ型アモルファス半導
体層を単結晶化して第２電極取出層をそれぞれ形成する
工程と、第２絶縁膜を半導体基板の全面に形成し、パタ
ーニングにより第２電極及び第１電極を露呈させ、それ
ぞれ第１開孔部及び第２開孔部を設ける工程と、第１開
孔部及び第２開孔部の側壁に第３絶縁膜を形成する工程
と、第１導電型不純物を含む第２多結晶半導体層を選択
的に設けて第３電極及び第１電極取出層を形成する工程
と、を備える。
法は、半導体基板上に第１導電型の第１電極を形成する
工程と、第１電極上に第１絶縁膜を形成してその一部を
開孔する工程と、第１電極上及び第１絶縁膜上に第１多
結晶半導体層を形成する工程と、第１多結晶半導体層に
第２導電型不純物及びヘテロ半導体に変成する不純物を
注入し、第１多結晶半導体層をヘテロ型アモルファス半
導体層とする工程と、ヘテロ型アモルファス半導体層上
に高融点金属を形成する工程と、アニールを施して第１
電極上のヘテロ型アモルファス半導体層を単結晶化して
第２電極を、第１絶縁膜上のヘテロ型アモルファス半導
体層を単結晶化して第２電極取出層をそれぞれ形成する
工程と、第２絶縁膜を半導体基板の全面に形成し、パタ
ーニングにより第２電極及び第１電極を露呈させ、それ
ぞれ第１開孔部及び第２開孔部を設ける工程と、第１開
孔部及び第２開孔部の側壁に第３絶縁膜を形成する工程
と、第１導電型不純物を含む第２多結晶半導体層を選択
的に設けて第３電極及び第１電極取出層を形成する工程
と、を備える。
【００２９】従ってこの発明にかかる半導体装置が得ら
れるのみならず、第２電極と第２電極取出し部は自己整
合的に形成されるので半導体装置の微細化も可能である
。
れるのみならず、第２電極と第２電極取出し部は自己整
合的に形成されるので半導体装置の微細化も可能である
。
【図１】この発明の一実施例を製造工程順に示した断面
図である。
図である。
【図２】この発明の一実施例を製造工程順に示した断面
図である。
図である。
【図３】この発明の一実施例を製造工程順に示した断面
図である。
図である。
【図４】この発明の一実施例を製造工程順に示した断面
図である。
図である。
【図５】この発明の一実施例を製造工程順に示した断面
図である。
図である。
【図６】この発明の一実施例を製造工程順に示した断面
図である。
図である。
【図７】この発明の一実施例を製造工程順に示した断面
図である。
図である。
【図８】この発明の一実施例を製造工程順に示した断面
図である。
図である。
【図９】従来の技術を製造工程順に説明する断面図であ
る。
る。
【図１０】従来の技術を製造工程順に説明する断面図で
ある。
ある。
【図１１】従来の技術を製造工程順に説明する断面図で
ある。
ある。
【図１２】従来の技術を製造工程順に説明する断面図で
ある。
ある。
【図１３】従来の技術を製造工程順に説明する断面図で
ある。
ある。
１１ ｐ型シリコン基板
１２ ｎ型コレクタ埋込層
１３ ｎ型シリコンエピタキシャル層１８
真性ベース層 １９ ベース電極取出し層 ３０ シリコンエピタキシャル層１００ ポリ
シリコン膜 １０５ 高融点金属 １１１ 酸化膜 １１２ 酸化膜 １１４ 側壁酸化膜
真性ベース層 １９ ベース電極取出し層 ３０ シリコンエピタキシャル層１００ ポリ
シリコン膜 １０５ 高融点金属 １１１ 酸化膜 １１２ 酸化膜 １１４ 側壁酸化膜
Claims (3)
- 【請求項１】 半導体基板上に形成された第１導電型
の第１電極と、前記第１電極上に形成された第２導電型
の第２電極および第２電極取出層と、前記第２電極上に
形成された第１導電型の第３電極と、前記第２電極取出
層の下部に形成された絶縁膜を備えることを特徴とする
半導体装置。 - 【請求項２】 請求項１の半導体装置において、第２
電極及び前記第２電極取出層はそれぞれ第１電極及び絶
縁膜上に固相エピタキシャル成長したヘテロ材料から成
り、前記第２電極及び前記第２電極取出層上には高融点
金属が形成されていることを特徴とする半導体装置。 - 【請求項３】 半導体基板上に第１導電型の第１電極
を形成する工程と、前記第１電極上に第１絶縁膜を形成
してその一部を開孔する工程と、前記第１電極上及び前
記第１絶縁膜上に第１多結晶半導体層を形成する工程と
、前記第１多結晶半導体層に第２導電型不純物及びヘテ
ロ半導体に変成する不純物を注入し、前記第１多結晶半
導体をヘテロ型アモルファス半導体層とする工程と、前
記ヘテロ型アモルファス半導体層上に高融点金属を形成
する工程と、アニールを施すことにより前記第１電極上
の前記ヘテロ型アモルファス半導体層を単結晶化して第
２電極を、前記第１絶縁膜上の前記ヘテロ型アモルファ
ス半導体層を単結晶化して第２電極取出層をそれぞれ形
成する工程と、第２絶縁膜を前記半導体基板の全面に形
成し、パターニングにより前記第２電極及び前記第１電
極を露呈させ、それぞれ第１開孔部及び第２開孔部を設
ける工程と、前記第１開孔部及び第２開孔部の側壁に第
３絶縁膜を形成する工程と、第１導電型不純物を含む第
２多結晶半導体層を選択的に設けて第３電極及び第１電
極取出層を形成する工程と、を備えることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP495191A JPH04271126A (ja) | 1991-01-21 | 1991-01-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP495191A JPH04271126A (ja) | 1991-01-21 | 1991-01-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271126A true JPH04271126A (ja) | 1992-09-28 |
Family
ID=11597884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP495191A Pending JPH04271126A (ja) | 1991-01-21 | 1991-01-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04271126A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665981A (en) * | 1994-10-24 | 1997-09-09 | Micron Technology, Inc. | Thin film transistors and method of promoting large crystal grain size in the formation of polycrystalline silicon alloy thin films |
| US6258664B1 (en) | 1999-02-16 | 2001-07-10 | Micron Technology, Inc. | Methods of forming silicon-comprising materials having roughened outer surfaces, and methods of forming capacitor constructions |
-
1991
- 1991-01-21 JP JP495191A patent/JPH04271126A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665981A (en) * | 1994-10-24 | 1997-09-09 | Micron Technology, Inc. | Thin film transistors and method of promoting large crystal grain size in the formation of polycrystalline silicon alloy thin films |
| US5977560A (en) * | 1994-10-24 | 1999-11-02 | Micron Technology, Inc. | Thin film transistor constructions with polycrystalline silicon-germanium alloy doped with carbon in the channel region |
| US5985703A (en) * | 1994-10-24 | 1999-11-16 | Banerjee; Sanjay | Method of making thin film transistors |
| US6320202B1 (en) | 1994-10-24 | 2001-11-20 | Micron Technology, Inc. | Bottom-gated thin film transistors comprising germanium in a channel region |
| US6258664B1 (en) | 1999-02-16 | 2001-07-10 | Micron Technology, Inc. | Methods of forming silicon-comprising materials having roughened outer surfaces, and methods of forming capacitor constructions |
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