JPH07307347A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07307347A JPH07307347A JP6122030A JP12203094A JPH07307347A JP H07307347 A JPH07307347 A JP H07307347A JP 6122030 A JP6122030 A JP 6122030A JP 12203094 A JP12203094 A JP 12203094A JP H07307347 A JPH07307347 A JP H07307347A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/73—Bipolar junction transistors
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
Abstract
(57)【要約】
【目的】 酸化膜のサイドエッチによって形成された空
洞内にファセットやボイドの発生することのないように
する。ベース抵抗の低減化。素子の小型化。 【構成】 シリコン基板１上に、埋め込み層２、コレク
タ層となるｎ- 型エピタキシャル層３を形成し、フィー
ルド酸化膜４を形成する。酸化膜６、ｐ+ 型多結晶Ｓｉ
層７、窒化膜８を堆積し、窒化膜８、Ｓｉ層７を選択的
にエッチングしてエミッタ開口を形成する。窒化膜によ
りサイドウォール９を形成した後、酸化膜６をウエット
法にてエッチングしてＳｉ層７の下に空洞を形成する。
多結晶Ｓｉ１０の堆積とエッチングにより空洞内に多結
晶Ｓｉ１０を埋め込む［（ａ）図］。ｐ型エピタキシャ
ルベース層１１を形成し［（ｂ）図］、ｎ+ エミッタ電
極用多結晶Ｓｉ層１３を形成する［（ｃ）図］。熱処理
によりエミッタ層（図示なし）を形成する。
洞内にファセットやボイドの発生することのないように
する。ベース抵抗の低減化。素子の小型化。 【構成】 シリコン基板１上に、埋め込み層２、コレク
タ層となるｎ- 型エピタキシャル層３を形成し、フィー
ルド酸化膜４を形成する。酸化膜６、ｐ+ 型多結晶Ｓｉ
層７、窒化膜８を堆積し、窒化膜８、Ｓｉ層７を選択的
にエッチングしてエミッタ開口を形成する。窒化膜によ
りサイドウォール９を形成した後、酸化膜６をウエット
法にてエッチングしてＳｉ層７の下に空洞を形成する。
多結晶Ｓｉ１０の堆積とエッチングにより空洞内に多結
晶Ｓｉ１０を埋め込む［（ａ）図］。ｐ型エピタキシャ
ルベース層１１を形成し［（ｂ）図］、ｎ+ エミッタ電
極用多結晶Ｓｉ層１３を形成する［（ｃ）図］。熱処理
によりエミッタ層（図示なし）を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に自己整合型バイポーラトランジス
タを含む半導体装置およびその製造方法に関するもので
ある。
製造方法に関し、特に自己整合型バイポーラトランジス
タを含む半導体装置およびその製造方法に関するもので
ある。
【０００２】
【従来の技術】バイポーラトランジスタの高周波特性を
向上させかつ十分な耐圧を確保するためには、ベース層
の薄膜化が必要である。ベース層をイオン注入法で形成
した場合、チャネリングの問題、低エネルギー化による
ばらつきの問題、注入イオンによるダメージの問題など
があり、ベースの薄膜化には限界がある。近年、従来の
イオン注入法によるベース構造に代わるものとして、エ
ピタキシャル法によるベース層を有する自己整合型バイ
ポーラトランジスタが発表されている。エピタキシャル
法を用いた場合、厚さおよび不純物濃度を精度よくコン
トロールすることができるため極めて薄く、最適な不純
物濃度のベース層を形成することができる。
向上させかつ十分な耐圧を確保するためには、ベース層
の薄膜化が必要である。ベース層をイオン注入法で形成
した場合、チャネリングの問題、低エネルギー化による
ばらつきの問題、注入イオンによるダメージの問題など
があり、ベースの薄膜化には限界がある。近年、従来の
イオン注入法によるベース構造に代わるものとして、エ
ピタキシャル法によるベース層を有する自己整合型バイ
ポーラトランジスタが発表されている。エピタキシャル
法を用いた場合、厚さおよび不純物濃度を精度よくコン
トロールすることができるため極めて薄く、最適な不純
物濃度のベース層を形成することができる。
【０００３】ベース層を選択的エピタキシャル成長によ
り形成した自己整合型バイポーラトランジスタの一例と
して、ＩＥＤＭ ９０、テクニカルダイジェストｐｐ．
６０７−６１０にて発表された素子構造を図４に示す。
このトランジスタは以下のように製作される。ｐ- 型シ
リコン基板１上にｎ+ 型埋め込み層２を形成し、その上
にｎ- 型エピタキシャル層３を成長させる。
り形成した自己整合型バイポーラトランジスタの一例と
して、ＩＥＤＭ ９０、テクニカルダイジェストｐｐ．
６０７−６１０にて発表された素子構造を図４に示す。
このトランジスタは以下のように製作される。ｐ- 型シ
リコン基板１上にｎ+ 型埋め込み層２を形成し、その上
にｎ- 型エピタキシャル層３を成長させる。
【０００４】その上に、シリコン酸化膜６、ｐ+ 型ベー
ス電極用多結晶シリコン層７、シリコン窒化膜８を順次
堆積する。次に、シリコン窒化膜８、多結晶シリコン層
７を選択的にエッチングしてエミッタ開口を形成し、続
いて、エミッタ開口の側壁に第１のサイドウォール９を
形成する。シリコン窒化膜８、サイドウォール９をマス
クにシリコン酸化膜６をエッチングし、さらにシリコン
酸化膜６を横方向にエッチングしてｐ+ 型ベース用多結
晶シリコン層の下面の一部を露出させる。
ス電極用多結晶シリコン層７、シリコン窒化膜８を順次
堆積する。次に、シリコン窒化膜８、多結晶シリコン層
７を選択的にエッチングしてエミッタ開口を形成し、続
いて、エミッタ開口の側壁に第１のサイドウォール９を
形成する。シリコン窒化膜８、サイドウォール９をマス
クにシリコン酸化膜６をエッチングし、さらにシリコン
酸化膜６を横方向にエッチングしてｐ+ 型ベース用多結
晶シリコン層の下面の一部を露出させる。
【０００５】次に、露出したｎ- 型エピタキシャル層３
上にｐ型エピタキシャルベース層１１を成長させるとと
もにｐ+ 型ベース電極用多結晶シリコン層７の下面にｐ
型多結晶シリコン層１６を成長させる。エミッタ開口の
側壁に第２のサイドウォール１２を形成した後、エミッ
タ開口内にｎ+ 型エミッタ電極用多結晶シリコン層１３
を形成し、熱処理を行ってベース層１１の表面にｎ+ 型
エミッタ層１４を形成する。
上にｐ型エピタキシャルベース層１１を成長させるとと
もにｐ+ 型ベース電極用多結晶シリコン層７の下面にｐ
型多結晶シリコン層１６を成長させる。エミッタ開口の
側壁に第２のサイドウォール１２を形成した後、エミッ
タ開口内にｎ+ 型エミッタ電極用多結晶シリコン層１３
を形成し、熱処理を行ってベース層１１の表面にｎ+ 型
エミッタ層１４を形成する。
【０００６】この構造のトランジスタでは、ｐ型エピタ
キシャルベース層１１とｐ+ 型ベース電極用多結晶シリ
コン層７との接触面が小さく、ｐ型エピタキシャルベー
ス層１１の成長時にｐ型多結晶シリコン層１６が十分に
成長しない場合、ベース抵抗が増大するという問題点が
ある。さらに、エピタキシャルベース層成長部の周囲が
シリコン酸化膜で囲まれており、この面にはシリコンが
成長しにくいため、図中１７示すようにファセットが入
りやすく、この結果ボイドが形成される。そして、ファ
セットが生じた場合これによりベース層１１−ベース電
極用多結晶シリコン層７間の抵抗はさらに増大する。
キシャルベース層１１とｐ+ 型ベース電極用多結晶シリ
コン層７との接触面が小さく、ｐ型エピタキシャルベー
ス層１１の成長時にｐ型多結晶シリコン層１６が十分に
成長しない場合、ベース抵抗が増大するという問題点が
ある。さらに、エピタキシャルベース層成長部の周囲が
シリコン酸化膜で囲まれており、この面にはシリコンが
成長しにくいため、図中１７示すようにファセットが入
りやすく、この結果ボイドが形成される。そして、ファ
セットが生じた場合これによりベース層１１−ベース電
極用多結晶シリコン層７間の抵抗はさらに増大する。
【０００７】また、ｐ型多結晶シリコン層１６の不純物
濃度はベース層１１のそれと同一であるため、ｐ+ 型ベ
ース電極用多結晶シリコン層７からの不純物拡散により
この多結晶シリコン層１６を高濃度化してベース抵抗を
下げる必要がある。しかし、このときの熱処理により、
ｐ型エピタキシャルベース層１１の不純物プロファイル
が変化してしまうという問題を生ずる。
濃度はベース層１１のそれと同一であるため、ｐ+ 型ベ
ース電極用多結晶シリコン層７からの不純物拡散により
この多結晶シリコン層１６を高濃度化してベース抵抗を
下げる必要がある。しかし、このときの熱処理により、
ｐ型エピタキシャルベース層１１の不純物プロファイル
が変化してしまうという問題を生ずる。
【０００８】上記のトランジスタの問題点を解決するも
のとして、本発明者は、既に特願平３−３０４２９６号
（特開昭５−２０６１５１号公報）において、図６
（ｃ）に示す構造のトランジスタを提案している。以
下、このトランジスタの製造方法を説明するための工程
断面図である図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）
を参照して、提案したトランジスタの製造方法について
説明する。
のとして、本発明者は、既に特願平３−３０４２９６号
（特開昭５−２０６１５１号公報）において、図６
（ｃ）に示す構造のトランジスタを提案している。以
下、このトランジスタの製造方法を説明するための工程
断面図である図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）
を参照して、提案したトランジスタの製造方法について
説明する。
【０００９】まず、図５（ａ）に示すように、約１Ω・
cmのｐ- 型シリコン基板１上にヒ素イオンを注入してｎ
+ 型埋め込み層２を形成し、コレクタ層となる濃度５×
１０15cm-3〜１×１０16cm-3、厚さ１．０〜１．８μｍ
のｎ- 型エピタキシャル層３を形成する。さらに、素子
分離のためにロコス技術によってフィールド酸化膜４を
形成し、その後、全面に膜厚４０ｎｍ〜１４０ｎｍのシ
リコン酸化膜６を形成する。この酸化膜の膜厚はその後
に形成されるエピタキシャルベース層の厚さに依存す
る。
cmのｐ- 型シリコン基板１上にヒ素イオンを注入してｎ
+ 型埋め込み層２を形成し、コレクタ層となる濃度５×
１０15cm-3〜１×１０16cm-3、厚さ１．０〜１．８μｍ
のｎ- 型エピタキシャル層３を形成する。さらに、素子
分離のためにロコス技術によってフィールド酸化膜４を
形成し、その後、全面に膜厚４０ｎｍ〜１４０ｎｍのシ
リコン酸化膜６を形成する。この酸化膜の膜厚はその後
に形成されるエピタキシャルベース層の厚さに依存す
る。
【００１０】次に、図５（ｂ）に示すように、フォトリ
ソグラフィ技術およびドライエッチング法により、フィ
ールド酸化膜４に囲まれたｎ- 型エピタキシャル層３の
ほぼ中央にシリコン酸化膜６を島状にを残す。次に、図
５（ｃ）に示すように、ｐ+型ベース電極用多結晶シリ
コン層７およびシリコン窒化膜８を全面に成長させた
後、フォトリソグラフィ技術およびドライエッチング法
により、島状に残されたシリコン酸化膜６上にエミッタ
開口を形成する。
ソグラフィ技術およびドライエッチング法により、フィ
ールド酸化膜４に囲まれたｎ- 型エピタキシャル層３の
ほぼ中央にシリコン酸化膜６を島状にを残す。次に、図
５（ｃ）に示すように、ｐ+型ベース電極用多結晶シリ
コン層７およびシリコン窒化膜８を全面に成長させた
後、フォトリソグラフィ技術およびドライエッチング法
により、島状に残されたシリコン酸化膜６上にエミッタ
開口を形成する。
【００１１】次に、図６（ａ）に示すように、熱処理を
行ってｐ+ 型外部ベース層１５を形成した後、エミッタ
開口側壁にシリコン窒化膜からなる第１のサイドウォー
ル９を形成し、さらにウェットエッチングによりシリコ
ン酸化膜６を取り除く。この結果、エミッタ開口下およ
びその周囲のベース電極用多結晶シリコン層７の底面下
にｎ- 型エピタキシャル層３の表面が露出する。
行ってｐ+ 型外部ベース層１５を形成した後、エミッタ
開口側壁にシリコン窒化膜からなる第１のサイドウォー
ル９を形成し、さらにウェットエッチングによりシリコ
ン酸化膜６を取り除く。この結果、エミッタ開口下およ
びその周囲のベース電極用多結晶シリコン層７の底面下
にｎ- 型エピタキシャル層３の表面が露出する。
【００１２】次に、図６（ｂ）に示すように、露出した
ｎ- 型エピタキシャル層３の表面に選択的にｐ型エピタ
キシャルベース層１１をＵＨＶ／ＣＶＤ（ultra high-v
acuum ／chemical vapor deposition ：ウルトラハイバ
キューム／ケミカルベーパーデポジション）法または分
子線エピタキシャル（ＭＢＥ：molecular beam epitax
y）法を用いて形成する。このとき、シリコン窒化膜等
の絶縁膜で覆われた領域にはなにも成長せず、シリコン
面の露出しているところには単結晶シリコンが、また多
結晶シリコンの露出しているところには多結晶シリコン
が成長する。
ｎ- 型エピタキシャル層３の表面に選択的にｐ型エピタ
キシャルベース層１１をＵＨＶ／ＣＶＤ（ultra high-v
acuum ／chemical vapor deposition ：ウルトラハイバ
キューム／ケミカルベーパーデポジション）法または分
子線エピタキシャル（ＭＢＥ：molecular beam epitax
y）法を用いて形成する。このとき、シリコン窒化膜等
の絶縁膜で覆われた領域にはなにも成長せず、シリコン
面の露出しているところには単結晶シリコンが、また多
結晶シリコンの露出しているところには多結晶シリコン
が成長する。
【００１３】すなわち、エミッタ開口周囲のベース電極
用多結晶シリコン層７の底面下にはｐ型多結晶シリコン
層１６が、また、ｎ- 型エピタキシャル層３上にはｐ型
エピタキシャルベース層１１が成長し、このエピタキシ
ャルベース層１１が多結晶シリコン層１６を介してｐ+
型ベース電極用多結晶シリコン層７とつながれることに
なる。このとき、エピタキシャルベース層１１は側面も
ベース電極用多結晶シリコン層７とつながっており、接
触面積が先に示した図４のものよりも大きくなってい
る。また、エピタキシャルベース層の側面は多結晶シリ
コンであるため、図４の場合のようにファセットが形成
されることはなくなる。
用多結晶シリコン層７の底面下にはｐ型多結晶シリコン
層１６が、また、ｎ- 型エピタキシャル層３上にはｐ型
エピタキシャルベース層１１が成長し、このエピタキシ
ャルベース層１１が多結晶シリコン層１６を介してｐ+
型ベース電極用多結晶シリコン層７とつながれることに
なる。このとき、エピタキシャルベース層１１は側面も
ベース電極用多結晶シリコン層７とつながっており、接
触面積が先に示した図４のものよりも大きくなってい
る。また、エピタキシャルベース層の側面は多結晶シリ
コンであるため、図４の場合のようにファセットが形成
されることはなくなる。
【００１４】次に、図６（ｃ）に示すように、シリコン
酸化膜からなる第２のサイドウォール１２を形成し、そ
の後、ｎ+ 型エミッタ電極用多結晶シリコン層１３を形
成する。次に、熱処理を行ってｎ+ 型エミッタ電極用多
結晶シリコン層１３からの不純物拡散によりｎ+ 型エミ
ッタ層１４を形成し、本従来例の製造が完了する。
酸化膜からなる第２のサイドウォール１２を形成し、そ
の後、ｎ+ 型エミッタ電極用多結晶シリコン層１３を形
成する。次に、熱処理を行ってｎ+ 型エミッタ電極用多
結晶シリコン層１３からの不純物拡散によりｎ+ 型エミ
ッタ層１４を形成し、本従来例の製造が完了する。
【００１５】
【発明が解決しようとする課題】図４に示した従来例で
は、ベース抵抗が高くまたファセットが入りやすいとい
う問題点があった。図５、図６に示した従来例では、こ
の点は解決しているものの、ｎ- 型エピタキシャル層
（コレクタ層）上に島状にシリコン酸化膜６を形成する
際に、フィールド酸化膜４に対して目合わせずれを見込
んだマージンが必要となる。このため、ベース面積が必
要以上に大きくなり、小型化および動作の高速化に対し
て不利となる。また、外部ベース層１５を作り込むこと
によりベース抵抗は図４の従来例の場合に比べ低くする
ことができるが、ベース抵抗をさらに下げるには、ｐ+
型ベース電極用多結晶シリコン層７から多結晶シリコン
層１６に不純物を拡散させる熱処理が必要となるため、
エピタキシャルベース層の不純物プロファイルを崩して
しまうという問題は解決されない。
は、ベース抵抗が高くまたファセットが入りやすいとい
う問題点があった。図５、図６に示した従来例では、こ
の点は解決しているものの、ｎ- 型エピタキシャル層
（コレクタ層）上に島状にシリコン酸化膜６を形成する
際に、フィールド酸化膜４に対して目合わせずれを見込
んだマージンが必要となる。このため、ベース面積が必
要以上に大きくなり、小型化および動作の高速化に対し
て不利となる。また、外部ベース層１５を作り込むこと
によりベース抵抗は図４の従来例の場合に比べ低くする
ことができるが、ベース抵抗をさらに下げるには、ｐ+
型ベース電極用多結晶シリコン層７から多結晶シリコン
層１６に不純物を拡散させる熱処理が必要となるため、
エピタキシャルベース層の不純物プロファイルを崩して
しまうという問題は解決されない。
【００１６】本発明は、この点に鑑みてなされたもので
あって、その目的とするところは、第１に、ベース抵抗
を低下させることであり、第２に、ファセットの発生を
防止することであり、第３に、自己整合技術を駆使して
装置の小型化を実現することである。そして、これらを
実現することにより、小型で高周波特性に優れた半導体
装置を高い歩留りで製造しうるようにしようとするもの
である。
あって、その目的とするところは、第１に、ベース抵抗
を低下させることであり、第２に、ファセットの発生を
防止することであり、第３に、自己整合技術を駆使して
装置の小型化を実現することである。そして、これらを
実現することにより、小型で高周波特性に優れた半導体
装置を高い歩留りで製造しうるようにしようとするもの
である。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、素子分離領域（４）によって囲ま
れて形成された第１導電型のコレクタ層（３）と、前記
コレクタ層の所定の領域上に開口を有する絶縁膜（６）
と、前記絶縁膜に支持されその先端部が片持ち梁状に前
記開口内に突出している第２の導電型のベース電極用多
結晶シリコン層（７）と、前記ベース電極用多結晶シリ
コン層の突出部と前記コレクタ層またはコレクタ層の表
面領域内に形成された第２導電型の拡散層（１５）との
間に形成された第２導電型の接続用多結晶シリコン層
（１０）と、前記コレクタ層上にエピタキシャル成長に
より形成された、前記絶縁膜とほぼ同じ膜厚を有するベ
ース層（１１）と、前記ベース層の表面領域内または表
面上に形成されたエミッタ層（１４）と、を有する半導
体装置、が提供される。
め、本発明によれば、素子分離領域（４）によって囲ま
れて形成された第１導電型のコレクタ層（３）と、前記
コレクタ層の所定の領域上に開口を有する絶縁膜（６）
と、前記絶縁膜に支持されその先端部が片持ち梁状に前
記開口内に突出している第２の導電型のベース電極用多
結晶シリコン層（７）と、前記ベース電極用多結晶シリ
コン層の突出部と前記コレクタ層またはコレクタ層の表
面領域内に形成された第２導電型の拡散層（１５）との
間に形成された第２導電型の接続用多結晶シリコン層
（１０）と、前記コレクタ層上にエピタキシャル成長に
より形成された、前記絶縁膜とほぼ同じ膜厚を有するベ
ース層（１１）と、前記ベース層の表面領域内または表
面上に形成されたエミッタ層（１４）と、を有する半導
体装置、が提供される。
【００１８】さらに、本発明によれば、 素子分離領域（４）によって囲まれた第１導電型の
コレクタ層（３）上に、第１の絶縁膜（６）、第２導電
型のベース電極用多結晶シリコン層（７）および前記第
１の絶縁膜とはエッチング性を異にする第２の絶縁膜
（８）をこの順に堆積する工程と、 前記第２の絶縁膜および前記ベース電極用多結晶シ
リコン層を選択的にエッチングして、前記コレクタ層の
ほぼ中央に位置するエミッタ開口を形成する工程〔図２
（ａ）〕と、 前記第１の絶縁膜とはエッチング性を異にする絶縁
膜を堆積し、これをエッチバックして前記エミッタ開口
の側壁に第１のサイドウォール（９）を形成する工程
と、 前記コレクタ層の一部表面を露出させさらにサイド
エッチにより前記ベース電極用多結晶シリコン層の下に
所定の深さの空洞が形成されるように、前記第１の絶縁
膜を選択的にエッチングする工程〔図２（ｂ）〕と、 多結晶シリコン（１０）またはアモルファスシリコ
ンを堆積し〔図２（ｃ）〕、これを前記空洞内のみに残
るようにエッチング除去する工程〔図３（ａ）〕と、 露出している前記コレクタ層上に、第２導電型のベ
ース層（１１）を選択的にエピタキシャル成長させる工
程〔図３（ｂ）〕と、を含む半導体装置の製造方法が提
供される。
コレクタ層（３）上に、第１の絶縁膜（６）、第２導電
型のベース電極用多結晶シリコン層（７）および前記第
１の絶縁膜とはエッチング性を異にする第２の絶縁膜
（８）をこの順に堆積する工程と、 前記第２の絶縁膜および前記ベース電極用多結晶シ
リコン層を選択的にエッチングして、前記コレクタ層の
ほぼ中央に位置するエミッタ開口を形成する工程〔図２
（ａ）〕と、 前記第１の絶縁膜とはエッチング性を異にする絶縁
膜を堆積し、これをエッチバックして前記エミッタ開口
の側壁に第１のサイドウォール（９）を形成する工程
と、 前記コレクタ層の一部表面を露出させさらにサイド
エッチにより前記ベース電極用多結晶シリコン層の下に
所定の深さの空洞が形成されるように、前記第１の絶縁
膜を選択的にエッチングする工程〔図２（ｂ）〕と、 多結晶シリコン（１０）またはアモルファスシリコ
ンを堆積し〔図２（ｃ）〕、これを前記空洞内のみに残
るようにエッチング除去する工程〔図３（ａ）〕と、 露出している前記コレクタ層上に、第２導電型のベ
ース層（１１）を選択的にエピタキシャル成長させる工
程〔図３（ｂ）〕と、を含む半導体装置の製造方法が提
供される。
【００１９】
【作用】本発明において特徴的な点は、（１）ベース電
極用多結晶シリコン層７の下部に形成された空洞を、ベ
ースエピタキシャル層とは別に形成される多結晶シリコ
ンで満たすようにした点、（２）ベース電極用多結晶シ
リコン層７の下部に形成される空洞が、この多結晶シリ
コン層７に形成されたエミッタ開口に対して自己整合的
に形成されること（この点は、図４の従来点と同様であ
る）、の２点である。
極用多結晶シリコン層７の下部に形成された空洞を、ベ
ースエピタキシャル層とは別に形成される多結晶シリコ
ンで満たすようにした点、（２）ベース電極用多結晶シ
リコン層７の下部に形成される空洞が、この多結晶シリ
コン層７に形成されたエミッタ開口に対して自己整合的
に形成されること（この点は、図４の従来点と同様であ
る）、の２点である。
【００２０】本発明は、上記（１）、（２）の特徴的構
成をもつことにより、以下の作用・効果を奏することが
できる。 （ａ）空洞内に充填する接続用半導体層（１０）を、ベ
ース層を形成するのに先立って形成することができるた
め、ベースの不純物プロファイルの変動問題に煩わされ
ることなく十分の熱処理を行うことが可能となり、トラ
ンジスタの他の特性を犠牲にすることなく、接続用半導
体層の低抵抗化を実現することができる。あるいは、こ
の接続用半導体層をベース層の不純物濃度とは独立に十
分に高い不純物濃度のものとして堆積することができる
ため、熱処理を施すことなくベース抵抗の低減化が可能
となる。この場合には、例えばＢｉＣＭＯＳにおいて、
すでに形成済みのＭＯＳトランジスタの不純物プロファ
イルを崩さないようにすることができる、等他の素子へ
の悪影響を防止することができる。 （ｂ）少なくともベース層形成後には、空洞内の接続用
半導体層（１０）の低抵抗化のための熱処理の必要がな
くなったので、ベースの厚さ、不純物プロファイルを崩
さないようにすることができる。 （ｃ）空洞内を多結晶シリコン１０により満たすように
したので、空洞内にボイドの発生するのを防止すること
ができる。また、ベースエピタキシャル層は絶縁膜と接
しない領域のみに成長させることができるので、ベース
エピタキシャル層端部にファセットの入るのを防止する
ことができる。 （ｄ）上記（１）の特徴と共に上記（２）の特徴をもつ
ことにより、上記（ａ）〜（ｃ）の作用・効果を、素子
の小型化を実現しつつ達成することができる。
成をもつことにより、以下の作用・効果を奏することが
できる。 （ａ）空洞内に充填する接続用半導体層（１０）を、ベ
ース層を形成するのに先立って形成することができるた
め、ベースの不純物プロファイルの変動問題に煩わされ
ることなく十分の熱処理を行うことが可能となり、トラ
ンジスタの他の特性を犠牲にすることなく、接続用半導
体層の低抵抗化を実現することができる。あるいは、こ
の接続用半導体層をベース層の不純物濃度とは独立に十
分に高い不純物濃度のものとして堆積することができる
ため、熱処理を施すことなくベース抵抗の低減化が可能
となる。この場合には、例えばＢｉＣＭＯＳにおいて、
すでに形成済みのＭＯＳトランジスタの不純物プロファ
イルを崩さないようにすることができる、等他の素子へ
の悪影響を防止することができる。 （ｂ）少なくともベース層形成後には、空洞内の接続用
半導体層（１０）の低抵抗化のための熱処理の必要がな
くなったので、ベースの厚さ、不純物プロファイルを崩
さないようにすることができる。 （ｃ）空洞内を多結晶シリコン１０により満たすように
したので、空洞内にボイドの発生するのを防止すること
ができる。また、ベースエピタキシャル層は絶縁膜と接
しない領域のみに成長させることができるので、ベース
エピタキシャル層端部にファセットの入るのを防止する
ことができる。 （ｄ）上記（１）の特徴と共に上記（２）の特徴をもつ
ことにより、上記（ａ）〜（ｃ）の作用・効果を、素子
の小型化を実現しつつ達成することができる。
【００２１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例の半導体装置を
示す断面図であり、図２（ａ）〜（ｃ）、図３（ａ）〜
（ｃ）は、この実施例の製造方法を説明するための工程
順断面図である。図１の実施例の特徴は、その製造方法
を参照することによって明らかになるので、以下、図
２、図３を参照して本実施例の製造方法について説明す
ることにする。
て説明する。図１は、本発明の一実施例の半導体装置を
示す断面図であり、図２（ａ）〜（ｃ）、図３（ａ）〜
（ｃ）は、この実施例の製造方法を説明するための工程
順断面図である。図１の実施例の特徴は、その製造方法
を参照することによって明らかになるので、以下、図
２、図３を参照して本実施例の製造方法について説明す
ることにする。
【００２２】まず、図２（ａ）に示すように、約１Ω・
ｃｍのｐ- 型シリコン基板１上にヒ素またはアンチモン
をイオン注入して、不純物濃度１〜５×１０20cm-3 、
厚さ１〜２μｍのｎ+ 型埋め込み層２を形成し、その上
に不純物濃度５×１０15cm-3〜１×１０16cm-3、厚さ
１．０〜１．８μｍのｎ- 型エピタキシャル層（コレク
タ領域となる）３を形成する。さらに、素子分離のため
に周知のロコス（ＬＯＣＯＳ；Local Oxidation of Sil
icon）技術によってフィールド酸化膜４を形成し、続い
て部分的なリン拡散によってｎ+ 型コレクタ引き出し層
５（図１参照）を形成する。その後、全面に膜厚４０ｎ
ｍ〜１４０ｎｍのシリコン酸化膜６を形成する。このシ
リコン酸化膜の膜厚はその後に形成されるべきエピタキ
シャルベース層の厚さを依存する。
ｃｍのｐ- 型シリコン基板１上にヒ素またはアンチモン
をイオン注入して、不純物濃度１〜５×１０20cm-3 、
厚さ１〜２μｍのｎ+ 型埋め込み層２を形成し、その上
に不純物濃度５×１０15cm-3〜１×１０16cm-3、厚さ
１．０〜１．８μｍのｎ- 型エピタキシャル層（コレク
タ領域となる）３を形成する。さらに、素子分離のため
に周知のロコス（ＬＯＣＯＳ；Local Oxidation of Sil
icon）技術によってフィールド酸化膜４を形成し、続い
て部分的なリン拡散によってｎ+ 型コレクタ引き出し層
５（図１参照）を形成する。その後、全面に膜厚４０ｎ
ｍ〜１４０ｎｍのシリコン酸化膜６を形成する。このシ
リコン酸化膜の膜厚はその後に形成されるべきエピタキ
シャルベース層の厚さを依存する。
【００２３】次に、ｐ+ 型ベース電極用多結晶シリコン
層７およびシリコン窒化膜８を成長させた後、これらの
窒化膜８および多結晶シリコン層７にフォトリソグラフ
ィ技術およびドライエッチング技術を適用して、ｎ- 型
エピタキシャル層３のフィールド酸化膜４によって規定
された領域の中央部（その後ベース層が形成される領
域）にエミッタ開口を形成する。
層７およびシリコン窒化膜８を成長させた後、これらの
窒化膜８および多結晶シリコン層７にフォトリソグラフ
ィ技術およびドライエッチング技術を適用して、ｎ- 型
エピタキシャル層３のフィールド酸化膜４によって規定
された領域の中央部（その後ベース層が形成される領
域）にエミッタ開口を形成する。
【００２４】次に、図２（ｂ）に示すように、シリコン
窒化膜を全面に堆積しこれを異方性ドライエッチングに
よりエッチバックして、エミッタ開口の側壁に第１のサ
イドウォール９を形成する。続いて、ウェットエッチに
よりエミッタ開口部のシリコン酸化膜６を取り除く。そ
して、さらに所定時間エッチングを続けることによりエ
ミッタ開口部周囲のシリコン酸化膜６を開口部端部から
所望の奥行で取り除くようにする。これによりｐ+ 型ベ
ース電極用多結晶シリコン層７の下にドーナツ状の空洞
が形成される。この空洞の高さは４０〜１４０ｎｍ、奥
行は１００ｎｍ〜３００ｎｍ程度が適当である。この高
さと奥行は、この後ドーナツ状空洞に埋め込まれる多結
晶シリコンの埋め込み性が十分保たれる値である。この
ウエットエッチの結果、エミッタ開口部下およびその周
辺部のベース電極用多結晶シリコン層７の底面下にｎ-
エピタキシャル層３の表面が露出する。
窒化膜を全面に堆積しこれを異方性ドライエッチングに
よりエッチバックして、エミッタ開口の側壁に第１のサ
イドウォール９を形成する。続いて、ウェットエッチに
よりエミッタ開口部のシリコン酸化膜６を取り除く。そ
して、さらに所定時間エッチングを続けることによりエ
ミッタ開口部周囲のシリコン酸化膜６を開口部端部から
所望の奥行で取り除くようにする。これによりｐ+ 型ベ
ース電極用多結晶シリコン層７の下にドーナツ状の空洞
が形成される。この空洞の高さは４０〜１４０ｎｍ、奥
行は１００ｎｍ〜３００ｎｍ程度が適当である。この高
さと奥行は、この後ドーナツ状空洞に埋め込まれる多結
晶シリコンの埋め込み性が十分保たれる値である。この
ウエットエッチの結果、エミッタ開口部下およびその周
辺部のベース電極用多結晶シリコン層７の底面下にｎ-
エピタキシャル層３の表面が露出する。
【００２５】次に、図２（ｃ）に示すように、全面に多
結晶シリコン層１０を成長させる。この多結晶シリコン
層１０はシリコン酸化膜６を取り除いて形成したエミッ
タ開口部周辺の空洞に埋め込むためのものである。した
がって、成長膜厚は空洞の高さ（シリコン酸化膜６の厚
さ）の４０μｍから１５０μｍに応じて決定されるもの
であり、シリコン酸化膜６の膜厚の０．５〜０．７倍程
度が適当である。
結晶シリコン層１０を成長させる。この多結晶シリコン
層１０はシリコン酸化膜６を取り除いて形成したエミッ
タ開口部周辺の空洞に埋め込むためのものである。した
がって、成長膜厚は空洞の高さ（シリコン酸化膜６の厚
さ）の４０μｍから１５０μｍに応じて決定されるもの
であり、シリコン酸化膜６の膜厚の０．５〜０．７倍程
度が適当である。
【００２６】次に、図３（ａ）に示すように、等方性ド
ライエッチングにより、空洞内のみに多結晶シリコン層
１０を残し、他の多結晶シリコン層１０を除去する。こ
のときのドライエッチングでは多結晶シリコン層１０を
完全に除去する必要からｎ-型エピタキシャル層３を３
〜９ｎｍ程度掘るようにオーバーエッチングが行われ
る。しかし、等方性ドライエッチングは、異方性ドライ
エッチングに比較してシリコン結晶に与えるダメージが
少ないため、オーバーエッチングが行われたことによっ
て後に形成されるエピタキシャルベース層が悪影響を受
けることはほとんどない。その後、熱処理を行ってｐ+
型ベース電極用多結晶シリコン層７からの不純物の拡散
により残された多結晶シリコン層１０を高濃度化・低抵
抗化する。
ライエッチングにより、空洞内のみに多結晶シリコン層
１０を残し、他の多結晶シリコン層１０を除去する。こ
のときのドライエッチングでは多結晶シリコン層１０を
完全に除去する必要からｎ-型エピタキシャル層３を３
〜９ｎｍ程度掘るようにオーバーエッチングが行われ
る。しかし、等方性ドライエッチングは、異方性ドライ
エッチングに比較してシリコン結晶に与えるダメージが
少ないため、オーバーエッチングが行われたことによっ
て後に形成されるエピタキシャルベース層が悪影響を受
けることはほとんどない。その後、熱処理を行ってｐ+
型ベース電極用多結晶シリコン層７からの不純物の拡散
により残された多結晶シリコン層１０を高濃度化・低抵
抗化する。
【００２７】次に、図３（ｂ）に示すように、ｎ- エピ
タキシャル層３の表面が露出した部分に選択的にｐ型エ
ピタキシャルベース層１１をＵＨＶ／ＣＶＤ法または分
子線エピタキシャル法を用いて形成する。このとき、ｐ
型エピタキシャルベース層１１の成長領域は多結晶シリ
コン層１０によって周囲を囲まれているためこのエピタ
キシャル層にファセットが入ることはない。
タキシャル層３の表面が露出した部分に選択的にｐ型エ
ピタキシャルベース層１１をＵＨＶ／ＣＶＤ法または分
子線エピタキシャル法を用いて形成する。このとき、ｐ
型エピタキシャルベース層１１の成長領域は多結晶シリ
コン層１０によって周囲を囲まれているためこのエピタ
キシャル層にファセットが入ることはない。
【００２８】次に、図３（ｃ）に示すように、シリコン
酸化膜の堆積とそのエッチバックによって第２のサイド
ウォール１２を形成し、その後、ｎ+ 型エミッタ電極用
多結晶シリコン層１３を形成する。その後、熱処理を行
って、ｎ+ 型エミッタ電極用多結晶シリコン層からの不
純物拡散によりｎ+ 型エミッタ層１４を形成し、同時
に、多結晶シリコン層１０からの不純物拡散によりｐ+
型外部ベース層１５を形成して、図１に示す本実施例の
半導体装置を得る。
酸化膜の堆積とそのエッチバックによって第２のサイド
ウォール１２を形成し、その後、ｎ+ 型エミッタ電極用
多結晶シリコン層１３を形成する。その後、熱処理を行
って、ｎ+ 型エミッタ電極用多結晶シリコン層からの不
純物拡散によりｎ+ 型エミッタ層１４を形成し、同時
に、多結晶シリコン層１０からの不純物拡散によりｐ+
型外部ベース層１５を形成して、図１に示す本実施例の
半導体装置を得る。
【００２９】以上本発明の好ましい実施例について説明
したが、本発明はこの実施例に限定されるものではな
く、以下のように改変が可能である。 図２（ｃ）でのノンドープ多結晶シリコン層１０に
代え、ボロンドープ多結晶シリコンあるいはボロンドー
プトアモルファスシリコンを堆積する。この場合には、
ｐ+ 型ベース電極用多結晶シリコン層からのボロン拡散
のための熱処理が不要となる。但し、アモルファスシリ
コンの場合には、熱処理によって多結晶化してもよい。 図２（ｃ）でのノンドープ多結晶シリコン層１０に
代え、ノンドープアモルファスシリコンを堆積する。こ
の場合には、熱処理によって多結晶化を図るとともにｐ
+ 型ベース電極用多結晶シリコン層からのボロン拡散を
行う。 ｐ型エピタキシャルベース層１１をシリコンの代わ
りにＳｉＧｅを用いて形成する。また、空洞を埋める材
料として多結晶シリコン層１０に代え、多結晶ＳｉＧｅ
を用いることもできる。 エミッタ層を拡散によって形成するのに代え、ＵＨ
Ｖ／ＣＶＤ法あるいは分子線エピタキシャル法を用い
て、ドープトＳｉあるいはドープトＳｉＣを選択成長さ
せる。 導電型を逆にして、ｐｎｐ型バイポーラトランジス
タに対して本発明を適用する。
したが、本発明はこの実施例に限定されるものではな
く、以下のように改変が可能である。 図２（ｃ）でのノンドープ多結晶シリコン層１０に
代え、ボロンドープ多結晶シリコンあるいはボロンドー
プトアモルファスシリコンを堆積する。この場合には、
ｐ+ 型ベース電極用多結晶シリコン層からのボロン拡散
のための熱処理が不要となる。但し、アモルファスシリ
コンの場合には、熱処理によって多結晶化してもよい。 図２（ｃ）でのノンドープ多結晶シリコン層１０に
代え、ノンドープアモルファスシリコンを堆積する。こ
の場合には、熱処理によって多結晶化を図るとともにｐ
+ 型ベース電極用多結晶シリコン層からのボロン拡散を
行う。 ｐ型エピタキシャルベース層１１をシリコンの代わ
りにＳｉＧｅを用いて形成する。また、空洞を埋める材
料として多結晶シリコン層１０に代え、多結晶ＳｉＧｅ
を用いることもできる。 エミッタ層を拡散によって形成するのに代え、ＵＨ
Ｖ／ＣＶＤ法あるいは分子線エピタキシャル法を用い
て、ドープトＳｉあるいはドープトＳｉＣを選択成長さ
せる。 導電型を逆にして、ｐｎｐ型バイポーラトランジス
タに対して本発明を適用する。
【００３０】
【発明の効果】以上説明したように、本発明は、シリコ
ン酸化膜に、その上に形成されたベース電極用多結晶シ
リコン層のエミッタ開口に自己整合された空洞を形成
し、該空洞内にベース接続用の多結晶シリコンを埋め込
んだ後、ベース層をエピタキシャル成長させるものであ
るので、以下の効果を享受することができる。
ン酸化膜に、その上に形成されたベース電極用多結晶シ
リコン層のエミッタ開口に自己整合された空洞を形成
し、該空洞内にベース接続用の多結晶シリコンを埋め込
んだ後、ベース層をエピタキシャル成長させるものであ
るので、以下の効果を享受することができる。
【００３１】（１）空洞内を多結晶シリコン１０により
満たすようにしたので、空洞の奥あるいはベースエピタ
キシャル層の端部にファセットの生じるのを防止するこ
とができる。したがって、本発明によれば、ベース抵抗
を低減化しそのばらつきを少なくすることができるとと
もに、歩留りを向上させ製品の信頼性を向上させること
ができる。
満たすようにしたので、空洞の奥あるいはベースエピタ
キシャル層の端部にファセットの生じるのを防止するこ
とができる。したがって、本発明によれば、ベース抵抗
を低減化しそのばらつきを少なくすることができるとと
もに、歩留りを向上させ製品の信頼性を向上させること
ができる。
【００３２】（２）ベース層のエピタキシャル成長に先
立って空洞内への多結晶シリコンの充填が行われるの
で、ベース電極用多結晶シリコン層からの不純物拡を十
分の高温で行うことが可能となり、ベース抵抗の低抵抗
化が可能となる。あるいは、この空洞充填用多結晶シリ
コンをベース層の不純物濃度とは独立に十分に高い不純
物濃度のものとして堆積することができるため、熱処理
を施すことなくベース抵抗の低減化が可能となる。
立って空洞内への多結晶シリコンの充填が行われるの
で、ベース電極用多結晶シリコン層からの不純物拡を十
分の高温で行うことが可能となり、ベース抵抗の低抵抗
化が可能となる。あるいは、この空洞充填用多結晶シリ
コンをベース層の不純物濃度とは独立に十分に高い不純
物濃度のものとして堆積することができるため、熱処理
を施すことなくベース抵抗の低減化が可能となる。
【００３３】（３）少なくともベース層形成後には、空
洞内の多結晶シリコンの低抵抗化のための熱処理が必要
なくなったので、ベース層の厚さ、不純物プロファイル
を崩さないようにすることができる。
洞内の多結晶シリコンの低抵抗化のための熱処理が必要
なくなったので、ベース層の厚さ、不純物プロファイル
を崩さないようにすることができる。
【００３４】（４）ベース接続用の多結晶シリコンの充
填される空洞がエミッタ開口に自己整合されて形成され
るので、上記（１）〜（３）の効果を、素子の小型化と
ともに享受することができる。
填される空洞がエミッタ開口に自己整合されて形成され
るので、上記（１）〜（３）の効果を、素子の小型化と
ともに享受することができる。
【図１】本発明の一実施例の半導体装置を示す断面図。
【図２】図１の実施例の製造方法を説明するための工程
順断面図の一部。
順断面図の一部。
【図３】図１の実施例の製造方法を説明するための、図
２の工程に続く工程順断面図。
２の工程に続く工程順断面図。
【図４】第１の従来例の断面図。
【図５】第２の従来例の製造方法を説明するための工程
順断面図の一部。
順断面図の一部。
【図６】第２の従来例の製造方法を説明するための、図
５の工程に続く工程順断面図。
５の工程に続く工程順断面図。
１ ｐ- 型シリコン基板 ２ ｎ+ 型埋め込み層 ３ ｎ- 型エピタキシャル層（コレクタ層） ４ フィールド酸化膜 ５ ｎ+ 型コレクタ引き出し層 ６ シリコン酸化膜 ７ ｐ+ 型ベース電極用多結晶シリコン層 ８ シリコン窒化膜 ９ 第１のサイドウォール １０ 多結晶シリコン層 １１ ｐ型エピタキシャルベース層 １２ 第２のサイドウォール １３ ｎ+ 型エミッタ電極用多結晶シリコン層 １４ ｎ+ 型エミッタ層 １５ ｐ+ 型外部ベース層 １６ ｐ型多結晶シリコン層 １７ ファセット
Claims (6)
- 【請求項１】 素子分離領域によって囲まれて形成され
た第１導電型のコレクタ層と、前記コレクタ層の所定の
領域上に開口を有する絶縁膜と、前記絶縁膜に支持され
その先端部が片持ち梁状に前記開口内に突出している第
２導電型のベース電極用多結晶シリコン層と、前記ベー
ス電極用多結晶シリコン層の突出部と前記コレクタ層ま
たはコレクタ層の表面領域内に形成された第２導電型の
拡散層との間に形成された第２導電型の接続用多結晶半
導体層と、前記コレクタ層上にエピタキシャル成長によ
り形成された、前記絶縁膜とほぼ同じ膜厚を有するベー
ス層と、前記ベース層の表面領域内または表面上に形成
されたエミッタ層と、を有することを特徴とする半導体
装置。 - 【請求項２】 前記ベース層がＳｉＧｅにより形成され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 （１）素子分離領域によって囲まれた第
１導電型のコレクタ層上に、第１の絶縁膜、第２導電型
のベース電極用多結晶シリコン層および前記第１の絶縁
膜とはエッチング性を異にする第２の絶縁膜をこの順に
堆積する工程と、（２）前記第２の絶縁膜および前記ベ
ース電極用多結晶シリコン層を選択的にエッチングし
て、前記コレクタ層のほぼ中央に位置するエミッタ開口
を形成する工程と、（３）前記第１の絶縁膜とはエッチ
ング性を異にする絶縁膜を堆積し、これをエッチバック
して前記エミッタ開口の側壁に第１のサイドウォールを
形成する工程と、（４）前記コレクタ層の一部表面を露
出させさらにサイドエッチにより前記ベース電極用多結
晶シリコン層の下に所定の奥行の空洞が形成されるよう
に、前記第１の絶縁膜を選択的にエッチングする工程
と、（５）多結晶シリコンまたはアモルファスシリコン
を堆積し、これを前記空洞内のみに残るようにエッチン
グ除去する工程と、（６）露出している前記コレクタ層
上に、第２導電型のベース層を選択的にエピタキシャル
成長させる工程と、を含む半導体装置の製造方法。 - 【請求項４】 前記（５）の工程におけるエッチング
が、等方性ドライエッチングを用いることを特徴とする
請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記（５）の工程と前記（６）の工程と
の間に、熱処理工程が付加され、前記ベース電極用多結
晶シリコン層中の不純物により前記空洞内の前記多結晶
シリコンを第２導電型化するか、あるいは、前記アモル
ファスシリコンを多結晶化するとともに前記ベース電極
用多結晶シリコン層中の不純物により第２導電型化する
ことを特徴とする請求項３記載の半導体装置の製造方
法。 - 【請求項６】 前記（５）の工程において堆積される多
結晶シリコンまたはアモルファスシリコンが第２導電型
の不純物を含んでいることを特徴とする請求項３記載の
半導体装置の製造方法。
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