JPH0555240A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0555240A JPH0555240A JP3214886A JP21488691A JPH0555240A JP H0555240 A JPH0555240 A JP H0555240A JP 3214886 A JP3214886 A JP 3214886A JP 21488691 A JP21488691 A JP 21488691A JP H0555240 A JPH0555240 A JP H0555240A
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- film
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Abstract
(57)【要約】
【構成】素子形成領域上の窒化シリコン膜８及び多結晶
シリコン膜７を順次異方性エッチングして開孔部９を設
けた後酸化シリコン膜６を等方性エッチングして多結晶
シリコン膜７の下にアンダーカット部１０を設ける。次
に、多結晶シリコン膜１１を堆積してアンダーカット１
０内を充填した後、多結晶シリコン膜１１にホウ素イオ
ンをイオン注入して熱酸化し、酸化シリコン膜１２を形
成すると同時にエピタキシャル層内にホウ素を拡散して
活性ベース領域１３を形成し、エッチバックにより活性
ベース領域１３の表面を露出させる。 【効果】活性ベース領域に対するエッチング選択性を有
する酸化膜をエッチングしてエミッタ形成用の開孔部を
設けることにより活性ベース領域表面の損傷を防いで電
気的特性を安定化させる。
シリコン膜７を順次異方性エッチングして開孔部９を設
けた後酸化シリコン膜６を等方性エッチングして多結晶
シリコン膜７の下にアンダーカット部１０を設ける。次
に、多結晶シリコン膜１１を堆積してアンダーカット１
０内を充填した後、多結晶シリコン膜１１にホウ素イオ
ンをイオン注入して熱酸化し、酸化シリコン膜１２を形
成すると同時にエピタキシャル層内にホウ素を拡散して
活性ベース領域１３を形成し、エッチバックにより活性
ベース領域１３の表面を露出させる。 【効果】活性ベース領域に対するエッチング選択性を有
する酸化膜をエッチングしてエミッタ形成用の開孔部を
設けることにより活性ベース領域表面の損傷を防いで電
気的特性を安定化させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にバイポーラトランジスタを含む半導体装置の
製造方法に関する。
関し、特にバイポーラトランジスタを含む半導体装置の
製造方法に関する。
【０００２】
【従来の技術】最近のバイポーラトランジスタは、高速
化，高集積化を図るために外部ベース電極，活性ベース
領域，エミッタ領域及びエミッタ電極のそれぞれを自己
整合的に形成している。
化，高集積化を図るために外部ベース電極，活性ベース
領域，エミッタ領域及びエミッタ電極のそれぞれを自己
整合的に形成している。
【０００３】図３（ａ）〜（ｃ）及び図４（ａ），
（ｂ）は従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図である。
（ｂ）は従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図である。
【０００４】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１ａ一主面にＮ+ 型埋込層２及びＰ+ 型埋込層
３のそれぞれを選択的に形成し、Ｎ+ 型埋込層２及びＰ
+ 型埋込層３を含む表面にＮ型エピタキシャル層４を
１．０μｍの厚さに成長させる。次に、エピタキシャル
層４の表面を選択酸化してＰ型シリコン基板１に達する
素子分離酸化膜５を形成して素子形成領域を区画し、素
子形成領域を含む表面にＣＶＤ法により酸化シリコン膜
６を０．１μｍの厚さに堆積する。次に、酸化シリコン
膜６の上に多結晶シリコン膜７を０．２μｍの厚さに堆
積してホウ素イオンをイオン注入してベース引出電極形
成のためにパターニングし、多結晶シリコン膜７を含む
表面に窒化シリコン膜８を０．１μｍの厚さに堆積す
る。
コン基板１ａ一主面にＮ+ 型埋込層２及びＰ+ 型埋込層
３のそれぞれを選択的に形成し、Ｎ+ 型埋込層２及びＰ
+ 型埋込層３を含む表面にＮ型エピタキシャル層４を
１．０μｍの厚さに成長させる。次に、エピタキシャル
層４の表面を選択酸化してＰ型シリコン基板１に達する
素子分離酸化膜５を形成して素子形成領域を区画し、素
子形成領域を含む表面にＣＶＤ法により酸化シリコン膜
６を０．１μｍの厚さに堆積する。次に、酸化シリコン
膜６の上に多結晶シリコン膜７を０．２μｍの厚さに堆
積してホウ素イオンをイオン注入してベース引出電極形
成のためにパターニングし、多結晶シリコン膜７を含む
表面に窒化シリコン膜８を０．１μｍの厚さに堆積す
る。
【０００５】次に、図３（ｂ）に示すように、素子形成
領域上の窒化シリコン膜８及び多結晶シリコン膜７を選
択的に順次異方性ドライエッチングして開孔部９を設け
る。ここで、窒化シリコン膜８のエッチングにはＣＦ4
ガスを、多結晶シリコン膜７のエッチングにはＳＦ6 ガ
スを用いる。また、酸化シリコン膜６はドライエッチン
グのエッチングストッパとなりエピタキシャル層４の表
面を保護する。次に、窒化シリコン膜８及びベース電極
７をマスクして酸化シリコン膜６を弗化水素水により等
方性エッチングし多結晶シリコン膜７の下面にアンダー
カット部１０を設ける。次に、ＣＶＤ法により開孔部９
を含む表面に多結晶シリコン膜１１を堆積してアンダー
カット部１０内を充填する。
領域上の窒化シリコン膜８及び多結晶シリコン膜７を選
択的に順次異方性ドライエッチングして開孔部９を設け
る。ここで、窒化シリコン膜８のエッチングにはＣＦ4
ガスを、多結晶シリコン膜７のエッチングにはＳＦ6 ガ
スを用いる。また、酸化シリコン膜６はドライエッチン
グのエッチングストッパとなりエピタキシャル層４の表
面を保護する。次に、窒化シリコン膜８及びベース電極
７をマスクして酸化シリコン膜６を弗化水素水により等
方性エッチングし多結晶シリコン膜７の下面にアンダー
カット部１０を設ける。次に、ＣＶＤ法により開孔部９
を含む表面に多結晶シリコン膜１１を堆積してアンダー
カット部１０内を充填する。
【０００６】次に、図３（ｃ）に示すように、アンダー
カット部１０に埋込まれた部分の多結晶シリコン膜１１
以外の多結晶シリコン膜１１をエッチングして除去し、
エピタキシャル層４の表面を露出させる。
カット部１０に埋込まれた部分の多結晶シリコン膜１１
以外の多結晶シリコン膜１１をエッチングして除去し、
エピタキシャル層４の表面を露出させる。
【０００７】次に、図４（ａ）に示すように、開孔部９
を含む表面に気相成長法によりホウ素を含む酸化シリコ
ン膜（以下ＢＳＧ膜と記す）１９を堆積して熱処理によ
りエピタキシャル層４の表面にホウ素を拡散してＰ- 型
の活性ベース領域１３を形成すると同時に多結晶シリコ
ン膜７に含まれるホウ素を多結晶シリコン膜１１を介し
てエピタキシャル層４の表面に拡散して活性ベース領域
１３に接続するＰ++型の外部ベース領域１４を形成す
る。
を含む表面に気相成長法によりホウ素を含む酸化シリコ
ン膜（以下ＢＳＧ膜と記す）１９を堆積して熱処理によ
りエピタキシャル層４の表面にホウ素を拡散してＰ- 型
の活性ベース領域１３を形成すると同時に多結晶シリコ
ン膜７に含まれるホウ素を多結晶シリコン膜１１を介し
てエピタキシャル層４の表面に拡散して活性ベース領域
１３に接続するＰ++型の外部ベース領域１４を形成す
る。
【０００８】次に図４（ｂ）に示すように、異方性エッ
チングによりＢＳＧ膜１９をエッチバックし、開孔部９
の側壁にのみＢＳＧ膜１９を残して他のＢＳＧ膜１９を
除去し活性ベース領域１３の表面を露出させる。次に、
開孔部１９を含む表面に多結晶シリコン膜を堆積してヒ
素イオンをイオン注入した後パターニングし、活性ベー
ス領域１４の表面に接続したエミッタ電極１７を形成す
る。次に、熱処理によりエミッタ電極１７に含まれるヒ
素を活性ベース領域１３の表面に拡散してＮ+ 型のエミ
ッタ領域１６を形成すると同時にＢＳＧ膜１９より活性
ベース領域１３の表面にホウ素を拡散して活性ベース領
域１３と外部ベース領域１４とを間を接続するＰ+ 型の
リンクベース領域１５を形成する。
チングによりＢＳＧ膜１９をエッチバックし、開孔部９
の側壁にのみＢＳＧ膜１９を残して他のＢＳＧ膜１９を
除去し活性ベース領域１３の表面を露出させる。次に、
開孔部１９を含む表面に多結晶シリコン膜を堆積してヒ
素イオンをイオン注入した後パターニングし、活性ベー
ス領域１４の表面に接続したエミッタ電極１７を形成す
る。次に、熱処理によりエミッタ電極１７に含まれるヒ
素を活性ベース領域１３の表面に拡散してＮ+ 型のエミ
ッタ領域１６を形成すると同時にＢＳＧ膜１９より活性
ベース領域１３の表面にホウ素を拡散して活性ベース領
域１３と外部ベース領域１４とを間を接続するＰ+ 型の
リンクベース領域１５を形成する。
【０００９】
【発明が解決しようとする課題】従来の半導体装置の製
造方法では、ベース電極と外部ベース領域を接続するた
めに第２の多結晶シリコン膜をベース電極端部のアンダ
ーカット部に埋込み、この埋込まれた領域を除いて第２
の多結晶シリコン膜をエッチングする。この際の多結晶
シリコン膜とエピタキシャル層とのエッチング選択比
は、ほぼ１：１であるため、ベース及びエミッタ領域の
エピタキシャル層表面がオーバーエッチングによりアタ
ックされバイポーラトランジスタの電気的特性が劣化
し、歩留りが低下してしまう。
造方法では、ベース電極と外部ベース領域を接続するた
めに第２の多結晶シリコン膜をベース電極端部のアンダ
ーカット部に埋込み、この埋込まれた領域を除いて第２
の多結晶シリコン膜をエッチングする。この際の多結晶
シリコン膜とエピタキシャル層とのエッチング選択比
は、ほぼ１：１であるため、ベース及びエミッタ領域の
エピタキシャル層表面がオーバーエッチングによりアタ
ックされバイポーラトランジスタの電気的特性が劣化
し、歩留りが低下してしまう。
【００１０】また、トランジスタの高速化を図るため、
ＢＳＧ膜より活性ベース領域の表面にホウ素を拡散し、
シャロージャンクションを実現しているが、トランジス
タの電気的特性を大きく左右するＢＳＧ膜中のホウ素の
濃度及び膜質の均一性を制御することが困難であり安定
して再現することができないという問題点があった。
ＢＳＧ膜より活性ベース領域の表面にホウ素を拡散し、
シャロージャンクションを実現しているが、トランジス
タの電気的特性を大きく左右するＢＳＧ膜中のホウ素の
濃度及び膜質の均一性を制御することが困難であり安定
して再現することができないという問題点があった。
【００１１】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、一導電型半導体基板上に逆導電型のエ
ピタキシャル層を形成し前記エピタキシャル層に半導体
基板に達する素子分離層を設けて素子形成領域を区画す
る工程と、前記素子形成領域を含む表面に第１の絶縁膜
及び一導電型不純物を含み且つパターニングした第１の
多結晶シリコン膜並びに前記第１の絶縁膜に対してエッ
チング選択性を有する第２の絶縁膜を順次積層して設け
る工程と、前記素子形成領域上の前記第２の絶縁膜及び
第１の多結晶シリコン膜を選択的に順次異方性エッチン
グして開孔部を設ける工程と、前記開孔部の前記第１の
絶縁膜を等方性エッチングして前記エピタキシャル層の
表面を露出させると共に前記第１の多結晶シリコン膜の
下部にアンダーカット部を設ける工程と、ＣＶＤ法によ
り前記開孔部を含む表面に第２の多結晶シリコン膜を堆
積して前記アンダーカット部を充填する工程と、イオン
注入により前記アンダーカット部以外の前記第２の多結
晶シリコン膜に一導電型不純物を導入する工程と、前記
アンダーカット部以外の第２の多結晶シリコン膜を熱酸
化すると同時に第２の多結晶シリコン膜中の不純物を前
記エピタキシャル層の表面に拡散して一導電型の活性ベ
ース領域を形成し且つ前記アンダーカット部の第２の多
結晶シリコン層を介して前記第１の多結晶シリコン膜の
不純物を前記エピタキシャル層の表面に拡散して一導電
型の外部ベース領域を形成する工程とを含んで構成され
る。
置の製造方法は、一導電型半導体基板上に逆導電型のエ
ピタキシャル層を形成し前記エピタキシャル層に半導体
基板に達する素子分離層を設けて素子形成領域を区画す
る工程と、前記素子形成領域を含む表面に第１の絶縁膜
及び一導電型不純物を含み且つパターニングした第１の
多結晶シリコン膜並びに前記第１の絶縁膜に対してエッ
チング選択性を有する第２の絶縁膜を順次積層して設け
る工程と、前記素子形成領域上の前記第２の絶縁膜及び
第１の多結晶シリコン膜を選択的に順次異方性エッチン
グして開孔部を設ける工程と、前記開孔部の前記第１の
絶縁膜を等方性エッチングして前記エピタキシャル層の
表面を露出させると共に前記第１の多結晶シリコン膜の
下部にアンダーカット部を設ける工程と、ＣＶＤ法によ
り前記開孔部を含む表面に第２の多結晶シリコン膜を堆
積して前記アンダーカット部を充填する工程と、イオン
注入により前記アンダーカット部以外の前記第２の多結
晶シリコン膜に一導電型不純物を導入する工程と、前記
アンダーカット部以外の第２の多結晶シリコン膜を熱酸
化すると同時に第２の多結晶シリコン膜中の不純物を前
記エピタキシャル層の表面に拡散して一導電型の活性ベ
ース領域を形成し且つ前記アンダーカット部の第２の多
結晶シリコン層を介して前記第１の多結晶シリコン膜の
不純物を前記エピタキシャル層の表面に拡散して一導電
型の外部ベース領域を形成する工程とを含んで構成され
る。
【００１２】本発明の第２の半導体装置の製造方法は、
一導電型半導体基板上に逆導電型のエピタキシャル層の
表面を選択酸化して素子形成領域を区画する素子分離層
を設ける工程と、前記素子形成領域を含む表面に第１の
絶縁膜及び一導電型不純物を含み且つパターニングした
第１の多結晶シリコン膜並びに前記第１の絶縁膜に対し
てエッチング選択性を有する第２の絶縁膜を順次積層し
て設ける工程と、前記素子形成領域上の前記第２の絶縁
膜及び第１の多結晶シリコン膜を選択的に順次異方性エ
ッチングして開孔部を設けると共に前記第１の多結晶シ
リコン膜を分割する工程と、前記開孔部の前記第１の絶
縁膜を等方性エッチングして前記エピタキシャル層の表
面を露出させると共に前記第１の多結晶シリコン膜の下
部にアンダーカット部を設ける工程と、ＣＶＤ法により
前記開孔部を含む表面に第２の多結晶シリコン膜を堆積
して前記アンダーカット部を充填する工程と、前記アン
ダーカット部以外の第２の多結晶シリコン膜を熱酸化し
て酸化シリコン膜を形成すると同時に前記アンダーカッ
ト部以外の第２の多結晶シリコン膜を介して前記第１の
多結晶シリコン膜の不純物を前記エピタキシャル層の表
面に拡散して一導電型の拡散層を形成する工程とを含ん
で構成される。
一導電型半導体基板上に逆導電型のエピタキシャル層の
表面を選択酸化して素子形成領域を区画する素子分離層
を設ける工程と、前記素子形成領域を含む表面に第１の
絶縁膜及び一導電型不純物を含み且つパターニングした
第１の多結晶シリコン膜並びに前記第１の絶縁膜に対し
てエッチング選択性を有する第２の絶縁膜を順次積層し
て設ける工程と、前記素子形成領域上の前記第２の絶縁
膜及び第１の多結晶シリコン膜を選択的に順次異方性エ
ッチングして開孔部を設けると共に前記第１の多結晶シ
リコン膜を分割する工程と、前記開孔部の前記第１の絶
縁膜を等方性エッチングして前記エピタキシャル層の表
面を露出させると共に前記第１の多結晶シリコン膜の下
部にアンダーカット部を設ける工程と、ＣＶＤ法により
前記開孔部を含む表面に第２の多結晶シリコン膜を堆積
して前記アンダーカット部を充填する工程と、前記アン
ダーカット部以外の第２の多結晶シリコン膜を熱酸化し
て酸化シリコン膜を形成すると同時に前記アンダーカッ
ト部以外の第２の多結晶シリコン膜を介して前記第１の
多結晶シリコン膜の不純物を前記エピタキシャル層の表
面に拡散して一導電型の拡散層を形成する工程とを含ん
で構成される。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１（ａ）〜（ｃ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００１５】まず、図１（ａ）に示すように、従来例と
同様の工程により、Ｐ型シリコン基板１に設けたＮ+ 型
埋込層２及びＰ+ 型埋込層３を設けこれらを含む表面に
Ｎ型エピタキシャル層４を設け、Ｎ型エピタキシャル層
４の表面を選択酸化して設け素子形成領域を区画した素
子分離酸化膜５を含む表面に酸化シリコン膜６，ホウ素
を含みパターニングされた多結晶シリコン膜７及び窒化
シリコン膜８を順次形成し、素子形成領域上の窒化シリ
コン膜８及び多結晶シリコン膜７を順次異方性ドライエ
ッチングして開孔部９を設けた後酸化シリコン膜６を等
方性エッチングして多結晶シリコン膜７の下面にアンダ
ーカット部１０を設ける。次に、開孔部９を含む表面に
多結晶シリコン膜１１を堆積してアンダーカット部を１
０内を充填する。
同様の工程により、Ｐ型シリコン基板１に設けたＮ+ 型
埋込層２及びＰ+ 型埋込層３を設けこれらを含む表面に
Ｎ型エピタキシャル層４を設け、Ｎ型エピタキシャル層
４の表面を選択酸化して設け素子形成領域を区画した素
子分離酸化膜５を含む表面に酸化シリコン膜６，ホウ素
を含みパターニングされた多結晶シリコン膜７及び窒化
シリコン膜８を順次形成し、素子形成領域上の窒化シリ
コン膜８及び多結晶シリコン膜７を順次異方性ドライエ
ッチングして開孔部９を設けた後酸化シリコン膜６を等
方性エッチングして多結晶シリコン膜７の下面にアンダ
ーカット部１０を設ける。次に、開孔部９を含む表面に
多結晶シリコン膜１１を堆積してアンダーカット部を１
０内を充填する。
【００１６】次に、図１（ｂ）に示すように、多結晶シ
リコン膜１１内にホウ素イオンを加速エネルギー１０ｋ
ｅＶ，ドーズ量３×１０13ｃｍ-2でイオン注入し、１０
００℃のスチーム雰囲気中で５０分間の酸化処理を行な
いアンダーカット部１０に埋込まれた領域以外の多結晶
シリコン膜１１を酸化して多結晶シリコン膜１１の約２
倍の厚さの酸化シリコン膜１２を形成すると同時に、エ
ピタキシャル層４の表面に拡散してＰ- 型の活性ベース
領域１３を０．２μｍの深さに形成し、且つアンダーカ
ット部１０の多結晶シリコン膜１１を介して多結晶シリ
コン膜７に含まれているホウ素をエピタキシャル層４の
表面に拡散させ、Ｐ++型の外部ベース領域１４及び活性
ベース領域１３と外部ベース領域１４との間を接続する
Ｐ+ 型のリンクベース領域１５を形成する。
リコン膜１１内にホウ素イオンを加速エネルギー１０ｋ
ｅＶ，ドーズ量３×１０13ｃｍ-2でイオン注入し、１０
００℃のスチーム雰囲気中で５０分間の酸化処理を行な
いアンダーカット部１０に埋込まれた領域以外の多結晶
シリコン膜１１を酸化して多結晶シリコン膜１１の約２
倍の厚さの酸化シリコン膜１２を形成すると同時に、エ
ピタキシャル層４の表面に拡散してＰ- 型の活性ベース
領域１３を０．２μｍの深さに形成し、且つアンダーカ
ット部１０の多結晶シリコン膜１１を介して多結晶シリ
コン膜７に含まれているホウ素をエピタキシャル層４の
表面に拡散させ、Ｐ++型の外部ベース領域１４及び活性
ベース領域１３と外部ベース領域１４との間を接続する
Ｐ+ 型のリンクベース領域１５を形成する。
【００１７】次に、図１（ｃ）に示すように、ＣＦ4 ガ
スを用いた異方性ドライエッチングにより酸化シリコン
膜１２をエッチングし開孔部９の側壁にのみ酸化シリコ
ン膜１２を残して他の領域の酸化シリコン膜１２を除去
し、活性ベース領域１３の表面を露出させる。ここで、
酸化シリコン膜１２とエピタキシャル層４とのエッチン
グ選択比を１０：１程度にすることができるため、エピ
タキシャル層４の表面に殆んど損傷を与えることなく酸
化シリコン膜１２を除去できると共に開孔部９の側壁に
残した酸化シリコン膜１２をエミッタ・ベース間の分離
用絶縁膜とする。次に、開孔部９を含む表面に多結晶シ
リコン膜を０．２μｍの厚さに堆積してヒ素イオンをイ
オン注入した後パターニングして活性ベース領域１３上
に接続するエミッタ電極１７を形成する。次に、熱処理
してエミッタ電極１７に含まれるヒ素を活性ベース領域
１３の表面に拡散してＮ+ 型エミッタ領域１６を形成す
る。
スを用いた異方性ドライエッチングにより酸化シリコン
膜１２をエッチングし開孔部９の側壁にのみ酸化シリコ
ン膜１２を残して他の領域の酸化シリコン膜１２を除去
し、活性ベース領域１３の表面を露出させる。ここで、
酸化シリコン膜１２とエピタキシャル層４とのエッチン
グ選択比を１０：１程度にすることができるため、エピ
タキシャル層４の表面に殆んど損傷を与えることなく酸
化シリコン膜１２を除去できると共に開孔部９の側壁に
残した酸化シリコン膜１２をエミッタ・ベース間の分離
用絶縁膜とする。次に、開孔部９を含む表面に多結晶シ
リコン膜を０．２μｍの厚さに堆積してヒ素イオンをイ
オン注入した後パターニングして活性ベース領域１３上
に接続するエミッタ電極１７を形成する。次に、熱処理
してエミッタ電極１７に含まれるヒ素を活性ベース領域
１３の表面に拡散してＮ+ 型エミッタ領域１６を形成す
る。
【００１８】図２（ａ），（ｂ）は本発明の第２の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００１９】図２（ａ）に示すように、Ｐ型シリコン基
板１の上にＮ型エピタキシャル層４を成長させた後、エ
ピタキシャル層４の表面を選択酸化してＰ型シリコン基
板１に達する素子分離酸化膜５を形成して素子形成領域
を区画し、素子形成領域を含む表面に酸化シリコン膜６
を堆積する。次に酸化シリコン膜６の上に多結晶シリコ
ン膜を堆積してホウ素イオンをイオン注入しパターニン
グし、この多結晶シリコン膜を含む表面に窒素シリコン
膜８を堆積する。次に、窒化シリコン膜８及び多結晶シ
リコン膜を選択的に順次異方性ドライエッチングして開
孔部９を設けると共に多結晶シリコン膜を分割してソー
ス引出電極２０及びドレイン引出電極２１を形成する。
次に、酸化シリコン膜６を等方性エッチングしてソース
引出電極２０及びドレイン引出電極２１の下面にアンダ
ーカット部を設ける。次に、ＣＶＤ法により開孔部９を
含む表面に多結晶シリコン膜１１を堆積してアンダーカ
ット部内を充填する。
板１の上にＮ型エピタキシャル層４を成長させた後、エ
ピタキシャル層４の表面を選択酸化してＰ型シリコン基
板１に達する素子分離酸化膜５を形成して素子形成領域
を区画し、素子形成領域を含む表面に酸化シリコン膜６
を堆積する。次に酸化シリコン膜６の上に多結晶シリコ
ン膜を堆積してホウ素イオンをイオン注入しパターニン
グし、この多結晶シリコン膜を含む表面に窒素シリコン
膜８を堆積する。次に、窒化シリコン膜８及び多結晶シ
リコン膜を選択的に順次異方性ドライエッチングして開
孔部９を設けると共に多結晶シリコン膜を分割してソー
ス引出電極２０及びドレイン引出電極２１を形成する。
次に、酸化シリコン膜６を等方性エッチングしてソース
引出電極２０及びドレイン引出電極２１の下面にアンダ
ーカット部を設ける。次に、ＣＶＤ法により開孔部９を
含む表面に多結晶シリコン膜１１を堆積してアンダーカ
ット部内を充填する。
【００２０】次に、多結晶シリコン膜１１を熱酸化して
酸化シリコン膜１２を形成すると同時にソース及び引出
電極２０，２１に含まれるホウ素をアンダーカット部に
埋込まれた多結晶シリコン膜１１を介してエピタキシャ
ル層４の表面に拡散しＰ++型の第１のソース領域２２及
び第１のドレイン領域２３を形成する。このとき、多結
晶シリコン膜１１の酸化の初期に第１のソース及びドレ
イン電極２０，２１から開孔部９の側壁の多結晶シリコ
ン膜１１に拡散されたホウ素が多結晶シリコン膜１１直
下のエピタキシャル層４の表面に拡散し、ソース及びド
レイン領域２２，２３に接続してＰ+ 型の第２のソース
領域２２ａ，及び第２のドレイン領域２３ａを形成し、
ＬＤＤ構造を構成する。
酸化シリコン膜１２を形成すると同時にソース及び引出
電極２０，２１に含まれるホウ素をアンダーカット部に
埋込まれた多結晶シリコン膜１１を介してエピタキシャ
ル層４の表面に拡散しＰ++型の第１のソース領域２２及
び第１のドレイン領域２３を形成する。このとき、多結
晶シリコン膜１１の酸化の初期に第１のソース及びドレ
イン電極２０，２１から開孔部９の側壁の多結晶シリコ
ン膜１１に拡散されたホウ素が多結晶シリコン膜１１直
下のエピタキシャル層４の表面に拡散し、ソース及びド
レイン領域２２，２３に接続してＰ+ 型の第２のソース
領域２２ａ，及び第２のドレイン領域２３ａを形成し、
ＬＤＤ構造を構成する。
【００２１】次に、図２（ｂ）に示すように、ＣＦ4 ガ
スを用いた異方性ドライエッチングにより酸化シリコン
膜１２をエッチバックして開孔部９の側壁にのみ酸化シ
リコン膜１２を残してエピタキシャリ層４の表面を露出
させる。次に、エピタキシャル層４の表面を９００℃，
３分間で熱酸化処理してゲート酸化膜２４を形成する。
次に、開孔部９を含む表面に多結晶シリコン膜を堆積し
てヒ素イオンをイオン注入した後パターニングしてゲー
ト電極２５を形成し、ＭＯＳ型ＦＥＴを構成する。
スを用いた異方性ドライエッチングにより酸化シリコン
膜１２をエッチバックして開孔部９の側壁にのみ酸化シ
リコン膜１２を残してエピタキシャリ層４の表面を露出
させる。次に、エピタキシャル層４の表面を９００℃，
３分間で熱酸化処理してゲート酸化膜２４を形成する。
次に、開孔部９を含む表面に多結晶シリコン膜を堆積し
てヒ素イオンをイオン注入した後パターニングしてゲー
ト電極２５を形成し、ＭＯＳ型ＦＥＴを構成する。
【００２２】この第２の実施例によるＭＯＳ型ＦＥＴは
ソース及びドレイン領域２２，２３とその間に形成され
るゲート電極２５の各々が自己整合的に形成されるため
素子の微細化が可能であり高集積化が図れる。
ソース及びドレイン領域２２，２３とその間に形成され
るゲート電極２５の各々が自己整合的に形成されるため
素子の微細化が可能であり高集積化が図れる。
【００２３】また、第１の実施例と工程の大部分を共有
化することが出来、第１の実施例と組合せたバイホーラ
ーＭＯＳ混載の半導体装置を容易に実現することができ
るという利点がある。
化することが出来、第１の実施例と組合せたバイホーラ
ーＭＯＳ混載の半導体装置を容易に実現することができ
るという利点がある。
【００２４】
【発明の効果】以上説明したように本発明は、ベース引
き出し電極と、外部ベース領域を接続するための多結晶
シリコン膜を形成し、イオン注入法により不純物を導入
した後酸化して酸化膜を形成し除去することにより、活
性ベース領域表面の損傷を防止することができ、バイポ
ーラトランジスタの電気的特性を向上することができ
る。また、この酸化工程においてイオン注入法で多結晶
シリコン膜へ導入された不純物を拡散し活性ベース領域
を形成するため工程を簡略化できるとともに、安定的に
信頼性の高いトランジスタを提供することが出来るとい
う効果を有する。
き出し電極と、外部ベース領域を接続するための多結晶
シリコン膜を形成し、イオン注入法により不純物を導入
した後酸化して酸化膜を形成し除去することにより、活
性ベース領域表面の損傷を防止することができ、バイポ
ーラトランジスタの電気的特性を向上することができ
る。また、この酸化工程においてイオン注入法で多結晶
シリコン膜へ導入された不純物を拡散し活性ベース領域
を形成するため工程を簡略化できるとともに、安定的に
信頼性の高いトランジスタを提供することが出来るとい
う効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図２】本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図３】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
【図４】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
１ Ｐ型シリコン基板 ２ Ｎ+ 型埋込層 ３ Ｐ+ 型埋込層 ４ Ｎ型エピタキシャル層 ５ 素子分離膜 ６，１２ 酸化シリコン膜 ７，１１ 多結晶シリコン膜 ８ 窒化シリコン膜 ９ 開孔部 １０ アンダーカット部 １３ 活性ベース領域 １４ 外部ベース領域 １５ リンクベース領域 １６ エミッタ領域 １７ エミッタ電極 １９ ＢＳＧ膜 ２０ ソース電極 ２１ ドレイン電極 ２２，２２ａ ソース領域 ２３，２３ａ ドレイン領域 ２４ ゲート酸化膜 ２５ ゲート電極
Claims (2)
- 【請求項１】 一導電型半導体基板上に逆導電型のエピ
タキシャル層を形成し前記エピタキシャル層に半導体基
板に達する素子分離層を設けて素子形成領域を区画する
工程と、前記素子形成領域を含む表面に第１の絶縁膜及
び一導電型不純物を含み且つパターニングした第１の多
結晶シリコン膜並びに前記第１の絶縁膜に対してエッチ
ング選択性を有する第２の絶縁膜を順次積層して設ける
工程と、前記素子形成領域上の前記第２の絶縁膜及び第
１の多結晶シリコン膜を選択的に順次異方性エッチング
して開孔部を設ける工程と、前記開孔部の前記第１の絶
縁膜を等方性エッチングして前記エピタキシャル層の表
面を露出させると共に前記第１の多結晶シリコン膜の下
部にアンダーカット部を設ける工程と、ＣＶＤ法により
前記開孔部を含む表面に第２の多結晶シリコン膜を堆積
して前記アンダーカット部を充填する工程と、イオン注
入により前記アンダーカット部以外の前記第２の多結晶
シリコン膜に一導電型不純物を導入する工程と、前記ア
ンダーカット部以外の第２の多結晶シリコン膜を熱酸化
すると同時に第２の多結晶シリコン膜中の不純物を前記
エピタキシャル層の表面に拡散して一導電型の活性ベー
ス領域を形成し且つ前記アンダーカット部の第２の多結
晶シリコン層を介して前記第１の多結晶シリコン膜の不
純物を前記エピタキシャル層の表面に拡散して一導電型
の外部ベース領域を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 一導電型半導体基板上に逆導電型のエピ
タキシャル層を形成し前記エピタキシャル層の表面を選
択酸化して素子形成領域を区画する素子分離層を設ける
工程と、前記素子形成領域を含む表面に第１の絶縁膜及
び一導電型不純物を含み且つパターニングした第１の多
結晶シリコン膜並びに前記第１の絶縁膜に対してエッチ
ング選択性を有する第２の絶縁膜を順次積層して設ける
工程と、前記素子形成領域上の前記第２の絶縁膜及び第
１の多結晶シリコン膜を選択的に順次異方性エッチング
して開孔部を設けると共に前記第１の多結晶シリコン膜
を分割する工程と、前記開孔部の前記第１の絶縁膜を等
方性エッチングして前記エピタキシャル層の表面を露出
させると共に前記第１の多結晶シリコン膜の下部にアン
ダーカット部を設ける工程と、ＣＶＤ法により前記開孔
部を含む表面に第２の多結晶シリコン膜を堆積して前記
アンダーカット部を充填する工程と、前記アンダーカッ
ト部以外の第２の多結晶シリコン膜を熱酸化して酸化シ
リコン膜を形成すると同時に前記アンダーカット部以外
の第２の多結晶シリコン膜を介して前記第１の多結晶シ
リコン膜の不純物を前記エピタキシャル層の表面に拡散
して一導電型の拡散層を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214886A JPH0555240A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214886A JPH0555240A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555240A true JPH0555240A (ja) | 1993-03-05 |
Family
ID=16663195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214886A Pending JPH0555240A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307347A (ja) * | 1994-05-12 | 1995-11-21 | Nec Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-08-27 JP JP3214886A patent/JPH0555240A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307347A (ja) * | 1994-05-12 | 1995-11-21 | Nec Corp | 半導体装置およびその製造方法 |
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