JPH05211159A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05211159A JPH05211159A JP1354392A JP1354392A JPH05211159A JP H05211159 A JPH05211159 A JP H05211159A JP 1354392 A JP1354392 A JP 1354392A JP 1354392 A JP1354392 A JP 1354392A JP H05211159 A JPH05211159 A JP H05211159A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductivity type
- base region
- region
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】トランジスタの高速化のためにベース領域にお
ける不純物濃度を上げてもエミッタ−ベース間耐圧の低
下を抑えたトランジスタを提供する。 【構成】ＢＳＧ膜８からＮ型エピタキシャル層３へホウ
素を拡散し活性ベース領域９を形成した後Ｈ2 −Ｏ2 雰
囲気中で８５０℃１０分の酸化工程を行う。次に、活性
ベース領域９の表面を露出させＮ型不純物を含んだ多結
晶シリコンを形成して、熱処理により多結晶シリコンか
らＮ型不純物を拡散してＮ型エミッタ領域１１を形成す
る。
ける不純物濃度を上げてもエミッタ−ベース間耐圧の低
下を抑えたトランジスタを提供する。 【構成】ＢＳＧ膜８からＮ型エピタキシャル層３へホウ
素を拡散し活性ベース領域９を形成した後Ｈ2 −Ｏ2 雰
囲気中で８５０℃１０分の酸化工程を行う。次に、活性
ベース領域９の表面を露出させＮ型不純物を含んだ多結
晶シリコンを形成して、熱処理により多結晶シリコンか
らＮ型不純物を拡散してＮ型エミッタ領域１１を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にバイポーラトランジスタのエミッタ−ベース
接合の形成方法に関する。
関し、特にバイポーラトランジスタのエミッタ−ベース
接合の形成方法に関する。
【０００２】
【従来の技術】シリコンバイポーラトランジスタでは、
素子の微細化による寄生容量の低減とベースの接合を浅
くすることにより素子の高速化をはかってきた。このた
めベース・コレクタ接合の空乏層が容易にベース領域を
おおいエミッタ領域に達してパンチスルーを生じるた
め、コレクタ−エミッタ間の耐圧低下が生じていた。こ
の耐圧低下を抑えるためベース不純物濃度を高濃度化し
て防いでいた。
素子の微細化による寄生容量の低減とベースの接合を浅
くすることにより素子の高速化をはかってきた。このた
めベース・コレクタ接合の空乏層が容易にベース領域を
おおいエミッタ領域に達してパンチスルーを生じるた
め、コレクタ−エミッタ間の耐圧低下が生じていた。こ
の耐圧低下を抑えるためベース不純物濃度を高濃度化し
て防いでいた。
【０００３】従来、ベースの形成方法には１００ｎｍ以
下のベース層を形成するために個体不純物ソースからの
拡散を用いている。
下のベース層を形成するために個体不純物ソースからの
拡散を用いている。
【０００４】図５は、従来の半導体装置の製造方法の一
例を説明するための工程順に示した半導体チップの断面
図である。まず、図５（ａ）に示すように、Ｐ型半導体
基板１上にコレクタ電極となるＮ型埋込層２を選択的に
形成し、Ｎ型埋込層２を含む表面上にＮ型エピタキシャ
ル層３を１．０μｍの厚さに成長させる。次に、Ｎ型エ
ピタキシャル層３の表面を選択酸化してＰ型半導体基板
１に達する素子分離酸化膜４を形成して素子形成領域を
区画する。次に、多結晶シリコン膜５を０．２μｍの厚
さに堆積してホウ素イオンを注入してベース引出し電極
形成のためにパターニングし、多結晶シリコン膜５を含
む表面に窒化シリコン膜６を０．１μｍの厚さに堆積す
る。
例を説明するための工程順に示した半導体チップの断面
図である。まず、図５（ａ）に示すように、Ｐ型半導体
基板１上にコレクタ電極となるＮ型埋込層２を選択的に
形成し、Ｎ型埋込層２を含む表面上にＮ型エピタキシャ
ル層３を１．０μｍの厚さに成長させる。次に、Ｎ型エ
ピタキシャル層３の表面を選択酸化してＰ型半導体基板
１に達する素子分離酸化膜４を形成して素子形成領域を
区画する。次に、多結晶シリコン膜５を０．２μｍの厚
さに堆積してホウ素イオンを注入してベース引出し電極
形成のためにパターニングし、多結晶シリコン膜５を含
む表面に窒化シリコン膜６を０．１μｍの厚さに堆積す
る。
【０００５】次に、図５（ｂ）に示すように、素子形成
領域上の窒化シリコン膜６及び多結晶シリコン膜５を選
択的に順次異方性ドライエッチングして、開口部７を設
ける。次に、開口部７を含む表面上にＣＶＤ法により４
ｍｏｌ％のＢ2 Ｏ3 を含む酸化シリコン膜（以下ＢＳＧ
膜と記す）８を堆積する。次に、タングステンハロゲン
ランプを用いた急速アニール装置により窒素雰囲気中で
１０００℃２０秒の熱処理を施しＮ型エピタキシャル層
３の表面にホウ素を拡散してＰ- 型の活性ベース領域９
を形成すると同時に多結晶シリコン層５に含まれるホウ
素をＮ型エピタキシャル層３の表面に拡散して活性ベー
ス領域９に接続するＰ++型の外部ベース領域１０を形成
する。
領域上の窒化シリコン膜６及び多結晶シリコン膜５を選
択的に順次異方性ドライエッチングして、開口部７を設
ける。次に、開口部７を含む表面上にＣＶＤ法により４
ｍｏｌ％のＢ2 Ｏ3 を含む酸化シリコン膜（以下ＢＳＧ
膜と記す）８を堆積する。次に、タングステンハロゲン
ランプを用いた急速アニール装置により窒素雰囲気中で
１０００℃２０秒の熱処理を施しＮ型エピタキシャル層
３の表面にホウ素を拡散してＰ- 型の活性ベース領域９
を形成すると同時に多結晶シリコン層５に含まれるホウ
素をＮ型エピタキシャル層３の表面に拡散して活性ベー
ス領域９に接続するＰ++型の外部ベース領域１０を形成
する。
【０００６】次に、図５（ｃ）に示すように、異方性エ
ッチングによりＢＳＧ膜８をエッチバックし、開口部７
の側壁のみにＢＳＧ膜８を残して他のＢＳＧ膜８を除去
し活性ベース領域９の表面を露出させる。次に、開口部
７を含む表面に多結晶シリコン膜を０．２μｍの厚さに
堆積した後ヒ素をドーズ量１×１０16ｃｍ-2でイオン注
入する。次に、ベースの拡散と同様にタングステンハロ
ゲンランプを用いた急速アニール装置により窒素雰囲気
中で１０００℃２０秒の熱処理を施し前記多結晶シリコ
ン膜に含まれるヒ素を活性ベース領域９の表面に拡散し
てＮ型エミッタ領域１１を形成する。次に、前記多結晶
シリコン膜をパターニングしエミッタ電極１２を形成す
る。
ッチングによりＢＳＧ膜８をエッチバックし、開口部７
の側壁のみにＢＳＧ膜８を残して他のＢＳＧ膜８を除去
し活性ベース領域９の表面を露出させる。次に、開口部
７を含む表面に多結晶シリコン膜を０．２μｍの厚さに
堆積した後ヒ素をドーズ量１×１０16ｃｍ-2でイオン注
入する。次に、ベースの拡散と同様にタングステンハロ
ゲンランプを用いた急速アニール装置により窒素雰囲気
中で１０００℃２０秒の熱処理を施し前記多結晶シリコ
ン膜に含まれるヒ素を活性ベース領域９の表面に拡散し
てＮ型エミッタ領域１１を形成する。次に、前記多結晶
シリコン膜をパターニングしエミッタ電極１２を形成す
る。
【０００７】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法で作成したトランジスタの２次イオン質量分
析の結果を図６に示す。ＢＳＧ膜８より拡散されたホウ
素濃度のピークは２×１０19ｃｍ-3、エミッタ電極より
拡散されたヒ素濃度のピークは５×１０19ｃｍ-3となっ
ており、いずれも表面近傍に位置している。したがっ
て、エミッタ−ベース間の耐圧はエミッタ領域表面に位
置するベースのピーク濃度で決まり、１Ｖ程度になり、
より高い耐圧性能を備えた素子の製造は困難であった。
また、その耐圧を決める接合が電気的に不安定なシリコ
ン表面にできてしまうため、素子機能の安定性が低下す
る。
の製造方法で作成したトランジスタの２次イオン質量分
析の結果を図６に示す。ＢＳＧ膜８より拡散されたホウ
素濃度のピークは２×１０19ｃｍ-3、エミッタ電極より
拡散されたヒ素濃度のピークは５×１０19ｃｍ-3となっ
ており、いずれも表面近傍に位置している。したがっ
て、エミッタ−ベース間の耐圧はエミッタ領域表面に位
置するベースのピーク濃度で決まり、１Ｖ程度になり、
より高い耐圧性能を備えた素子の製造は困難であった。
また、その耐圧を決める接合が電気的に不安定なシリコ
ン表面にできてしまうため、素子機能の安定性が低下す
る。
【０００８】
【課題を解決するための手段】本発明によれば、一導電
型半導体基板上に逆導電型の半導体層を形成しこの半導
体層に半導体基板に達する素子分離層を設けて素子形成
領域を区画する工程と、素子形成領域を含む表面に第１
の絶縁膜を設ける工程と、逆導電型の半導体層を露出さ
せた開口部を設ける工程と、この開口部を含む表面に一
導電型不純物を含む第２の絶縁膜または導電膜を設ける
工程と、熱処理により第２の絶縁膜または導電膜から逆
導電型の半導体層の表面に不純物拡散し一導電型ベース
領域を形成する工程と、一導電型ベース領域の表面不純
物濃度を下げる工程と、第１の絶縁膜に設けた開口部に
おいて一導電型ベース領域の表面を露出させる工程とこ
の一導電型ベース領域の露出した表面から逆導電型不純
物を導入しエミッタ領域を形成する工程とを含む半導体
装置の製造方法を得る。
型半導体基板上に逆導電型の半導体層を形成しこの半導
体層に半導体基板に達する素子分離層を設けて素子形成
領域を区画する工程と、素子形成領域を含む表面に第１
の絶縁膜を設ける工程と、逆導電型の半導体層を露出さ
せた開口部を設ける工程と、この開口部を含む表面に一
導電型不純物を含む第２の絶縁膜または導電膜を設ける
工程と、熱処理により第２の絶縁膜または導電膜から逆
導電型の半導体層の表面に不純物拡散し一導電型ベース
領域を形成する工程と、一導電型ベース領域の表面不純
物濃度を下げる工程と、第１の絶縁膜に設けた開口部に
おいて一導電型ベース領域の表面を露出させる工程とこ
の一導電型ベース領域の露出した表面から逆導電型不純
物を導入しエミッタ領域を形成する工程とを含む半導体
装置の製造方法を得る。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を工程順に示した半導
体チップの断面図である まず、図１（ａ）に示すように、Ｐ型半導体基板１上に
コレクタ電極となるＮ型埋込層２を選択的に形成し、Ｎ
型埋込層２を含む表面上にＮ型エピタキシャル層３を
１．０μｍの厚さに成長させる。次に、Ｎ型エピタキシ
ャル層３の表面を選択酸化してＰ型半導体基板１に達す
る素子分離酸化膜４を形成して素子形成領域を区画す
る。次に、多結晶シリコン膜５を０．２μｍの厚さに堆
積してホウ素イオンを注入してベース引出し電極形成の
ためにパターニングし、多結晶シリコン膜５を含む表面
に窒化シリコン膜６を０．１μｍの厚さに堆積する。
る。図１は本発明の第１の実施例を工程順に示した半導
体チップの断面図である まず、図１（ａ）に示すように、Ｐ型半導体基板１上に
コレクタ電極となるＮ型埋込層２を選択的に形成し、Ｎ
型埋込層２を含む表面上にＮ型エピタキシャル層３を
１．０μｍの厚さに成長させる。次に、Ｎ型エピタキシ
ャル層３の表面を選択酸化してＰ型半導体基板１に達す
る素子分離酸化膜４を形成して素子形成領域を区画す
る。次に、多結晶シリコン膜５を０．２μｍの厚さに堆
積してホウ素イオンを注入してベース引出し電極形成の
ためにパターニングし、多結晶シリコン膜５を含む表面
に窒化シリコン膜６を０．１μｍの厚さに堆積する。
【００１０】次に、図１（ｂ）に示すように、素子形成
領域上の窒化シリコン膜６及び多結晶シリコン膜５を選
択的に順次異方性ドライエッチングにて、開口部７を設
ける。次に、開口部７を含む表面上にＣＶＤ法によりホ
ウ素を含む酸化シリコン膜（以下ＢＳＧ膜と記す）８を
堆積する。次に、タングステンハロゲンランプを用いた
急速アニール装置により窒素雰囲気中で１０００℃２０
秒の熱処理を施しＮ型エピタキシャル層３の表面にホウ
素を拡散してＰ- 型の活性ベース領域９を形成すると同
時に多結晶シリコン膜５に含まれるホウ素をＮ型エピタ
キシャル層３の表面に拡散して活性ベース領域９に接続
するＰ++型の外部ベース領域１０を形成する。次に、Ｈ
2 −Ｏ2 雰囲気で８５０℃１０分の酸化を行う。この酸
化工程により、シリコン−ＢＳＧ界面では、不純物の再
分布が生じて表面のホウ素をＢＳＧ膜中に取り込み表面
濃度を下げることが出来る。
領域上の窒化シリコン膜６及び多結晶シリコン膜５を選
択的に順次異方性ドライエッチングにて、開口部７を設
ける。次に、開口部７を含む表面上にＣＶＤ法によりホ
ウ素を含む酸化シリコン膜（以下ＢＳＧ膜と記す）８を
堆積する。次に、タングステンハロゲンランプを用いた
急速アニール装置により窒素雰囲気中で１０００℃２０
秒の熱処理を施しＮ型エピタキシャル層３の表面にホウ
素を拡散してＰ- 型の活性ベース領域９を形成すると同
時に多結晶シリコン膜５に含まれるホウ素をＮ型エピタ
キシャル層３の表面に拡散して活性ベース領域９に接続
するＰ++型の外部ベース領域１０を形成する。次に、Ｈ
2 −Ｏ2 雰囲気で８５０℃１０分の酸化を行う。この酸
化工程により、シリコン−ＢＳＧ界面では、不純物の再
分布が生じて表面のホウ素をＢＳＧ膜中に取り込み表面
濃度を下げることが出来る。
【００１１】次に、図１（ｃ）に示すように、異方性エ
ッチングによりＢＳＧ膜８をエッチバックし、開口部７
の側壁のみにＢＳＧ膜８を残して他のＢＳＧ膜８を除去
し活性ベース領域９の表面を露出させる。次に、開口部
７を含む表面に多結晶シリコン膜を０．２μｍの厚さに
堆積した後ヒ素をドーズ量１×１０16ｃｍ-2でイオン注
入する。次に、ベースの拡散と同様にタングステンハロ
ゲンランプを用いた急速アニール装置により窒素雰囲気
中で１０００℃２０秒の熱処理を施し前記多結晶シリコ
ン膜に含まれるヒ素を活性ベース領域９の表面に拡散し
てＮ型エミッタ領域１１を形成する。次に、前記多結晶
シリコン膜をパターニングしエミッタ電極１２を形成す
る。
ッチングによりＢＳＧ膜８をエッチバックし、開口部７
の側壁のみにＢＳＧ膜８を残して他のＢＳＧ膜８を除去
し活性ベース領域９の表面を露出させる。次に、開口部
７を含む表面に多結晶シリコン膜を０．２μｍの厚さに
堆積した後ヒ素をドーズ量１×１０16ｃｍ-2でイオン注
入する。次に、ベースの拡散と同様にタングステンハロ
ゲンランプを用いた急速アニール装置により窒素雰囲気
中で１０００℃２０秒の熱処理を施し前記多結晶シリコ
ン膜に含まれるヒ素を活性ベース領域９の表面に拡散し
てＮ型エミッタ領域１１を形成する。次に、前記多結晶
シリコン膜をパターニングしエミッタ電極１２を形成す
る。
【００１２】本実施例を用いて試作したトランジスタの
２次イオン質量分析の結果を図２に示す。ホウ素濃度の
ピークは２×１０18ｃｍ-3深さ３５ｎｍに位置し、表面
濃度は１×１０18ｃｍ-3となった。エミッタ−ベース間
耐圧はベース表面での不純物濃度の低下と不純物ピーク
濃度の低下で３．５Ｖとなった。その耐圧を決める接合
の位置は図３に示すようにＡ点からＢ点に移動し、深く
なった。
２次イオン質量分析の結果を図２に示す。ホウ素濃度の
ピークは２×１０18ｃｍ-3深さ３５ｎｍに位置し、表面
濃度は１×１０18ｃｍ-3となった。エミッタ−ベース間
耐圧はベース表面での不純物濃度の低下と不純物ピーク
濃度の低下で３．５Ｖとなった。その耐圧を決める接合
の位置は図３に示すようにＡ点からＢ点に移動し、深く
なった。
【００１３】図４は本発明の第２の実施例を工程順に示
した半導体チップの断面図である。
した半導体チップの断面図である。
【００１４】まず、図４（ａ）に示すように、第１の実
施例と同様にして、Ｐ型半導体基板１上にＮ型埋込層２
を、さらにＮ型エピタキシャル層３、素子分離酸化膜
４、多結晶シリコン膜５、窒化シリコ膜６を、形成す
る。
施例と同様にして、Ｐ型半導体基板１上にＮ型埋込層２
を、さらにＮ型エピタキシャル層３、素子分離酸化膜
４、多結晶シリコン膜５、窒化シリコ膜６を、形成す
る。
【００１５】次に、図４（ｂ）に示すように、第１の実
施例と同様の開口部７を設ける。次に開口部７を含む表
面上に多結晶シリコン膜１３を堆積してホウ素イオンを
注入し、タングステンハロゲンランプを用いた急速アニ
ール装置により窒素雰囲気中で１０００℃２０秒の熱処
理を施し、Ｎ型エピタキシャル層３の表面にホウ素を拡
散してＰ- 型の活性ベース領域９を形成すると同時に、
多結晶シリコン膜５に含まれるホウ素をＮ型エピタキシ
ャル層３の表面に拡散して活性ベース領域に接続するＰ
++型の外部ベース領域１０を形成する。次に異方性ドラ
イエッチングにより多結晶シリコン膜５をエッチバック
し、活性ベース領域９の表面を露出させる。次にＨ2 −
Ｏ2 雰囲気で８５０℃１０分間の酸化を行う。この酸化
工程により、シリコン−酸化シリコン界面では、不純物
の再分布が生じて、表面のホウ素を酸化シリコン膜中に
取り込み、表面濃度を下げることができる。
施例と同様の開口部７を設ける。次に開口部７を含む表
面上に多結晶シリコン膜１３を堆積してホウ素イオンを
注入し、タングステンハロゲンランプを用いた急速アニ
ール装置により窒素雰囲気中で１０００℃２０秒の熱処
理を施し、Ｎ型エピタキシャル層３の表面にホウ素を拡
散してＰ- 型の活性ベース領域９を形成すると同時に、
多結晶シリコン膜５に含まれるホウ素をＮ型エピタキシ
ャル層３の表面に拡散して活性ベース領域に接続するＰ
++型の外部ベース領域１０を形成する。次に異方性ドラ
イエッチングにより多結晶シリコン膜５をエッチバック
し、活性ベース領域９の表面を露出させる。次にＨ2 −
Ｏ2 雰囲気で８５０℃１０分間の酸化を行う。この酸化
工程により、シリコン−酸化シリコン界面では、不純物
の再分布が生じて、表面のホウ素を酸化シリコン膜中に
取り込み、表面濃度を下げることができる。
【００１６】次に、図４（ｃ）に示すように、窒化シリ
コン膜１４を堆積し、異方性エッチングにより窒化シリ
コン膜１４をエッチバックし、開口部７の側壁のみに窒
化シリコン膜１４を残して他の窒化シリコン膜１４を除
去し、活性ベース領域９の表面を露出させる。
コン膜１４を堆積し、異方性エッチングにより窒化シリ
コン膜１４をエッチバックし、開口部７の側壁のみに窒
化シリコン膜１４を残して他の窒化シリコン膜１４を除
去し、活性ベース領域９の表面を露出させる。
【００１７】次に、開口部７を含む表面に多結晶シリコ
ン膜を０．２μｍの厚さに堆積した後ヒ素をドーズ量１
×１０16ｃｍ-2でイオン注入する。次に、ベースの拡散
と同様にタングステンハロゲンランプを用いた急速アニ
ール装置により窒素雰囲気中で１０００℃２０秒の熱処
理を施し前記多結晶シリコン膜に含まれるヒ素を活性ベ
ース領域９の表面に拡散してＮ型エミッタ領域１１を形
成する。次に、前記多結晶シリコン膜をパターニングし
エミッタ電極１２を形成する。
ン膜を０．２μｍの厚さに堆積した後ヒ素をドーズ量１
×１０16ｃｍ-2でイオン注入する。次に、ベースの拡散
と同様にタングステンハロゲンランプを用いた急速アニ
ール装置により窒素雰囲気中で１０００℃２０秒の熱処
理を施し前記多結晶シリコン膜に含まれるヒ素を活性ベ
ース領域９の表面に拡散してＮ型エミッタ領域１１を形
成する。次に、前記多結晶シリコン膜をパターニングし
エミッタ電極１２を形成する。
【００１８】第２の実施例では、工程が増加するものの
ベース不純物の拡散ソースとして多結晶シリコン膜を用
いて、ホウ素をイオン注入により導入しているため、拡
散ソース中の不純物濃度コントロールが容易にできる。
ベース不純物の拡散ソースとして多結晶シリコン膜を用
いて、ホウ素をイオン注入により導入しているため、拡
散ソース中の不純物濃度コントロールが容易にできる。
【００１９】第１の実施例、第２の実施例ともに、拡散
ソース中の不純物濃度の調整、または酸化条件の調整に
より、ベース不純物濃度のピークをエミッタ領域内に設
けることができ、このときベース不純物プロファイルが
傾斜型となる。従って、トランジスタ動作時にはベース
内電界の効果によりベース内を通過する少数キャリアの
走行時間が短縮され、より高速なトランジスタ動作が可
能となる。
ソース中の不純物濃度の調整、または酸化条件の調整に
より、ベース不純物濃度のピークをエミッタ領域内に設
けることができ、このときベース不純物プロファイルが
傾斜型となる。従って、トランジスタ動作時にはベース
内電界の効果によりベース内を通過する少数キャリアの
走行時間が短縮され、より高速なトランジスタ動作が可
能となる。
【００２０】
【発明の効果】以上、説明したように本発明は、ベース
不純物を個体拡散により形成した後に酸化工程を行いベ
ース不純物の表面濃度を下げることにより、エミッタ−
ベース間耐圧を向上させることが出来る。またエミッタ
−ベース間耐圧を決める接合の位置がシリコン酸化膜に
接するシリコン表面近傍からベースの不純物ピーク濃度
が位置する部分まで深くなることから電気的に安定し、
素子の信頼性を高めることができるという効果を有す
る。
不純物を個体拡散により形成した後に酸化工程を行いベ
ース不純物の表面濃度を下げることにより、エミッタ−
ベース間耐圧を向上させることが出来る。またエミッタ
−ベース間耐圧を決める接合の位置がシリコン酸化膜に
接するシリコン表面近傍からベースの不純物ピーク濃度
が位置する部分まで深くなることから電気的に安定し、
素子の信頼性を高めることができるという効果を有す
る。
【図１】本発明の第１の実施例を説明するための工程断
面図。
面図。
【図２】本発明を用いて試作したトランジスタのエミッ
タ直下に於ける２次イオン質量分析結果。
タ直下に於ける２次イオン質量分析結果。
【図３】エミッタ部の縦断面図。
【図４】本発明の第２の実施例を説明するための工程断
面図。
面図。
【図５】従来技術を説明するための工程断面図。
【図６】従来技術を用いて試作したトランジスタのエミ
ッタ直下に於ける２次イオン質量分析結果である。
ッタ直下に於ける２次イオン質量分析結果である。
１ Ｐ型半導体基板 ２ Ｎ型埋込層 ３ Ｎ型エピタキシャル層 ４ 素子分離酸化膜 ５ 多結晶シリコン膜 ６ 窒化シリコン膜 ７ 開口部 ８ ＢＳＧ膜 ９ 活性ベース領域 １０ 外部ベース領域 １１ Ｎ型エミッタ領域 １２ エミッタ電極 １３ 多結晶シリコン膜 １４ 窒化シリコン膜
Claims (2)
- 【請求項１】 一導電型半導体基板上に逆導電型の半導
体層を形成する工程と、前記素子形成領域を含む表面に
第１の絶縁膜を設ける工程と、前記第１の絶縁膜に前記
逆導電型の半導体層を露出させた開口部を設ける工程
と、前記開口部を含む表面に一導電型不純物を含む第２
の絶縁膜または導電膜を設ける工程と、熱処理により前
記第２の絶縁膜または導電膜から前記半導体層の表面に
不純物拡散し一導電型ベース領域を形成する工程と、前
記一導電型ベース領域の表面の酸化により前記一導電型
ベース領域の表面不純物濃度を下げる工程と、前記開口
部において前記一導電型ベース領域の表面を露出させる
工程と、前記一導電型ベース領域の露出した表面から逆
導電型不純物を導入しエミッタ領域を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 特許請求の範囲第１項の半導体装置の製
造方法において、ベース不純物濃度のピークの位置をエ
ミッタ−ベース接合の深さより浅くすることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1354392A JPH05211159A (ja) | 1992-01-29 | 1992-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1354392A JPH05211159A (ja) | 1992-01-29 | 1992-01-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211159A true JPH05211159A (ja) | 1993-08-20 |
Family
ID=11836074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1354392A Withdrawn JPH05211159A (ja) | 1992-01-29 | 1992-01-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211159A (ja) |
-
1992
- 1992-01-29 JP JP1354392A patent/JPH05211159A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0233202B1 (en) | Fabricating a semiconductor device with buried oxide | |
| JPH0812865B2 (ja) | バイポーラトランジスタとその製造方法 | |
| JPH0646638B2 (ja) | 縦型バイポーラ・トランジスタ及びその製造方法 | |
| US4969026A (en) | Mesa bipolar transistor with edge contacts | |
| US4979010A (en) | VLSI self-aligned bipolar transistor | |
| JP2501806B2 (ja) | 壁スペ−サを有するバイポ−ラ半導体装置の製造方法 | |
| KR20010021338A (ko) | 베이스 폭의 변화를 억제하기 위한 바이폴라 트랜지스터를형성하는 방법 | |
| US5358883A (en) | Lateral bipolar transistor | |
| JPS5947468B2 (ja) | バイポ−ラ・トランジスタの製造方法 | |
| JP3142336B2 (ja) | 半導体装置及びその製造方法 | |
| JPH02283028A (ja) | 半導体装置及びその製造方法 | |
| KR0172509B1 (ko) | 수평 구조의 바이폴라 트랜지스터 제조 방법 | |
| US6140196A (en) | Method of fabricating high power bipolar junction transistor | |
| JPH05211159A (ja) | 半導体装置の製造方法 | |
| EP0253538A2 (en) | A VLSI self-aligned bipolar transistor | |
| JP2842075B2 (ja) | 半導体装置の製造方法 | |
| JPH0713967B2 (ja) | 半導体装置の製造方法 | |
| JP2677258B2 (ja) | 半導体装置およびその製造方法 | |
| JP3317289B2 (ja) | 半導体装置の製造方法 | |
| JPH02304931A (ja) | 半導体装置及びその製造方法 | |
| JP2712889B2 (ja) | 半導体装置の製造方法 | |
| JP2836393B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0629304A (ja) | 半導体装置およびその製造方法 | |
| JPH034539A (ja) | 半導体装置及びその製造方法 | |
| JPH05235009A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |