JPH0713967B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0713967B2 JPH0713967B2 JP59050940A JP5094084A JPH0713967B2 JP H0713967 B2 JPH0713967 B2 JP H0713967B2 JP 59050940 A JP59050940 A JP 59050940A JP 5094084 A JP5094084 A JP 5094084A JP H0713967 B2 JPH0713967 B2 JP H0713967B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】 ［技術分野］ この発明は、半導体技術さらには半導体集積回路に適用
して特に有効な技術に関するもので、例えば半導体集積
回路におけるバイポーラトランジスタの形成に利用して
有効な技術に関する。
して特に有効な技術に関するもので、例えば半導体集積
回路におけるバイポーラトランジスタの形成に利用して
有効な技術に関する。
［背景技術］ バイポーラ集積回路において、半導体基板の一主面上に
形成される一般的な縦型トランジスタの構造にあって
は、べース電極の取り出しのため、トランジスタの特性
を直接決定するエミッタ領域下の真性べース領域の外側
に、大きな外部べース領域が形成されていた。そのた
め、この外部べース領域とコレクタ領域との間の接合容
量が大きくなり、これによってトランジスタの動作速度
が遅くされるという欠点があった。
形成される一般的な縦型トランジスタの構造にあって
は、べース電極の取り出しのため、トランジスタの特性
を直接決定するエミッタ領域下の真性べース領域の外側
に、大きな外部べース領域が形成されていた。そのた
め、この外部べース領域とコレクタ領域との間の接合容
量が大きくなり、これによってトランジスタの動作速度
が遅くされるという欠点があった。
そこで、第１図に示すように、べース電極引出し用のポ
リシリコン電極12aからの拡散によって外部べース領域1
0を形成することにより、外部べース領域10の面積を減
少させて接合容量を減らすとともに、外部べース領域10
と真性べース領域11とをそれぞれ別々の工程で最適の濃
度に設定して形成してやることによって、SST（スーパ
・セルフアライメント・トランジスタ）と呼ばれる高性
能のトランジスタを形成する技術が提案されている（サ
イエンス・フォーラム社発行「Japan Semiconductor Te
chnology News Vol.1,No.5」1982年10月）。
リシリコン電極12aからの拡散によって外部べース領域1
0を形成することにより、外部べース領域10の面積を減
少させて接合容量を減らすとともに、外部べース領域10
と真性べース領域11とをそれぞれ別々の工程で最適の濃
度に設定して形成してやることによって、SST（スーパ
・セルフアライメント・トランジスタ）と呼ばれる高性
能のトランジスタを形成する技術が提案されている（サ
イエンス・フォーラム社発行「Japan Semiconductor Te
chnology News Vol.1,No.5」1982年10月）。
ところが、第１図に示すSST構造のトランジスタにあっ
ては、外部べース領域10の方が真性べース領域11よりも
深くなるような構造にされている。そのため、真性べー
ス領域11に比べて外部べース領域10の方がコレクタ領域
となるN+埋込層２との境界に近くなる。一方、N+埋込層
２に近づくほどN+埋込層２からのわき上がりにより、Ｎ
型不純物濃度が高くなって空乏層の拡がりが小さくな
り、べース・コレクタ間の接合容量が大きくなってしま
う。従って、べース・コレクタ間の接合容量を減らしト
ランジスタの動作速度を速くするには、N-型エピタキシ
ャル層４の厚みを大きくして外部べース領域10が相対的
にあまり深くならないようにしてやる必要がある。
ては、外部べース領域10の方が真性べース領域11よりも
深くなるような構造にされている。そのため、真性べー
ス領域11に比べて外部べース領域10の方がコレクタ領域
となるN+埋込層２との境界に近くなる。一方、N+埋込層
２に近づくほどN+埋込層２からのわき上がりにより、Ｎ
型不純物濃度が高くなって空乏層の拡がりが小さくな
り、べース・コレクタ間の接合容量が大きくなってしま
う。従って、べース・コレクタ間の接合容量を減らしト
ランジスタの動作速度を速くするには、N-型エピタキシ
ャル層４の厚みを大きくして外部べース領域10が相対的
にあまり深くならないようにしてやる必要がある。
しかしながら、上記のようにエピタキシャル層４の厚み
を大きくすると、真性べース領域11からN+埋込層２まで
の距離が長くなり、トランジスタのfT（ゲインが１にな
るときの周波数）が低下してしまう。つまり、縦型トラ
ンジスタでは、動作電流が大きくなるに従って、真性べ
ース領域11がN+埋込層２に向かって拡がって行き、実質
的なべース幅が大きくなるという性質があるため、真性
べース領域11下のエピタキシャル層４が厚いほどべース
の拡がりが大きくなって実質的なべース幅が拡がってし
まうのである。
を大きくすると、真性べース領域11からN+埋込層２まで
の距離が長くなり、トランジスタのfT（ゲインが１にな
るときの周波数）が低下してしまう。つまり、縦型トラ
ンジスタでは、動作電流が大きくなるに従って、真性べ
ース領域11がN+埋込層２に向かって拡がって行き、実質
的なべース幅が大きくなるという性質があるため、真性
べース領域11下のエピタキシャル層４が厚いほどべース
の拡がりが大きくなって実質的なべース幅が拡がってし
まうのである。
その結果、第１図のSST構造では、エピタキシャル層４
を厚くして外部べース領域10を相対的に浅くし、これに
よってべース・コレクタ間の接合容量を減らしてトラン
ジスタの動作速度を向上させようとすると、真性べース
領域11の下のエピタキシャル層４が厚くなってfTが下が
ってしまう。また、エピタキシャル層４を薄くしてfTを
上げると、べース・コレクタ間の容量が増加してトラン
ジスタの動作速度が遅くなってしまうという問題点があ
ることが本発明者によって明らかにされた。
を厚くして外部べース領域10を相対的に浅くし、これに
よってべース・コレクタ間の接合容量を減らしてトラン
ジスタの動作速度を向上させようとすると、真性べース
領域11の下のエピタキシャル層４が厚くなってfTが下が
ってしまう。また、エピタキシャル層４を薄くしてfTを
上げると、べース・コレクタ間の容量が増加してトラン
ジスタの動作速度が遅くなってしまうという問題点があ
ることが本発明者によって明らかにされた。
［発明の目的］ この発明の目的は、例えばバイポーラ集積回路に適用し
た場合に、トランジスタの動作速度およびｆを共に向上
させることができるような半導体技術を提供することに
ある。
た場合に、トランジスタの動作速度およびｆを共に向上
させることができるような半導体技術を提供することに
ある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、半導体基板の主面上に形成されるエミッタ領
域の直下の真性べース領域となる拡散層の形成とは別の
工程でその外側に外部べース領域となる拡散層が形成さ
れてなるグラフトべース構造のバイポーラトランジスタ
において、外部べース領域内側の真性べース領域となる
部分の半導体基板主面を削り、この一段低くなった部分
に真性べース領域とエミッタ領域を形成することによっ
て、外部べース領域からコレクタ領域（N+埋込層）まで
の距離を長くし、かつ真性べース領域からコレクタ領域
までの距離を短くできるようにし、これによってべース
・コレクタ間の容量を減少させてトランジスタの動作速
度を向上させるとともに、動作電流によるべース幅の拡
がりを抑え、かつキャリアのコレクタ走行時間を短縮さ
せてトランジスタのfTを向上させるという上記目的を達
成するものである。
域の直下の真性べース領域となる拡散層の形成とは別の
工程でその外側に外部べース領域となる拡散層が形成さ
れてなるグラフトべース構造のバイポーラトランジスタ
において、外部べース領域内側の真性べース領域となる
部分の半導体基板主面を削り、この一段低くなった部分
に真性べース領域とエミッタ領域を形成することによっ
て、外部べース領域からコレクタ領域（N+埋込層）まで
の距離を長くし、かつ真性べース領域からコレクタ領域
までの距離を短くできるようにし、これによってべース
・コレクタ間の容量を減少させてトランジスタの動作速
度を向上させるとともに、動作電流によるべース幅の拡
がりを抑え、かつキャリアのコレクタ走行時間を短縮さ
せてトランジスタのfTを向上させるという上記目的を達
成するものである。
［実施例］ 第２図〜第７図は、本発明をバイポーラ集積回路におけ
るバイポーラトランジスタの構造に適用した場合の第１
の実施例を製造工程順に示したものである。
るバイポーラトランジスタの構造に適用した場合の第１
の実施例を製造工程順に示したものである。
この実施例では、特に制限されないが、公知のアイソプ
レーナ技術と同一の方法によって、先ずＰ型シリコンか
らなる半導体基板１上に酸化膜を形成してから、この酸
化膜の適当な位置に埋込み拡散用パターンの穴をあけ、
この酸化膜をマスクとしてひ素もしくはアンチモン等の
Ｎ型不純物を熱拡散して部分的にN+埋込層２を形成す
る。
レーナ技術と同一の方法によって、先ずＰ型シリコンか
らなる半導体基板１上に酸化膜を形成してから、この酸
化膜の適当な位置に埋込み拡散用パターンの穴をあけ、
この酸化膜をマスクとしてひ素もしくはアンチモン等の
Ｎ型不純物を熱拡散して部分的にN+埋込層２を形成す
る。
そして、上記酸化膜を除去してからチャンネルストッパ
用のP+型拡散層３を形成し、その上に気相成長法により
N-型エピタキシャル層４に成長させ、その表面に酸化膜
（SiO2）５と窒化膜（Si3N4）を形成する。その後、ホ
トエッチングにより上記酸化膜５と窒化膜を部分的に除
去し、これをマスクとして基板主面を少し削ってから熱
酸化を行なって、比較的厚い素子間分離用の酸化膜６を
形成した後、窒化膜を取り除く。
用のP+型拡散層３を形成し、その上に気相成長法により
N-型エピタキシャル層４に成長させ、その表面に酸化膜
（SiO2）５と窒化膜（Si3N4）を形成する。その後、ホ
トエッチングにより上記酸化膜５と窒化膜を部分的に除
去し、これをマスクとして基板主面を少し削ってから熱
酸化を行なって、比較的厚い素子間分離用の酸化膜６を
形成した後、窒化膜を取り除く。
それから、再び窒化膜等をマスクとしてコレクタ領域の
引き上げ口となる部分にリン等のＮ型不純物の選択熱拡
散処理を行なってN+型拡散層からなるコレクタ引上げ口
７を形成した後、窒化膜８を全面的にデポジションして
第２図の状態となる。
引き上げ口となる部分にリン等のＮ型不純物の選択熱拡
散処理を行なってN+型拡散層からなるコレクタ引上げ口
７を形成した後、窒化膜８を全面的にデポジションして
第２図の状態となる。
第２図の状態の後は、先ずホトエッチングにより外部べ
ース領域が形成されるべき部分の窒化膜８を除去して開
口部9a,9bを形成し、この窒化膜８をマスクとして基板
主面にBF2イオンを打ち込み拡散させて高濃度のP+型外
部べース領域10,10を形成する。
ース領域が形成されるべき部分の窒化膜８を除去して開
口部9a,9bを形成し、この窒化膜８をマスクとして基板
主面にBF2イオンを打ち込み拡散させて高濃度のP+型外
部べース領域10,10を形成する。
それから、CVD法（ケミカル・ベイパ・デポジション
法）等により、不純物がドープされたポリシリコン（多
結晶シリコン）を全面的に形成し、次にホトエッチング
により不用な部分のポリシリコンを除去して上記開口部
9a,9bの端から外側に延びるようなべース引出し用ポリ
シリコン電極12a,12aを形成する。しかる後、上記開口
部9a,9bの内側の酸化膜５をエッチングにより除去して
から、不純物のドープされていないポリシリコン12を全
面的にデポジションして第３図の状態となる。
法）等により、不純物がドープされたポリシリコン（多
結晶シリコン）を全面的に形成し、次にホトエッチング
により不用な部分のポリシリコンを除去して上記開口部
9a,9bの端から外側に延びるようなべース引出し用ポリ
シリコン電極12a,12aを形成する。しかる後、上記開口
部9a,9bの内側の酸化膜５をエッチングにより除去して
から、不純物のドープされていないポリシリコン12を全
面的にデポジションして第３図の状態となる。
それから、熱処理を施すことによって外部べース領域1
0,10内の不純物（ボロン）を、その上のノンドープ・ポ
リシリコン12内にわき上がらせる。このとき、熱処理時
間を適当に設定することにより、第３図に破線Ａで示す
ように、開口部9a,9bの内側へ向かってポリシリコン電
極12aから拡散して来る不純物の先端よりも外部べース
領域10から拡散して来る不純物の先端が先行している時
点で熱処理を中止する。すると、開口部9a,9bの間隔い
かんにかかわらず、常に開口部9a,9bの内側の端を基準
にして、そこから一定距離までボロンを拡散させること
ができる。
0,10内の不純物（ボロン）を、その上のノンドープ・ポ
リシリコン12内にわき上がらせる。このとき、熱処理時
間を適当に設定することにより、第３図に破線Ａで示す
ように、開口部9a,9bの内側へ向かってポリシリコン電
極12aから拡散して来る不純物の先端よりも外部べース
領域10から拡散して来る不純物の先端が先行している時
点で熱処理を中止する。すると、開口部9a,9bの間隔い
かんにかかわらず、常に開口部9a,9bの内側の端を基準
にして、そこから一定距離までボロンを拡散させること
ができる。
この状態で、ヒドラジン（NH2-NH2）のようなエッチン
グ液を用いて上記ポリシリコン12に対しエッチングを施
すと、ヒドラジンはボロンを含むポリシリコンに比べ、
ボロンを含まないポリシリコンを20〜100倍の速度でエ
ッチングすることができるため、第４図に示すように開
口部9a,9bの内側から一定距離だけ離れた位置より内側
の部分のポリシリコンが除去されて開口部13が形成され
るとともに、上記べース引出し用の一層目のポリシリコ
ン電極12aの外側のポリシリコンも除去され、ポリシリ
コン電極12aの上に２層目のべース引出し用電極12bがそ
れぞれ形成される。
グ液を用いて上記ポリシリコン12に対しエッチングを施
すと、ヒドラジンはボロンを含むポリシリコンに比べ、
ボロンを含まないポリシリコンを20〜100倍の速度でエ
ッチングすることができるため、第４図に示すように開
口部9a,9bの内側から一定距離だけ離れた位置より内側
の部分のポリシリコンが除去されて開口部13が形成され
るとともに、上記べース引出し用の一層目のポリシリコ
ン電極12aの外側のポリシリコンも除去され、ポリシリ
コン電極12aの上に２層目のべース引出し用電極12bがそ
れぞれ形成される。
第４図の状態の後は、先ず熱酸化によってポリシリコン
電極12bの表面を酸化させて酸化膜14を形成した後、こ
れをマスクとして開口部13の内側の基板主面上の窒化膜
８と酸化膜５をエッチングにより除去する。それから、
方向性ドライエッチングにより開口部13の内側に露出さ
れたエピタキシャル層４の表面を適当な深さまで削って
凹部15を形成する（第５図）。
電極12bの表面を酸化させて酸化膜14を形成した後、こ
れをマスクとして開口部13の内側の基板主面上の窒化膜
８と酸化膜５をエッチングにより除去する。それから、
方向性ドライエッチングにより開口部13の内側に露出さ
れたエピタキシャル層４の表面を適当な深さまで削って
凹部15を形成する（第５図）。
その後、再びポリシリコン16を全面的にデポジションし
てから、このポリシリコン16に先ずＰ型不純物を打ち込
んで拡散させ、真性ベース領域となるＰ型拡散層11を形
成する。それから、上記ポリシリコン16にひ素のような
Ｎ型不純物を打ち込んで拡散させて、真性べース領域11
の上にＮ型のエミッタ領域17を形成し、第６図の状態と
なる。
てから、このポリシリコン16に先ずＰ型不純物を打ち込
んで拡散させ、真性ベース領域となるＰ型拡散層11を形
成する。それから、上記ポリシリコン16にひ素のような
Ｎ型不純物を打ち込んで拡散させて、真性べース領域11
の上にＮ型のエミッタ領域17を形成し、第６図の状態と
なる。
上記の場合、開口部13の端は外部べース領域10,10から
の拡散距離すなわち不純物の拡散速度によって決まると
ともに、この開口部13を基準にして真性べース領域11お
よびエミッタ領域17の拡散が行なわれる。そのため、開
口部9a,9bと開口部13との間隔はプロセスの最小加工寸
法以下に精度良く設定させてやることができ、かつこれ
によって開口部13内のポリシリコン16からの拡散によっ
て真性べース領域11を形成したとき、真性べース領域11
と外部べース領域10とを確実に接合させることができ
る。しかも、真性べース領域11およびエミッタ領域17
は、開口部13内のポリシリコン16からの拡散によって形
成されるため、占有面積が小さくかつ浅く形成される。
そのため、トランジスタのスイッチング速度が速くされ
る。
の拡散距離すなわち不純物の拡散速度によって決まると
ともに、この開口部13を基準にして真性べース領域11お
よびエミッタ領域17の拡散が行なわれる。そのため、開
口部9a,9bと開口部13との間隔はプロセスの最小加工寸
法以下に精度良く設定させてやることができ、かつこれ
によって開口部13内のポリシリコン16からの拡散によっ
て真性べース領域11を形成したとき、真性べース領域11
と外部べース領域10とを確実に接合させることができ
る。しかも、真性べース領域11およびエミッタ領域17
は、開口部13内のポリシリコン16からの拡散によって形
成されるため、占有面積が小さくかつ浅く形成される。
そのため、トランジスタのスイッチング速度が速くされ
る。
第６図の状態の後は、ホトエッチングにより、ポリシリ
コン16の不用な部分を除去してエミッタ用ポリシリコン
電極16aを形成した後、その上にPSG膜（リン・ケイ酸ガ
ラス膜）のような層間絶縁膜18を全面的に形成してか
ら、べース，エミッタおよびコレクタの各コンタクトホ
ール19a〜19cを形成する。それから、層間絶縁膜18の上
にアルミニウムを蒸着させた後ホトエッチングを行なっ
てアルミ電極20a〜20cを形成して第７図の状態とされ
る。その後、アルミ電極20a〜20cの上に、ファイナルパ
ッシべーション膜が形成されて完成状態とされる。
コン16の不用な部分を除去してエミッタ用ポリシリコン
電極16aを形成した後、その上にPSG膜（リン・ケイ酸ガ
ラス膜）のような層間絶縁膜18を全面的に形成してか
ら、べース，エミッタおよびコレクタの各コンタクトホ
ール19a〜19cを形成する。それから、層間絶縁膜18の上
にアルミニウムを蒸着させた後ホトエッチングを行なっ
てアルミ電極20a〜20cを形成して第７図の状態とされ
る。その後、アルミ電極20a〜20cの上に、ファイナルパ
ッシべーション膜が形成されて完成状態とされる。
上記実施例のようなトランジスタ構造によれば、エミッ
タ領域17およびその下の真性べース領域11が形成される
部分が、他の部分の基板主面よりも一段低くなるように
されている。そのため、外部べース領域10とN+埋込層２
との間のエピタキシャル層４の厚みおよび真性べース領
域11とN+埋込層２との間のエピタキシャル層４の厚み
を、凹部15の深さを制御することにより各々独立に決め
てやることができる。
タ領域17およびその下の真性べース領域11が形成される
部分が、他の部分の基板主面よりも一段低くなるように
されている。そのため、外部べース領域10とN+埋込層２
との間のエピタキシャル層４の厚みおよび真性べース領
域11とN+埋込層２との間のエピタキシャル層４の厚み
を、凹部15の深さを制御することにより各々独立に決め
てやることができる。
その結果、エピタキシャル層４を比較的厚く形成してお
くことによって、外部べース領域10からエピタキシャル
層４とN+埋込層２との境界までの距離を大きくして、べ
ース・コレクタ間の寄生容量を減らすことができるとと
もに、外部べース領域10,10の内側の基板主面に形成さ
れる凹部15の深さを適当に設定することにより、真性べ
ース領域11からエピタキシャル層４とN+埋込層２との境
界までの距離を短くしてトランジスタのfT向上させるこ
とができる。
くことによって、外部べース領域10からエピタキシャル
層４とN+埋込層２との境界までの距離を大きくして、べ
ース・コレクタ間の寄生容量を減らすことができるとと
もに、外部べース領域10,10の内側の基板主面に形成さ
れる凹部15の深さを適当に設定することにより、真性べ
ース領域11からエピタキシャル層４とN+埋込層２との境
界までの距離を短くしてトランジスタのfT向上させるこ
とができる。
つまり、N+埋込層２から外部べース領域10までの高さが
高くなると、N+埋込層２からの不純物のわき上がりによ
るエピタキシャル層４内の濃度が表面から浅い位置ほど
薄くなるため、外部べース領域10と接するエピタキシャ
ル層４の濃度が下がり、空乏層が拡がり易くなって接合
容量が小さくなる。これによって、べース・コレクタ間
の寄生容量が減少されてトランジスタの動作速度が向上
されるのである。
高くなると、N+埋込層２からの不純物のわき上がりによ
るエピタキシャル層４内の濃度が表面から浅い位置ほど
薄くなるため、外部べース領域10と接するエピタキシャ
ル層４の濃度が下がり、空乏層が拡がり易くなって接合
容量が小さくなる。これによって、べース・コレクタ間
の寄生容量が減少されてトランジスタの動作速度が向上
されるのである。
また、真性べース領域11の位置が低くされ、N+埋込層２
からの高さが低くされたことにより、動作電流が大きく
なるに従って実質的なべース領域がN+埋込層２に向かっ
てエピタキシャル層４内を拡がって行っても、N+埋込層
２に達するとそれ以上拡がらなくなるため、電流増加に
伴なうべース幅の増大が抑えられ、トランジスタのfT向
上されるのである。
からの高さが低くされたことにより、動作電流が大きく
なるに従って実質的なべース領域がN+埋込層２に向かっ
てエピタキシャル層４内を拡がって行っても、N+埋込層
２に達するとそれ以上拡がらなくなるため、電流増加に
伴なうべース幅の増大が抑えられ、トランジスタのfT向
上されるのである。
さらに、エピタキシャル層を薄くすることにより、薄い
べース幅で顕著となるキャリアのコレクタ走行時間が短
縮され、高いfTが実現できる。
べース幅で顕著となるキャリアのコレクタ走行時間が短
縮され、高いfTが実現できる。
なお、上記実施例では、べース引出し用の電極としてポ
リシリコン電極12a,12bが用いられているが、一層目の
ポリシリコン電極12aは金属あるいははメタルシリサイ
ド等の導電層によって形成するようにしてもよい。
リシリコン電極12a,12bが用いられているが、一層目の
ポリシリコン電極12aは金属あるいははメタルシリサイ
ド等の導電層によって形成するようにしてもよい。
また、上記構造のトランジスタの製法は実施例に限定さ
れるものでなく、例えば凹部15の形成は方向性のドライ
エッチングでなく、ヒドラジンエッチングやウエットエ
ッチングであってもよい。
れるものでなく、例えば凹部15の形成は方向性のドライ
エッチングでなく、ヒドラジンエッチングやウエットエ
ッチングであってもよい。
さらに、上記実施例では、コレクタ引上げ口７の形成を
べース，エミッタの形成前に行なっているが、その形成
後に行なうようにしてもよい。また、コレクタ引上げ口
７にもポリシリコン電極を形成させるようにしてもよ
い。
べース，エミッタの形成前に行なっているが、その形成
後に行なうようにしてもよい。また、コレクタ引上げ口
７にもポリシリコン電極を形成させるようにしてもよ
い。
［効果］ グラフトべース構造のバイポーラトランジスタにおい
て、外部べース領域内側の真性べース領域となる部分の
半導体基板主面を削り、この一段低くなった部分に真性
べース領域とエミッタ領域を形成するようにしたので、
外部べース領域下のエピタキシャル層の厚みと、真性べ
ース領域下のエピタキシャル層の厚みを各々独立に最適
化することができるようになる。これによって外部べー
ス領域からコレクタ領域（N+埋込層）までの距離を長く
し、かつ真性べース領域からコレクタ領域までの距離を
短くできるという作用により、べース・コレクタ間の容
量が減少されてトランジスタ動作速度が向上されるとと
もに、動作電流によるべース幅の拡がり抑えられてトラ
ンジスタのfTが向上されるという効果がある。
て、外部べース領域内側の真性べース領域となる部分の
半導体基板主面を削り、この一段低くなった部分に真性
べース領域とエミッタ領域を形成するようにしたので、
外部べース領域下のエピタキシャル層の厚みと、真性べ
ース領域下のエピタキシャル層の厚みを各々独立に最適
化することができるようになる。これによって外部べー
ス領域からコレクタ領域（N+埋込層）までの距離を長く
し、かつ真性べース領域からコレクタ領域までの距離を
短くできるという作用により、べース・コレクタ間の容
量が減少されてトランジスタ動作速度が向上されるとと
もに、動作電流によるべース幅の拡がり抑えられてトラ
ンジスタのfTが向上されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
ポリシリコンからの拡散によってエミッタ領域と真性べ
ース領域が形成されているが、これらはイオン打込みに
よって形成することも可能である。また、そのようにし
た場合、エミッタ用ポリシリコン電極を省略するように
してもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
ポリシリコンからの拡散によってエミッタ領域と真性べ
ース領域が形成されているが、これらはイオン打込みに
よって形成することも可能である。また、そのようにし
た場合、エミッタ用ポリシリコン電極を省略するように
してもよい。
さらに、上記実施例ではアイソプレーナ技術によるフィ
ールド酸化膜によって素子間の分離が行われているが、
LOCOSあるいは基板主面に溝を掘って誘電体で埋めてな
るＵ溝分離領域等で分離されるようにされたものであっ
てもよい。
ールド酸化膜によって素子間の分離が行われているが、
LOCOSあるいは基板主面に溝を掘って誘電体で埋めてな
るＵ溝分離領域等で分離されるようにされたものであっ
てもよい。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ集積回路
におけるバイポーラトランジスタの形成技術に適用した
ものについて説明したが、それに限定されるものでな
く、例えばMOS集積回路におけるバイポーラトランジス
タの形成技術などにも利用できる。
をその背景となった利用分野であるバイポーラ集積回路
におけるバイポーラトランジスタの形成技術に適用した
ものについて説明したが、それに限定されるものでな
く、例えばMOS集積回路におけるバイポーラトランジス
タの形成技術などにも利用できる。
第１図は、従来の半導体集積回路装置におけるバイポー
ラトランジスタの構成例を示す断面図、 第２図〜第７図は、本発明をバイポーラ集積をバイポー
ラ集積回路に適用した場合の一実施例を製造工程順に示
した半導体基板の要部断面図である。 １……半導体基板、２……N+埋込層、３……チャンネル
ストッパ層、４……N-型エピタキシャル層、５……酸化
膜、６……分離用酸化膜、７……コレクタ引出し口、８
……窒化膜、9a,9b……開口部、10……外部べース領
域、11……真性べース領域、12……ポリシリコン、12a,
12b……べース引出し用電極（ポリシリコン電極）、13
……開口部、14……酸化膜、15……凹部、16……ポリシ
リコン、16a……エミッタ用ポリシリコン電極、17……
エミッタ領域、18……層間絶縁膜（PSG膜）、19a〜19c
……コンタクトホール、20a〜20c……アルミ電極。
ラトランジスタの構成例を示す断面図、 第２図〜第７図は、本発明をバイポーラ集積をバイポー
ラ集積回路に適用した場合の一実施例を製造工程順に示
した半導体基板の要部断面図である。 １……半導体基板、２……N+埋込層、３……チャンネル
ストッパ層、４……N-型エピタキシャル層、５……酸化
膜、６……分離用酸化膜、７……コレクタ引出し口、８
……窒化膜、9a,9b……開口部、10……外部べース領
域、11……真性べース領域、12……ポリシリコン、12a,
12b……べース引出し用電極（ポリシリコン電極）、13
……開口部、14……酸化膜、15……凹部、16……ポリシ
リコン、16a……エミッタ用ポリシリコン電極、17……
エミッタ領域、18……層間絶縁膜（PSG膜）、19a〜19c
……コンタクトホール、20a〜20c……アルミ電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (72)発明者 河路 幹規 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (56)参考文献 特開 昭56−30750（ＪＰ，Ａ) 昭和58年度電子通信学会総合全国大会予 稿集２−345，608 「超高速バイポーラＩ Ｃ技術：Ａ−ＳＳＴ」
Claims (1)
- 【請求項１】半導体基板主面に該半導体基板とは異なる
反対導電型の埋込層を形成し、エピタキシャル層を形成
し、該エピタキシャル層表面に第１酸化膜を形成し、上
記埋込層上に位置するエピタキシャル層上に部分的に窒
化膜を形成し、該窒化膜をマスクとして上記エピタキシ
ャル層を選択酸化して選択酸化膜を形成する工程と、上
記窒化膜を選択除去することによって第１開口部を形成
し、第１開口部を形成した窒化膜をマスクとして基板導
電型の不純物をイオン打込みすることによって上記エピ
タキシャル層表面に外部ベース領域を形成する工程とを
有する半導体装置の製造方法において、 上記第１開口部の端から外側に伸びるパターンとされた
不純物ドープの第１ポリシリコン層を上記選択酸化膜上
に選択的に形成し、次いで上記第１開口部において外部
ベース領域と接続する不純物をドープしていない第２ポ
リシリコン層を全面に形成する工程と、 上記外部ベース領域内の不純物を上記第１開口部内端か
ら外側に向かって所定距離に達するまで第２ポリシリコ
ン層にわき上がらせるとともに、上記第１ポリシリコン
層の不純物を第２ポリシリコン層にわき上がらせる工程
と、 不純物を含まないポリシリコンを選択的にエッチングす
るエッチング液を使用して、上記第２ポリシリコン層の
不純物のわき上がりが行なわれていない部分を選択的に
除去して第２開口部を形成し、次いで熱酸化によって上
記第２ポリシリコン層表面に第２酸化膜を形成する工程
と、 上記第２酸化膜が形成された第２ポリシリコン層をマス
クとしてエッチングによって上記窒化膜を除去し、次い
で方向性エッチングによって上記第２開口部内に露出し
た上記エピタキシャル層表面を所定深さまで除去する工
程と、 全面に第３ポリシリコン層を形成し、該第３ポリシリコ
ン層に基板導電型の不純物をイオン打込みし拡散させる
ことにより上記第２開口部のエピタキシャル層に上記第
２開口部から横方向に拡散させて外部ベース領域に接続
する真性ベース領域を形成し、次いで不純物の打込み及
び拡散によってエピタキシャル層表面に達するベース・
エミッタ接合の位置が第１開口部と第２開口部との間の
窒化膜下に位置する反対導電型のエミッタ領域を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050940A JPH0713967B2 (ja) | 1984-03-19 | 1984-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050940A JPH0713967B2 (ja) | 1984-03-19 | 1984-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60195968A JPS60195968A (ja) | 1985-10-04 |
| JPH0713967B2 true JPH0713967B2 (ja) | 1995-02-15 |
Family
ID=12872817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050940A Expired - Lifetime JPH0713967B2 (ja) | 1984-03-19 | 1984-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713967B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162472A (ja) * | 1994-12-02 | 1996-06-21 | Mitsubishi Electric Corp | バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法 |
| JPH08288299A (ja) * | 1995-04-20 | 1996-11-01 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| CN105409006B (zh) * | 2013-07-16 | 2019-02-19 | 松下知识产权经营株式会社 | 半导体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630750A (en) * | 1979-08-21 | 1981-03-27 | Nec Corp | Bipolar transistor and manufacture thereof |
-
1984
- 1984-03-19 JP JP59050940A patent/JPH0713967B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 昭和５８年度電子通信学会総合全国大会予稿集２−３４５，６０８「超高速バイポーラＩＣ技術：Ａ−ＳＳＴ」 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60195968A (ja) | 1985-10-04 |
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