KR950000139B1 - 바이폴라(Bipolar) 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

바이폴라(Bipolar) 트랜지스터 및 그 제조방법
제 1 도는 종래의 전형적인 바이폴라 트랜지스터의 횡단면도.
제 2 도는 종래의 자기정합(Self-align)된 바이폴라 트랜지스터의 횡단면도.
제 3 도의 (a)∼(f)는 본 발명에 따라서 제조되는 바이폴라 트랜지스터의 주요단계를 나타낸 단면도.
제 4 도는 (a), (b)는 본 발명 실시예 2를 설명하기 위한 단면도.
본 발명은 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로, 특히 에미터영역과 베이스영역이 자기정합(Self-align)되어 형성된 고속의 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 고속처리를 요하는 컴퓨터나 통신용기기등의 부품으로는 고속으로 동작하는 집적회로가 요구되어지며, 시스템자체의 구성이 복잡해짐에 따라 구성부품의 고 집적도도 동시에 요구되어지기 때문에 양호한 특성을 지닌 집적회로를 만들기 위해서는 집적회로를 구성하는 개별소자의 동작속도를 개선하고 또한 개별소자의 면적을 축소하는 것이 필연적으로 따르게 된다.
특히 바이폴라 트랜지스터에 있어서는 소자의 면적이 축소될수록 동작속도가 현저히 빨라지기 때문에 고속화, 고집적화를 동시에 만족시킬 수 있는 직접회로를 실현할 수 있게 되었다.
즉, 바이폴라 트랜지스터의 동작속도와 관계있는 캐리어의 주행시간(T.transit time)은,
T=+(CCB+CCS)RC
WB: 베이스 폭
DB: 베이스에서의 소수 캐리어의 확산계수
n : 베이스에서의 농도 파라미터
CCB: 컬렉터-베이스 접합용량
CCS: 컬렉터-기판 접합용량
RC: 컬렉터 직렬 저항
와 같이 근사적으로 나타낼 수 있다(Ref. 『Silicon Processing for the VLSI Era』. S. Wolf. VOL 2. 1990. P477). 따라서 바이폴라 트랜지스터에 있어서 캐리어의 주행시간(T)을 단축하기 위해서는 가능한 한 베이스 폭(WB)을 좁혀주고, 컬렉터저항(RC)을 최소화하며, 컬렉터-베이스간의 접합용량이나 컬렉터-기판간의 접합용량을 줄여주어야 한다.
컬렉터 저항을 감소시켜 주기 위한 시도로써, 컬렉터-베이스간의 접합용량(Junction Capacitance)을 유지시키고 항복전압에 견딜 수 있도록 저농도로 도핑된 에피택셜층을 컬렉터로 사용하며, 수평적으로 고전도성의 통로를 제공하기 위하여 에피택셜층 하부에 고농도를 도핑된 매몰층(Buried layer)을 형성시켜 주며, 컬렉터 접촉구 하부에 고농도로 이온주입된 싱커(Sinker)를 형성시켜 주는 방법이 일반적으로 사용되고 있다.
또한 접합분리된 바이폴라 트랜지스터에 있어서 에미터-베이서, 컬렉터-베이스, 컬렉터-기판간의 접합용량을 줄여주기 위하여, 디바이스의 측면 용량 성분을 감소시켜 줄 뿐만 아니라 디바이스의 면적을 축소시켜줄 수 있는 산화막 분리(Oxide isolation)과 트렌치 분리(Tranch isolation) 방법이 일반적으로 사용되기에 이르렀다.
제 1 도는 산화막 분리에 의한 종래의 전형적인 바이폴라 트랜지스터의 구조를 나타낸 횡단면도이다. npn 구조를 가지는 종래의 바이폴라 트랜지스터의 구조를 제 1 도를 참조하여 설명하면 다음과 같다.
P형 반도체기판(1)상에 n+형 매몰층(2)이 형성되어 있고, 그 위에 컬렉터영영인 n형인 에피택셜층(3)과 P형 베이스영역(4)이 형성되어 있고, 베이스영역(4)내에 n+형 에미터영역(7)에 형성되고 있고, 절연용 산화막(6)을 사이에 두고 에미터전극(8), 베이스전극(9), 컬렉터전극(10)이 각각 형성되어 있으며, 컬렉터전극(10) 하부에 n-형 컬렉터 접촉영역(5)이 형성되어 있다.
상기 전형적인 바이폴라 트랜지스터는 켈렉터전극에 이르는 직렬저항을 줄이기 위해 n형 에피택셜층(3), n+매몰층(2), n+형 컬렉터 접촉영역(5)을 형성시켜 주었으며, 디바이스의 기생용량을 줄이기 위해 산화막(6)으로 소자를 분리하여 주었지만, 에미터전극(8)과 베이스전극(9)간의 적절한 절연을 제공하기 위한 마스크 배열에 따라 베이스영역(4)이 에미터영역(7)보다 상당히 큰 면적을 차지하게 된다. 이것은 트랜지스터 동작에 필요한 베이스영역의 본래의 활성영역은 단지 에미터영역의 하부 부분이기 때문에, 베이스전극의 연결을 위해서 사용되는 외부 베이스영역의 면적이 클수록 베이스저항과 컬렉터-베이스간 접합용량이 증가되어 트랜지스터의 동작속도를 감소시킬 뿐더러 소자의 집적도를 가로막는 요인이 되는 것이다.
비록 종래의 전형적인 바이폴라 트랜지스터에 있어서, 에미터와 베이스의 전극폭을 최대한 줄여준다고 하더라도 리소그라피기술에 있어서 광학적 편차에 기인한 정렬 에러로 한계에 다다르게 되고, 또한 이온주입에 의한 베이스영역 형성시 베이스폭을 얇게 형성시키는 것이 극히 곤란하게 된다.
상기의 전형적인 바이폴라 트랜지스터의 문제점을 완화시키기 위해 제안된 것이 폴리실리콘은 이용한 자기정합적인 바이폴라 트랜지스터이다.
단결정기판과 직접 접촉하는 지역에서 불순물이 주입된 폴리실리콘으로부터 반도체기판으로 불순물이 열확산됨으로써 에미터가 형성되는 프랜지스터에 관하여 1979년 T.H.Ning 과 R.D.Isaac에 의하여 제안되었다(Ref. Tech. Dig. IEDM, 1979, P.473). 상기 보고서에 의하면 Al, Pd2Si 등 기존의 금속콘택트형태의 트랜지스터에 비해 폴리실리콘 에미터에 의한 트랜지스터가 그 전류이득(current gain)면에서 3∼7배 크게 되기 때문에 전류이득을 증가시키기 위하여 에미터영역에 불순물 농도를 무리하게 높여줌에 따라 발생되는 에미터-베이스간의 항복전압(Breakdown Voltage)의 감소와 접합용량의 증가를 방지할 수 있게 되었으며, 베이스영역의 불순물 농도도 완화시켜 펀치스루(punchthrough)의 발생없이 베이스 폭을 줄여 줄 수 있게 되었다. 이것은 바이폴라 트랜지스터의 동작속도를 매우 향상시키는 것이며, 이외에도 폴리실리콘 에미터의 사용은 이온주입법에 의해 발생되는 반도체기판의 데미지를 막아주기 때문에 결함에 의한 누설전류의 방지 효과도 높게 되는 것이다.
또한 베이스영역내에 에미터영역이 자기정합적으로 형성되어서 에미터-베이스간의 접합면적이 줄어들어 접합용량과 불필요한 베이스저항이 감소되어 트랜지스터의 동작속도가 개선된 바이폴라 트랜지스터가 1982년 T.Nakamura 등에 의해 제안(Ref. IEEE Trans.Electron Dev. Vol. ED-29. P596∼600)되었고, 이후 고속화, 고집적화를 위한 자기정합적인 바이폴라 트랜지스터의 대한 연구가 활발히 진행되어 왔다.
그 가운데 폴리실리콘과 외부 베이스영역의 접촉면적이 작게 형성된 바이폴라 트랜지스터를 자기정합적으로 제조하는 방법에 대하여 미합중국 특허번호 제 4,483,726 호에 개시된 내용을 첨부한 제 2 도를 참조하여 설명한다.
제 2 도의 부호 11은 P형 반도체기판이고, 12는 n+형 매몰층이고, 13은 n형 에피택셜층으로, 14는 산화막 분리영역을 나타낸다. 이후의 공정을 살펴보면, 절연산화막(15), P+형 폴리실리콘(16), Al2O3절연층(17)을 반도체기판 위에 형성시킨 후 활성화 영역을 형성하기 위하여 반응성 이온 식각법에 의하여 폴리실리콘층(16), Al2O3층(17)을 식각시키며, 절연산화막(15)은 화학적인 에칭에 의해 소정의 깊이까지 언더컷시킨다. 이어서 전면에 P+형 폴리실리콘을 적층하여 앞공정에서 형성된 폴리실리콘층(16)을 반도체기판(11)과 접촉되도록 연결시키고 반응성 이온 식각에 의해 에미터영역이 형성된 부분이 노출되도록 기타지역의 폴리실리콘을 제거한다. 이어서 노출된 반도체기판과 폴리실리콘층(16)의 측벽부분을 열산화시키며, 이때 폴리실리콘층(16)에 포함되어 있던 P+형 불순물이 반도체기판으로 확산되어 외부 베이스영역(19)이 형성된다. 이어서 CVD 법에 의해 전면에 산화막을 적층시킨 후 반응성 이온 식각법에 의해 에미터 접촉영역이 노출되도록 산화막을 식각하면 폴리실리콘층(16)의 측벽에만 산화막(21)이 남게된다. 이어서 P형 불순물을 이온주입하여 내부 베이스영역(18)을 형성시키며, n형 불순물을 이온주입하여 에미터영역(20)을 형성시키고, 폴리실리콘을 적층하여 에이터전극(22)를 형성시킨다.
상기 미합중국 특허번호 제 4,483,726 호에 의해 형성된 바이폴라 트랜지스터는 폴리실리콘(16)과 접촉되는 외부 베이스영역(19)의 면적이 감소함에 따라 동작속도의 개선 및 집적도의 향상을 꾀할 수 있으나, 제조공정 중 다음과 같은 문제점들이 노출하게 되었다.
첫째, 컬렉터영역인 n형 에피택셜층과 접촉되는 외부 베이스영역(19)의 바깥쪽 경계부분을 결정짓는 것이 절연산화막(15)의 언더컷 정도이기 때문에 그 조절이 곤란하고 유동적이어서 트랜지스터의 전기적 특성에 편차 유발 용인이 된다.
둘째, 에미터 접촉영역이 노출된 반도체기판과 폴리실리콘층(16)의 측벽부분을 열산화시키며 동시에 p+폴리실리콘층(16)에 의한 외부 베이스영역(19)을 형성시킬 때 과잉산화에 의해 폴리실리콘층(16)의 측벽부에 형성되는 산화막(21)이 폴리실리콘층(16)내로 깊숙이 침투하게 되어 후속의 P형 불순물 이온주입에 의해 형성된 내부 베이스영역(18)과 상기 외부 베이스영역(19)간에 오버랩이 형성되지 않는 현상이 발생된다. 이것은 베이스저항을 극도로 증가시키는 한편 에미터-컬렉터간의 펀치스루전압을 감소시키게 된다.
셋째, 에미터 접촉영역이 노출되도록 반응성 이온식각을 수회 실시함으로써 반도체기판에 데미지를 주어서 결합에 의한 누설전류가 증가되는 요인이 되고 있다. 이것은 에미터와 베이스폭이 좁을 수록 더욱 치명적인 것이다.
따라서, 본 발명의 목적은 상기 종래기술에서 발생되는 문제점을 극복하고, 보다 고속화, 고집적화된 자기정합적인 바이폴라 트랜지스터 및 그 제조방법을 제공함에 있다.
상기의 목적을 달성할 수 있는 본 발명의 바이폴라 트랜지스터는 다음과 같다. 즉 반도체기판 내에 에미터영역, 베이스영역, 컬렉터영역이 형성되어 있는 바이폴라 트랜지스터에 있어서, 표면근방에 에미터영역과 그를 둘러싸고 있는 베이스영역이 형성되어 있는 반도체기판, 상기 베이스영역의 외부 베이스영역 표면 상부에 형성된 베이스전극, 상기 에미터영역의 표면상부에 폭이 넓어지면서 형성된 에미터전극 및, 상기 에미터전극의 하부와 상부를 제외하고 에미터전극에 접촉되어 있는 경사진 제 2 스페이서, 상기 경사진 제 2 스페이서의 상부와 중간부에 'L'자 형태로 연결된 제 2 절연층, 상기 제 2 스페이서와 제 2 절연층으로 둘러싸인 제 1 스페이서, 상기 에미터전극의 하부 및 상부, 상기 제 2 스페이서 및 상기 제 2 절연층과 상기 베이스전극 사이에 개재된 산화막으로 구성된 절연체 구조물을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터이다.
또한 본 발명은 반도체기판 내에 에미터, 베이스, 컬렉터영역이 형성되어 있는 바이폴라 트랜지스터의 제조방법에 있어서 다음 공정을 구비함으로써 상기 목적이 달성된다.
제 1 공정, 제 1 전도형 반도체기판상에 제 1 절연층으로 둘러싸인 활성화영역을 형성시키고 전면에 제 1 전도층을 적층시킨다.
제 2 공정, 상기 제 1 전도층상에 제 2 절연층을 적층시키고 상기 활성화영역의 오목부에만 제 2 절연층의 식각방지용 물질을 매립시킨후 제 3 절연층을 적층시킨다.
제 3 공정, 상기 활성화 영역 부근을 제외하고 제 1 전도층이 노출될때까지 식각시킨후 열 산화막을 제 3 절연층 높이 이상까지 성장시킨다.
제 4 공정, 표면에 노출된 제 2, 3 절연층을 제거하고 제 2 전도형 불순물을 이온주입한다.
제 5 공정, 상기 오목부에 매립된 식각방지용 물질을 제거하고 잔존하는 제 2 절연층 측벽에 제 1 스페이서(Spacer)를 형성시킨다.
제 6 공정, 상기 오목부의 바닥에 노출된 제 2 절연층을 식각시킨다.
제 7 공정, 상기 오목부 하부에 있는 제 1 전도층의 일부분을 관통시킨 후 열산화시켜 제 1 전도층 하부의 반도체기판에 외부 베이스영역을 형성시킨다.
제 8 공정, 제 1 전도형 불순물은 이온주입하여 관통된 구멍 하부의 반도체기판에 내부 베이스영역을 형성시킨다.
제 9 공정, 상기 오목부, 구멍의 측벽에 제 2 스페이서를 형성시키고 구멍바닥에 잔존하는 산화막을 제거하여 반도체기판을 노출시킨다.
제 10 공정, 상기 구멍 하부의 베이스영역내에 에미터영역을 형성시킨다.
이하 본 발명의 원리가 구체화된 실시예들을 첨부한 제 3 도와 제 4 도를 참조하여 상세히 설명하겠다.
[실시예 1]
첨부한 제 3 도의 (a)∼(f)도를 참조하여 실시예 1을 상세히 설명하면 다음과 같다.
(a)도는 반도체기판(31)상에 절연산화막(32)를 형성시킨 후 일반적인 사진식각기술에 의해 활성화영역을 노출시키고 폴리실리콘층(33)을 소정두께만큼 침적시킨 후 절연층을 형성시켜준 단면도이다. 상기 반도체기판(31)을 바이폴라 트랜지스터 제조기술에서 일반화된 구조를 가진다. 즉 npn형 바이포라 트랜지스터 구조에서는, P형 실리콘기판사에 통상의 이온주입과 침투공정을 통해 n+형 매몰층이 형성되고 그 위에 n형 에피택셜층을 성장시킨 구조이다. pnp형 바이폴라 트랜지스터 구조는 후속되는 이온주입공정과 더불어 각 공정에서 npn형과 상반되는 전도형태를 갖는 불순물을 함유하게 된다. 폴리실리콘층(33)상에 형성시켜준 절연층은 실리콘나이트라이드(Si3N4)층으로서 통상 릴리프(relief) 산화막(34)을 얇게 형성시켜준 후 적층시켜준다.
(b)는 (a)도의 실리콘나이트라이드층(35)상에 폴리실리콘(36)을 트랜지스터의 활성화영역이 형성될 부위의 오목부가 완전히 매몰되도록 침적시킨 후 폴리싱(polishing)으로 표면을 평탄화시킨 다음에 전면에 실리콘 나이트라이드층(37)을 형성시켜준 단면도이다.
(c)도는 활성화영역을 잔존시킨 채 통상의 사진식각을 통해 산화막(34), 실리콘나이트라이드층(35, 37)을 식각시킨 후 식각부분의 노출된 폴리실리콘층을 열산화시켜 실리콘나이트라이드층(37) 높이 이상까지 열 산화막(38)을 성장시키고 노출된 실리콘나이트라이드막(35, 37)만을 습식식각으로 제거한 후 P형 불순물(39)을 고농도로 이온주입한 것을 나타낸 단면도이다. 잔존되는 폴리실리콘층(33)의 어느 한 쪽 날개부분은 후속되는 베이스전극 배선을 위한 구멍을 위해 적절히 길게한다. 또한 활성화영역의 릴리프 산화막(34)과 매립된 폴리실리콘(36)사이에 존재하는 실리콘나이트 라이드층은 잔존한다. P형 불순물 이온주입에 의해 폴리실리콘층(33)중 베이스전극이 될 부분만 선택적으로 도핑된다.
(d)도는 매립되었던 폴리실리콘층(36)을 습식식각으로 제거하고 산화막을 전면에 형성시킨 뒤 반응성 이온 식각법에 의해 이방성식각을 진행하여 활성화영역의 오목부내에 산화막 스페이서(40)를 형성시켜준 단면도이다. 이때 전면에 형성되는 산화막의 두께에 의해 결정되는 산화막 스페이서(40)의 하부 폭은 후속되는 에미터영역의 길이를 고려하여 적절히 조절한다.
(e)도는 상기 오목부 내에 산화막 스페이서(40)에 의해 포위되어 노출된 실리콘나이트라이드층(35), 산화막층(34)을 식각시키고, 오목부 하부의 폴리실리콘층(33)을 소정의 깊이까지 언더컷되도록 습식식각하여 제거하고, 열산화막(41)을 언더컷 부위에 형성시키면서 열처리를 하여 반도체기판(31)내에 외부 베이스영역(42)를 형성시키고, 상기 오목부에 형성된 구멍을 통하여 P형 불순물을 저농도를 이온주입하여 내부 베이스영역(43)을 형성시켜준 단면도이다. 이때 폴리실리콘층(33)을 알카리계의 에칭액, 예를 들어 KOH 용액으로 습식식삭시켜 주며 식각정도는 온도조건에 따라 조절하며, 예컨데 40∼90℃ 범위내에서 조정한다. 또한 불순물이 첨가된 폴리실리콘과 불순물이 첨가되지 않은 폴리실리콘이 그 식각속도에 현격한 차이가 있음을 고려한다. 또한 폴리실리콘층(33)에 주입된 P형 불순물이 반도체기판(31)으로 열확산되어 형성되는 외부베이스영역(42)과 후속공정에 의해 형성되는 내부 베이스영역(43)이 적절히 오버랩되도록 외부베이스영역(42)의 수평 확산거리를 고려하여 폴리실리콘층(33)의 식각정도를 결정한다.
(f)도는 실리콘나이트라이드을 전면에 침적시킨 후 반응성 이온식각법에 의한 이방성식각을 진행하여 실리콘나이트라이드 스페이서(44)를 형성시키고, 구멍하부에 잔존하는 산화막을 습식식각으로 제거하여 반도체기판(31)을 노출시키고, 그위에 폴리실리콘층(45)를 침적시틴 후 n형 불순물을 이온주입한 다음에 드라이브-인하여 에미터영역(47)을 형성시켜준 단면도이다. 실리콘나이트라이드 스페이서(44)의 하부의 수평거리와 구멍하부에 잔존하는 산화막의 식각정도에 의해 에미터의 수평거리를 적절히 조정한다. 드라이브-인은 1000℃에서 30∼60분 정도로 실시한다. 이후 도시되지 않았지만 통상의 방법으로 산화막을 형성시키고, 컬렉터전극을 형성하고 콘택트 홀을 형성하여 금속배선을 실시하여 소자의 구조를 완성하게 된다.
[실시예 2]
실시예 2는 트렌치(Trench) 구조를 포함하는 바이폴라 트랜지스터의 제조방법에 관한 것으로, 첨부한 제 4 도의 (a), (b)도를 참조하여 설명한다.
(a)도는 실시예 1의 (a)도까지의 공정을 진행한 후 통상의 트렌치 소자분리방법에 의해 활성화영역의 외곽에 2개의 트렌치를 형성시키고, P형 불순물을 이온주입하여 채널스토퍼(58)를 형성한 후 열산화막(59)을 성장시키고, 폴리실리콘(60)을 전면에 침적시켜 트렌치와 활성화영역의 오목부를 매립한 단면도이다. (a)도에서 부호 51은 P형 반도체기판이고, 52는 n+형 매몰층히고, 53은 n형 에피택셜층이고, 54는 산화막이고, 55는 폴리실리콘층히고, 56은 산화막이고, 57은 실리콘나이트라이드막을 나타낸다.
(b)도는 폴리실리콘층(60)을 실리콘나이트라이드층(57)이 노출될때까지 폴리싱한 후 실리콘나이트라이드층(61)을 전면에 형성시키고, 통상의 사진식각기술에 의하여 활성화영역 이외의 부분을 식각시킨후 식각된 부분에 열 산화막(62)을 성장시킨 것을 나타낸 단면도이다.
산화막(62)을 성장시킨 이후의 공정은 실시예 1과 동일하다.
[실시예 3]
실시예 3은 실시예 1에서 나타낸 에미터영역, 베이스영역 형성공정과 동시에 컬렉터전극 접촉영역을 형성시키는 제조방법을 제시하고 있다. 실시예 1의 (a)도에서 에미터영역, 베이스영역이 형성될 활성화영역을 선정하기 위하여 산화막(32)을 식각시킬 때 동시에 컬렉터전극 접촉영역이 형성될 부분의 산화막(32)도 식각시킨다. 이어서 폴리실리콘층(33)을 적층시킨 후 통상의 사진식각기술과 이온주입기술로 컬렉터전극 접촉영역 부근만 선태적으로 n형 불순물을 도핑시킨다. 이후의 공정은 실시예 1의 공정순서에 따라 진행되며, 상기 n형 불순물이 도핑된 폴리실리콘층은 실시예 1의 (e)도에 나타난 공정중에서 활성화영역이 오목부 하부에 있는 폴리실리콘층(33)을 습식식각에 의해 제거할 때 제거되지 않고 잔존하게 된다. 이것은 불순물이 첨가되지 않은 폴리실리콘과 불순물이 첨가된 폴리실리콘의 식각속도의 차이에 의한 것으로, KOH 용액으로 습식식각시킬 때 식각속도비가 크게는 100 : 1에 이르기도 한다. 상기 컬렉터 접촉영역상에 잔존하게된 폴리실리콘층은 실시예 1에서 내부 베이스영역(43)을 형성시키기 위한 P형 불순물 이온주입 공정시 반도체기판으로의 불순물 주입을 방지시켜 주며, 이후의 공정에 의해 바람직한 컬렉터 접촉영역이 형성된다.
[실시예 4]
실시예 4는 실시예 1에 나타난 에미터영역 형성공정에 관한 것으로서, 실시예 1에서 내부 베이스영역(43)을 형성하기 위한 P형 불순물 이온주입시 n형 불순물을 이온주입하여 에미터영역(47)을 형성시킨 다음에 폴리실리콘(45)을 적층시킨다. 따라서 이후의 폴리실리콘층(45)에 n형 불순물을 이온주입하고 드라이브-인시키는 공정은 불필요하게 된다.
이상의 실시예에서 살펴본 바와 같이 본 발명에 의하면 바이폴라 트랜지스터에 있어서 베이스영역의 길이가 균일하게 유지되며 반도체기판에 데미지가 적게 발생되는 등 고신뢰성을 획득할 수 있으며, 에미터, 베이스영역을 자기정합적으로 형성시킴으로써 고속성, 고집적성을 얻을 수 있게 된다.
또한 본 발명은 상기의 실시예에 국한되지 않고 본 발명의 원리가 구현되는 한 개별소자는 물론이고 각종 메모리 소자들에도 폭 넓게 적용됨은 물론이다.

Claims (28)

  1. 반도체기판내에 에미터영역, 베이스영역, 컬렉터영역이 형성되 있는 바이폴라 트랜지스터의 제조방법에 있어서, 제 1 전도형 반도체기판상에 제 1 절연층으로 둘러싸인 활성화영역을 형성시킨후 전면에 제 1 전도층을 적층시키는데 제 1 공정과, 상기 제 1 전도층상에 제 2 절연층을 적층시키고 상기 활성화영역의 오목부에만 제 2 절연층의 식각방지용 물질을 매립시킨후 제 3 절연층을 적층시키는 제 2 공정과, 상기 활성화영역부근을 제외하고 제 1 전도층이 노출될 때까지 식각시킨 후 열 산화막을 제 3 절연층 높이 이상까지 성장시키는 제 3 공정과, 표면에 노출된 제 3 절연층, 제 2 절연층을 제거하고 제 2 전도형 불순물을 이온주입시키는 제 4 공정과, 상기 오목부에 매립된 식각방지용물질을 제거하여 잔존하는 제 2 절연층 측벽에 제 1 스페이서(Spacer)를 형성시키는 제 5 공정과, 상기 오목부의 바닥에 노출된 제 2 절연층을 식각시키는 제 6 공정과, 상기 오목부 하부에 있는 제 1 전도층의 일부분을 관통시킨 후 열산화시켜 제 1 전도층 하부의 반도체기판에 외부 베이스영역을 형성시키는 제 7 공정과, 제 1 전도형 불순물을 이온주입하여 관통된 구멍하부의 반도체기판에 내부 베이스영역을 형성시키는 제 8 공정과, 상기 오목부, 구멍의 측벽에 제 2 스페이서를 형성시키고 구멍바닥에 잔존하는 산화막을 제거하여 반도체기판을 노출시키는 제 9 공정과, 상기 구멍 하부의 베이스영역 내에 에미터영역을 형성시키는 제 10 공정을 구비하여 이루어진 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 전도형 반도체기판은 제 1 전도형 메몰층상에 성장된 제 1 전도형 에피택셜층인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  3. 제 1 항에 있어서, 상기 제 1 절연층은 산화막인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 전도층은 폴리실리콘층인 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
  5. 제 1 항에 있어서, 상기 제 2 공정에서 오목부에 매립되는 식각방지용 물질은 폴리실리콘층인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  6. 제 1 항에 있어서, 상기 제 1 스페이서는 실리콘 옥사이드인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  7. 제 1 항에 있어서, 상기 제 2 스페이서는 실리콘나이트라이드인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  8. 제 1 항에 있어서, 상기 제 2 절연층의 구조가 하부는 산화막층이고 상부는 실리콘나이트라이드층으로된 이중구조된 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  9. 제 8 항에 있어서, 제 2 절연층의 하부를 구성하는 산화막층은 제 4 공정시 제거되지 않는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  10. 제 1 항에 있어서, 상기 제 3 절연층은 실리콘나이트라이드층인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  11. 제 1 항에 있어서, 상기 제 4 공정 중 제 3 절연층, 제 2 절연층을 제거하는 공정이 습식식각에 의해 이루어지는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  12. 제 1 항에 있어서, 상기 제 5 공정 중 오목부에 매립된 식각방지용 물질을 제거하는 공정이 습식식각에 의해 이루어지는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  13. 제 1 항에 있어서, 상기 제 7 공정에서 제 1 전도층을 관통시키는 방법이 습식식각에 의한 것임을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  14. 제 13 항에 있어서, 상기 습식식각의 에칭액은 KOH 용액인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  15. 제 14 항에 있어서, 상기 KOH 용액의 온도조건에 따른 식각속도 차이를 이용하여 상기 제 1 전도층의 식각정도를 조절하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  16. 제 15 항에 있어서, 상기 KOH 용액의 온도조건은 40∼90℃ 범위내에서 조절되는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  17. 제 1 항에 있어서, 상기 제 2 공정에서 제 2 절연층을 적층시킨후 활성화영역의 양 외곽지역에 트렌치를 형성시켜주는 공정을 추가하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  18. 제 17 항에 있어서, 상기 트렌치는 내부에 산화막을 형성시킨후 활성화영역의 오목부에 매립되는 물질과 동일물질로 매립시켜주는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  19. 제 18 항에 있어서, 상기 매립방법은 전면에 매립물질을 침적시킨 후 제 2 절연층이 노출될 때까지 폴리싱(Polising)하는 것임을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  20. 제 1 항에 있어서, 상기 제 1 공정 중 활성화영역을 노출시킬 때 컬렉터 접촉영역도 동시에 노출시키며, 제 1 전도층을 적층시킨 후 컬렉터 접촉영역 부근만 선택적으로 제 1 전도형 불순물을 이온주입시켜 주며, 상기, 제 7 공정중 컬렉터 접촉영역에 잔존하는 제 1 전도층이 관통되지 않도록 하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  21. 제 20 항에 았어서, 상기 활성화영역의 제 1 전도층과 컬렉터 접촉영역의 불순물이 주입된 제 1 전도층이 식각속도 차이에 따라 상기 불순물이 주입된 제 1 전도층이 관통되지 않도록 하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  22. 제 21 항에 있어서, 제 1 전도층은 폴리실리콘층이고 식각방법은 KOH 용액에 의한 습식식각인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  23. 제 1 항에 있어서, 제 10 공정은 제 9 공정후 제 1 전도형 불순물을 이온주입하여 에미터영역을 형성시키는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  24. 제 1 항에 있어서, 제 10 공정은 제 9 공정 후 노출된 구멍에 폴리실리콘을 매립한 후 제 1 전도형 불순물을 이온주입하고 드라이브-인시켜 에미터영역을 형성시키는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  25. 제 1 항에 있어서, 제 9 공정에서 구멍바닥에 잔존하는 산화막을 제거한 후 제 2 스페이서를 형성시키는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  26. 반도체기판 내에 에미터영역, 베이스영역, 컬렉터영역이 형성되어 있는 바이폴라 트랜지스터에 있어서, 표면근방에 에미터영역과 그를 둘러싸고 있는 베이스영역이 형성되어 있는 반도체기판, 상기 베이스영역의 외부 베이스영역 표면상부에 형성된 베이스전극, 상기 에미터영역의 표면상부에 폭이 넓어지면서 형성된 에미터전극 및, 상기 에미터전극의 하부와 상부를 제외하고 에미터전극에 접촉되어 있는 경사진 제 2 스페이서, 상기 경사진 제 2 스페이서의 상부와 중간부에 'L'자 형태로 연결된 제 2 절연층, 상기 제 2 스페이서와 제 2 절연층으로 둘러싸인 제 1 스페이서, 상기 에미터전극의 하부 및 상부, 상기 제 2 스페이서 및 상기 제 2 절연층과 상기 베이스전극 사이에 개재된 산화막으로 구성된 절연체 구조물을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  27. 제 26 항에 있어서, 상기 베이스전극은 폴리실리콘으로 이루어진 것을 특징으로 하는 바이폴라 트랜지스터.
  28. 제 26 항에 있어서, 상기 외부 베이스영역의 반도체기판에의 침투깊이가 상기 내부 베이스영역 침투 깊이보다 큰 것을 특징으로 하는 바이폴라 트랜지스터.
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