JP2597631B2 - 半導体デバイスおよびその製造方法 - Google Patents
半導体デバイスおよびその製造方法Info
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Description
【発明の詳細な説明】 本発明は、少なくとも第１導電形の第１領域が、埋設
された第１酸化物層と、この酸化物層の上に配された強
くドープされた反対の第２導電形のシリコン層と、この
シリコン層上に配され、少なくとも部分的に該シリコン
層に埋められ、前記の第１領域内に延在する第２酸化物
層とより成る第２領域により側方を境界され、前記のシ
リコン層の側縁は、強くドープされた第２導電形の接点
領域と隣接し、この接点領域は、電流通路を経て、前記
の第１領域内に形成された半導体領域と接続され、この
半導体領域は、投影で前記の第２酸化物層によって境界
された半導体回路素子を形成し、前記のシリコン層は接
続導体と接続された、シリコンの単結晶半導体より成る
半導体デバイスに関するものである。
された第１酸化物層と、この酸化物層の上に配された強
くドープされた反対の第２導電形のシリコン層と、この
シリコン層上に配され、少なくとも部分的に該シリコン
層に埋められ、前記の第１領域内に延在する第２酸化物
層とより成る第２領域により側方を境界され、前記のシ
リコン層の側縁は、強くドープされた第２導電形の接点
領域と隣接し、この接点領域は、電流通路を経て、前記
の第１領域内に形成された半導体領域と接続され、この
半導体領域は、投影で前記の第２酸化物層によって境界
された半導体回路素子を形成し、前記のシリコン層は接
続導体と接続された、シリコンの単結晶半導体より成る
半導体デバイスに関するものである。
本発明は更にこの半導体デバイスの製造方法に関する
ものである。
ものである。
この種の半導体デバイスは、刊行物「インターナショ
ナル・エレクトロン・デバイス、ミーティング（Intern
ational Electron Device Meeting;IEDM）」1982年、68
4−687頁の記載より既知である。この刊行物には、自己
整列的（self−aligned manner）に得られ且つ高い実装
密度を有する超集積（VLSI）回路に用いるのに適した極
めて小さな寸法を有するバイポーラトランジスタ構造が
開示されている。溝で取込まれ、その上側と壁にシリコ
ン層が設けられたメサは、この場合ｎ形エピタキシャル
層より形成される。次いで、溝の底が選択的に酸化さ
れ、メサ壁が露出された後多結晶シリコン層がアセンブ
リ上に設けられる。本願で言う“多結晶シリコン層”と
いう言葉は、非単結晶層として最も広い意味に解される
べきで、例えば非晶質シリコン層も含むものである。前
記のシリコン層は次いで平面化（planarization）とプ
ラズマエッチングによって溝に極限される。次いで硼素
が多結晶シリコン内に打込まれ、かくして得られた強く
ドープされたシリコン電極の表面は選択的に酸化され、
この場合ベース接点領域は、シリコン電極よりの拡散に
よって形成される。次いで、メサの上側が露出され、ベ
ースおよびエミッタ領域がそこに形成され、この場合ベ
ース領域はメサの壁上の前記のベース接点領域を経てシ
リコン電極の広い縁と接続される。
ナル・エレクトロン・デバイス、ミーティング（Intern
ational Electron Device Meeting;IEDM）」1982年、68
4−687頁の記載より既知である。この刊行物には、自己
整列的（self−aligned manner）に得られ且つ高い実装
密度を有する超集積（VLSI）回路に用いるのに適した極
めて小さな寸法を有するバイポーラトランジスタ構造が
開示されている。溝で取込まれ、その上側と壁にシリコ
ン層が設けられたメサは、この場合ｎ形エピタキシャル
層より形成される。次いで、溝の底が選択的に酸化さ
れ、メサ壁が露出された後多結晶シリコン層がアセンブ
リ上に設けられる。本願で言う“多結晶シリコン層”と
いう言葉は、非単結晶層として最も広い意味に解される
べきで、例えば非晶質シリコン層も含むものである。前
記のシリコン層は次いで平面化（planarization）とプ
ラズマエッチングによって溝に極限される。次いで硼素
が多結晶シリコン内に打込まれ、かくして得られた強く
ドープされたシリコン電極の表面は選択的に酸化され、
この場合ベース接点領域は、シリコン電極よりの拡散に
よって形成される。次いで、メサの上側が露出され、ベ
ースおよびエミッタ領域がそこに形成され、この場合ベ
ース領域はメサの壁上の前記のベース接点領域を経てシ
リコン電極の広い縁と接続される。
この既知の構造および製法の欠点は、特に、シリコン
ベース電極とベース領域との間の接続領域の状態が、シ
リコン電極の選択酸化の間に得られる所謂“鳥のくちば
し（bird's beak）”構造に強く依存するということで
ある。後に更に詳しく説明するように、狭い“鳥のくち
ばし”では、トランジスタは局部的に厚いベース領域を
有し、一方の場合によってはエミッタ−ベースpn接合さ
えも部分的に多結晶シリコン内に延在する。更にこのこ
とは、比較的強いベースドーピングに関連して、低いエ
ミッタ−ベース・ブレークダウン電圧を生じ、トランジ
スタの直線性を悪くする。これに反し、非常に広い“鳥
のくちばし”では、ベース接点領域とベース領域間の接
続が断たれることがある。
ベース電極とベース領域との間の接続領域の状態が、シ
リコン電極の選択酸化の間に得られる所謂“鳥のくちば
し（bird's beak）”構造に強く依存するということで
ある。後に更に詳しく説明するように、狭い“鳥のくち
ばし”では、トランジスタは局部的に厚いベース領域を
有し、一方の場合によってはエミッタ−ベースpn接合さ
えも部分的に多結晶シリコン内に延在する。更にこのこ
とは、比較的強いベースドーピングに関連して、低いエ
ミッタ−ベース・ブレークダウン電圧を生じ、トランジ
スタの直線性を悪くする。これに反し、非常に広い“鳥
のくちばし”では、ベース接点領域とベース領域間の接
続が断たれることがある。
更に、使用される製法に関連して、前記の既知のデバ
イスのシリコン電極の上側は常にメサの上面よりも低い
高さに位置される。シリコン電極とベース接点領域間の
適度な接触面を得るためには、この接触部は少なくとも
0.6μｍの高さをもたねばならない。この目的で、溝は
比較的深くまた多結晶シリコン層は比較的厚くなければ
ならない。
イスのシリコン電極の上側は常にメサの上面よりも低い
高さに位置される。シリコン電極とベース接点領域間の
適度な接触面を得るためには、この接触部は少なくとも
0.6μｍの高さをもたねばならない。この目的で、溝は
比較的深くまた多結晶シリコン層は比較的厚くなければ
ならない。
本発明は、特に、シリコン電極の側縁との接続が再現
可能で且つ“鳥のくちばし”と関係なしに確立され、こ
の結果、安定したエミッタ−ベース接合と良好な直線性
を有する特に高い効率と極めて小さな寸法のバイポーラ
トランジスタを得ることができる前述の種類の半導体デ
バイスの改良された構造を得ることを目的とする。
可能で且つ“鳥のくちばし”と関係なしに確立され、こ
の結果、安定したエミッタ−ベース接合と良好な直線性
を有する特に高い効率と極めて小さな寸法のバイポーラ
トランジスタを得ることができる前述の種類の半導体デ
バイスの改良された構造を得ることを目的とする。
本発明によれば、冒頭に記載した種類の半導体デバイ
スは次の特徴を有する、すなわち、シリコン層の上側は
第１領域の表面よりも高い面に位置され、接点領域は、
第１領域内において少なくとも部分的に第２酸化物層下
方に位置され且つ該接点領域よりも低いドーピング濃度
を有する中間領域を経て前記の半導体領域と接続された
ことを特徴とする。
スは次の特徴を有する、すなわち、シリコン層の上側は
第１領域の表面よりも高い面に位置され、接点領域は、
第１領域内において少なくとも部分的に第２酸化物層下
方に位置され且つ該接点領域よりも低いドーピング濃度
を有する中間領域を経て前記の半導体領域と接続された
ことを特徴とする。
本発明の半導体デバイスでは、接点領域は、半導体回
路素子の一部を形成する第２導電形の半導体領域に直接
ではなくて中間領域を通して接続され、この中間領域は
第２酸化物層の一部を形成する“鳥のくちばし”と無関
係に形成されることができるために、この“鳥のくちば
し”に基因する問題は本発明の半導体デバイスでは生じ
ない。
路素子の一部を形成する第２導電形の半導体領域に直接
ではなくて中間領域を通して接続され、この中間領域は
第２酸化物層の一部を形成する“鳥のくちばし”と無関
係に形成されることができるために、この“鳥のくちば
し”に基因する問題は本発明の半導体デバイスでは生じ
ない。
本発明は更に前記の半導体デバイスの製造方法に関す
るもので、その製造方法は次の工程より成ることを特徴
とする。
るもので、その製造方法は次の工程より成ることを特徴
とする。
（ａ）第１導電形のシリコン領域の表面に第１抗酸化層
を設け、 （ｂ）第１の材料の第１の層を前記の第１抗酸化層上に
設け、 （ｃ）前記の第１の層よりパターンをエッチし、 （ｄ）前記の第１の材料に対して選択的にエッチ可能な
第２の材料を前記の第１層の周囲に設け、 （ｅ）第１抗酸化層の被覆されてない部分を除去し、 （ｆ）シリコン領域の露出部分にくぼみを設け、 （ｇ）別の抗酸化層をアセンブリ上に設け、 （ｈ）この別の抗酸化層を、表面に平行なすべての面か
らプラズマエッチングにより除去し、 （ｉ）前記の別の抗酸化層で被覆されてないシリコン表
面に熱酸化により第１酸化物層を設け、 （ｊ）前記の別の抗酸化層を除去した後、前記のくぼみ
を、デポジテョンおよび平面化によって、強くドープさ
れた第２導電形のシリコン層によりシリコン領域の表面
より上の高さ迄満たし、 （ｋ）縁部分を選択エッチングにより除去し、 （ｌ）ドーパントの導入により、前記の縁部分の下方に
位置するシリコン内に中間領域を形成し、 （ｍ）第１の抗酸化層の露出部分を除去し、 （ｎ）第１の材料の第１の層を選択エッチングにより除
去し、 （ｏ）露出されたシリコンに熱酸化によって第２酸化物
層を設け、第２導電形の接点領域を、第２導電形の強く
ドープされたシリコン層よりの拡散によってシリコン領
域内に形成する。
を設け、 （ｂ）第１の材料の第１の層を前記の第１抗酸化層上に
設け、 （ｃ）前記の第１の層よりパターンをエッチし、 （ｄ）前記の第１の材料に対して選択的にエッチ可能な
第２の材料を前記の第１層の周囲に設け、 （ｅ）第１抗酸化層の被覆されてない部分を除去し、 （ｆ）シリコン領域の露出部分にくぼみを設け、 （ｇ）別の抗酸化層をアセンブリ上に設け、 （ｈ）この別の抗酸化層を、表面に平行なすべての面か
らプラズマエッチングにより除去し、 （ｉ）前記の別の抗酸化層で被覆されてないシリコン表
面に熱酸化により第１酸化物層を設け、 （ｊ）前記の別の抗酸化層を除去した後、前記のくぼみ
を、デポジテョンおよび平面化によって、強くドープさ
れた第２導電形のシリコン層によりシリコン領域の表面
より上の高さ迄満たし、 （ｋ）縁部分を選択エッチングにより除去し、 （ｌ）ドーパントの導入により、前記の縁部分の下方に
位置するシリコン内に中間領域を形成し、 （ｍ）第１の抗酸化層の露出部分を除去し、 （ｎ）第１の材料の第１の層を選択エッチングにより除
去し、 （ｏ）露出されたシリコンに熱酸化によって第２酸化物
層を設け、第２導電形の接点領域を、第２導電形の強く
ドープされたシリコン層よりの拡散によってシリコン領
域内に形成する。
以下に本発明を図面の実施例を参照して更に詳しく説
明する。
明する。
第１図は公知の半導体デバイスの一部の断面図を示
す。このデバイスは表面２を有するシリコンの単結晶半
導体を有し、この半導体の第１導電形、この場合にはｎ
形、の領域３は側方を第２領域４で境界されている。こ
の具体例では、前記の領域３はエピタキシャル層より成
り、このエピタキシャル層は、ｐ形基板１上に設けら
れ、強くドープされた埋込層15で基板より分離されてい
る。第２領域４は、埋没された（countersunk）第１酸
化物層５と、その上に設けられた第２の反対の導電形し
たがってこの場合にはｐ形の強くドープされた多結晶シ
リコン層６と、このシリコン層上に設けられ、少なくと
も部分的にその中に埋込まれ、前記の第１領域３内に延
在する第２酸化物７とより成る。前記のシリコン層６の
側縁は、強くドープされたｐ形接点領域８に隣接する。
この領域は、電流通路を経て、公知のデバイスでは、こ
の例ではｐ形の半導体領域９に直接に接続され、この半
導体領域９は、第１領域３内に形成され、特に投影で第
２酸化物層７の縁で境界され、半導体回路素子（この場
合にはバイポーラトランジスタ）の一部を形成する。シ
リコン層６は接続導体10に接続される。金属層12で接触
された領域３はコレクタ領域を形成し、一方領域９はバ
イポーラトランジスタのベース領域を形成し、このバイ
ポーラトランジスタのｎ形エミッタ領域11も実質的に投
影で酸化物層７の縁で境界されるが、これは、ベース領
域９とエミッタ領域11が共に酸化物層７をマスクとして
使用しながらアクチベータ原子（ドナーおよびアクセプ
タ）の導入（打込みまたは拡散）により形成されること
による。以上述べた種類のデバイスは前記のIEDM 1982
年p.684−687より知られている。
す。このデバイスは表面２を有するシリコンの単結晶半
導体を有し、この半導体の第１導電形、この場合にはｎ
形、の領域３は側方を第２領域４で境界されている。こ
の具体例では、前記の領域３はエピタキシャル層より成
り、このエピタキシャル層は、ｐ形基板１上に設けら
れ、強くドープされた埋込層15で基板より分離されてい
る。第２領域４は、埋没された（countersunk）第１酸
化物層５と、その上に設けられた第２の反対の導電形し
たがってこの場合にはｐ形の強くドープされた多結晶シ
リコン層６と、このシリコン層上に設けられ、少なくと
も部分的にその中に埋込まれ、前記の第１領域３内に延
在する第２酸化物７とより成る。前記のシリコン層６の
側縁は、強くドープされたｐ形接点領域８に隣接する。
この領域は、電流通路を経て、公知のデバイスでは、こ
の例ではｐ形の半導体領域９に直接に接続され、この半
導体領域９は、第１領域３内に形成され、特に投影で第
２酸化物層７の縁で境界され、半導体回路素子（この場
合にはバイポーラトランジスタ）の一部を形成する。シ
リコン層６は接続導体10に接続される。金属層12で接触
された領域３はコレクタ領域を形成し、一方領域９はバ
イポーラトランジスタのベース領域を形成し、このバイ
ポーラトランジスタのｎ形エミッタ領域11も実質的に投
影で酸化物層７の縁で境界されるが、これは、ベース領
域９とエミッタ領域11が共に酸化物層７をマスクとして
使用しながらアクチベータ原子（ドナーおよびアクセプ
タ）の導入（打込みまたは拡散）により形成されること
による。以上述べた種類のデバイスは前記のIEDM 1982
年p.684−687より知られている。
第1A図と1B図は、“鳥のくちばし”構造7Aの異なる形
に対する第１図に点線で囲んだ領域13内の状態を詳細に
示す。
に対する第１図に点線で囲んだ領域13内の状態を詳細に
示す。
第1A図は、埋没された酸化物層７の“鳥のくちばし"7
Aが極く狭い状態を示す。この極端な場合には、エミッ
タ領域11下方にある活性ベース領域は局部的にすなわち
縁で厚く、エミッタ領域11は多結晶シリコン層６に隣接
し、このためエミッタ−ベースpn接合は部分的に多結晶
材料に延在していることがわかるであろう。公知のよう
に、両方の状態ともトランジスタの挙動に悪影響を及ぼ
す。
Aが極く狭い状態を示す。この極端な場合には、エミッ
タ領域11下方にある活性ベース領域は局部的にすなわち
縁で厚く、エミッタ領域11は多結晶シリコン層６に隣接
し、このためエミッタ−ベースpn接合は部分的に多結晶
材料に延在していることがわかるであろう。公知のよう
に、両方の状態ともトランジスタの挙動に悪影響を及ぼ
す。
第1B図は、“鳥のくちばし”がこれに反して広い状態
を示す。この場合、図面からわかるように、接点領域８
と活性ベース領域９間の接続が断たれる。
を示す。この場合、図面からわかるように、接点領域８
と活性ベース領域９間の接続が断たれる。
本発明の半導体デバイスでは、多結晶シリコン層６の
縁近くの構造が酸化物層７の終わりにおける“鳥のくち
ばし”の形に左右されることによる前記の欠点が除かれ
る。
縁近くの構造が酸化物層７の終わりにおける“鳥のくち
ばし”の形に左右されることによる前記の欠点が除かれ
る。
第２図は本発明の半導体デバイスの一部の略断面図を
示す。対応部分は第１図、第1A図および第1B図と同じ符
号で示してある。このデバイスは第１図、第1A図および
第1B図と同じ特性を有するが、多結晶シリコン層６上側
はこの場合第１領域の表面２よりも高いレベルに位置さ
れ、接点領域８は、第２酸化物層７下方の第１領域３内
にある弱くドープされた中間領域20を経て半導体領域９
と接続される。
示す。対応部分は第１図、第1A図および第1B図と同じ符
号で示してある。このデバイスは第１図、第1A図および
第1B図と同じ特性を有するが、多結晶シリコン層６上側
はこの場合第１領域の表面２よりも高いレベルに位置さ
れ、接点領域８は、第２酸化物層７下方の第１領域３内
にある弱くドープされた中間領域20を経て半導体領域９
と接続される。
接点領域８と領域９間の電流通路は中間領域20を経て
延在しこのため領域８と９は最早や相互に直接隣接せず
また最早や一方が他方に移ることがないので、第1A図お
よび第1B図に関して示された問題はこの場合回避され
る。その上、後述するように、全構造は実質的に完全に
自己整列的に形成されることができる。更に、シリコン
層６の側縁における接続は該シリコン層の高い位置のた
めに深くなく、このことはこの場合ベース−コレクタキ
ャパシタンスを低くする。
延在しこのため領域８と９は最早や相互に直接隣接せず
また最早や一方が他方に移ることがないので、第1A図お
よび第1B図に関して示された問題はこの場合回避され
る。その上、後述するように、全構造は実質的に完全に
自己整列的に形成されることができる。更に、シリコン
層６の側縁における接続は該シリコン層の高い位置のた
めに深くなく、このことはこの場合ベース−コレクタキ
ャパシタンスを低くする。
第１図のデバイスは本発明によれば次の方法でつくる
ことができる。
ことができる。
出発材料は、第１導電形、この場合にはｎ形のシリコ
ン領域３を有する基板である。抗酸化層が前記の領域３
の表面２上に設けられる。この層はこの実施例では0.05
μｍ厚の酸窒化シリコン層21とその上に配された0.1μ
ｍ厚の窒化シリコン層22より成る。
ン領域３を有する基板である。抗酸化層が前記の領域３
の表面２上に設けられる。この層はこの実施例では0.05
μｍ厚の酸窒化シリコン層21とその上に配された0.1μ
ｍ厚の窒化シリコン層22より成る。
第１の材料の第１の層、この場合にはシリコン層23
が、通常の技法を用いることによって気相から約1.2μ
ｍの厚さを有する多結晶シリコンのデポジションによっ
て抗酸化層21,22の上に形成される。この層23はこの実
施例では非ドープ（すなわち故意にドープされない）シ
リコンより成る。
が、通常の技法を用いることによって気相から約1.2μ
ｍの厚さを有する多結晶シリコンのデポジションによっ
て抗酸化層21,22の上に形成される。この層23はこの実
施例では非ドープ（すなわち故意にドープされない）シ
リコンより成る。
次いで、１つのパターン、この実施例ではアイランド
の形のパターンがこの窒化シリコン層23からエッチされ
る。かくして第３図に断面で示した構造が得られる。
の形のパターンがこの窒化シリコン層23からエッチされ
る。かくして第３図に断面で示した構造が得られる。
次いで、前記のシリコン層23に、熱酸化により約１μ
ｍの厚さを有する酸化物24が設けられる。この場合シリ
コン層23の一部は残される。酸化物24はシリコン層23の
周囲に沿って縁部分24Aを形成するが、この縁部分は、
シリコン層23に対して選択的にエッチされることができ
る。次いで、薄い層22および21の露出部分が選択エッチ
ングによって除去され、この場合酸化物層24の極く僅か
な部分がエッチし去られる。かくして第４図の状態が得
られる。
ｍの厚さを有する酸化物24が設けられる。この場合シリ
コン層23の一部は残される。酸化物24はシリコン層23の
周囲に沿って縁部分24Aを形成するが、この縁部分は、
シリコン層23に対して選択的にエッチされることができ
る。次いで、薄い層22および21の露出部分が選択エッチ
ングによって除去され、この場合酸化物層24の極く僅か
な部分がエッチし去られる。かくして第４図の状態が得
られる。
次いでくぼみ、例えば（必ずしもではないが）溝25の
形のくぼみがかくして露出されたシリコン層３の部分に
エッチされるが、このくぼみは第５図の断面に示されて
いる。この溝の深さは約0.8μｍである。領域３は次の
エッチング工程を容易にするように僅かにアンダーエッ
チされるのが好ましい。
形のくぼみがかくして露出されたシリコン層３の部分に
エッチされるが、このくぼみは第５図の断面に示されて
いる。この溝の深さは約0.8μｍである。領域３は次の
エッチング工程を容易にするように僅かにアンダーエッ
チされるのが好ましい。
酸窒化シリコン層26と窒化シリコン層27より成る別の
抗酸化層がアセンブリ上に設けられる。かくして、第５
図の構造が得られる。
抗酸化層がアセンブリ上に設けられる。かくして、第５
図の構造が得られる。
次いで、例えば弗化水素酸カーボン（carbon hydrofl
uoride）のプラズマ中のプラズマエッチングによって層
26と27が表面２に平行なすべての面から除去される（第
６図参照）。続いて、抗酸化層（26,27）で覆われてな
いシリコン表面に、熱酸化によって、埋没される第１酸
化物層５が設けられる（第７図参照）。抗酸化層26,27
が除去された後、溝25は、デポジションおよび平面化に
よって、第２導電形したがってこの場合にはｐ形の強く
ドープされた第２シリコン層６でシリコン領域３上方の
高さ迄みたされる。第７図の構造がかくして得られる。
層６はそのデポジションの間または後の段階でドープし
てもよい。
uoride）のプラズマ中のプラズマエッチングによって層
26と27が表面２に平行なすべての面から除去される（第
６図参照）。続いて、抗酸化層（26,27）で覆われてな
いシリコン表面に、熱酸化によって、埋没される第１酸
化物層５が設けられる（第７図参照）。抗酸化層26,27
が除去された後、溝25は、デポジションおよび平面化に
よって、第２導電形したがってこの場合にはｐ形の強く
ドープされた第２シリコン層６でシリコン領域３上方の
高さ迄みたされる。第７図の構造がかくして得られる。
層６はそのデポジションの間または後の段階でドープし
てもよい。
露出された酸化物24が次にエッチし去られる。層６と
23の間の酸化物24の横寸法が前述の“中間領域”の位置
と寸法を決定する。この実施例では、中間領域20は、次
いでシリコン層６と23の間にアクセプタイオン例えば硼
素イオンを打ち込むことによって形成される。この打込
みは層21と22に対して行われてもよい。前以て抗酸化層
21,22の少なくとも一部、この実施例では窒化物層22だ
けの一部をエッチし去っておくと、必要な打込みエネル
ギの量が少なくてすむ。かくして、第８図に示した構造
が得られる。非ドープシリコン層23がKOH溶液中で選択
的にエッチし去られた後、層22がエッチし去られ、露出
されたシリコンに熱酸化によって第２酸化物層７が設け
られる。強くドープされたｐ形シリコン層６よりの拡散
によって、次いでｐ形接点層８が得られる（第９図参
照）。
23の間の酸化物24の横寸法が前述の“中間領域”の位置
と寸法を決定する。この実施例では、中間領域20は、次
いでシリコン層６と23の間にアクセプタイオン例えば硼
素イオンを打ち込むことによって形成される。この打込
みは層21と22に対して行われてもよい。前以て抗酸化層
21,22の少なくとも一部、この実施例では窒化物層22だ
けの一部をエッチし去っておくと、必要な打込みエネル
ギの量が少なくてすむ。かくして、第８図に示した構造
が得られる。非ドープシリコン層23がKOH溶液中で選択
的にエッチし去られた後、層22がエッチし去られ、露出
されたシリコンに熱酸化によって第２酸化物層７が設け
られる。強くドープされたｐ形シリコン層６よりの拡散
によって、次いでｐ形接点層８が得られる（第９図参
照）。
残りの酸窒化物21と窒化物22は次いでエッチし去ら
れ、次いで、かくして露出された領域３の部分にｐ形ベ
ース領域９とｎ形エミッタ領域11とが例えばイオン打込
によって形成される（第10図参照）。通常のように接点
窓をエッチングして金属化すると、第２図に示したデバ
イスが得られる。コレクタは図示したようにアイランド
の外側でＣで接触されることができる。コレクタ接続部
は埋込層15を経て延在する。
れ、次いで、かくして露出された領域３の部分にｐ形ベ
ース領域９とｎ形エミッタ領域11とが例えばイオン打込
によって形成される（第10図参照）。通常のように接点
窓をエッチングして金属化すると、第２図に示したデバ
イスが得られる。コレクタは図示したようにアイランド
の外側でＣで接触されることができる。コレクタ接続部
は埋込層15を経て延在する。
以上述べた実施例では、中間領域20はドープされたｐ
形領域より成り、半導体回路素子は縦形バイポーラ半導
体であった。けれども、例えば前の実施例におけると同
じ構造の領域1,3および５より出発して、ｎ形中間領域
が用いられる横形トランジスタに本発明を用いることも
可能である。第11,12および13図はこの実施例を示す。
形領域より成り、半導体回路素子は縦形バイポーラ半導
体であった。けれども、例えば前の実施例におけると同
じ構造の領域1,3および５より出発して、ｎ形中間領域
が用いられる横形トランジスタに本発明を用いることも
可能である。第11,12および13図はこの実施例を示す。
第11図は第８図に相当する製造段階における半導体デ
バイスの略断面図を示す。相違は次の点にある、すなわ
ち、この実施例では中間領域20はｎ形で、先ずシリコン
層６に燐ドーピングを与え、これを拡散して中間領域を
形成し、次いで層６に強い硼素ドーピングを与えること
により形成され、このドーピングが層６を強いｐ形導電
性にし、前の実施例と同じように拡散によって接点領域
８を形成する。以後の製造は、第９図と第10図について
示したと同様に行われる。かくして、接点窓のエッチン
グと金属化の後、第12図に示したデバイスが得られる
が、このデバイスでは領域8,20および９は横形高周波pn
pトランジスタを構成し、これ等領域のうち、８はエミ
ッタ領域として用いられることができ、20はベース領域
として用いられることができまた９はコレクタ領域とし
て用いられることができる（エミッタとコレクタ領域は
勿論交替することもできる）。ベース領域20は領域３と
15を経て接続電極Ｂと接続される。
バイスの略断面図を示す。相違は次の点にある、すなわ
ち、この実施例では中間領域20はｎ形で、先ずシリコン
層６に燐ドーピングを与え、これを拡散して中間領域を
形成し、次いで層６に強い硼素ドーピングを与えること
により形成され、このドーピングが層６を強いｐ形導電
性にし、前の実施例と同じように拡散によって接点領域
８を形成する。以後の製造は、第９図と第10図について
示したと同様に行われる。かくして、接点窓のエッチン
グと金属化の後、第12図に示したデバイスが得られる
が、このデバイスでは領域8,20および９は横形高周波pn
pトランジスタを構成し、これ等領域のうち、８はエミ
ッタ領域として用いられることができ、20はベース領域
として用いられることができまた９はコレクタ領域とし
て用いられることができる（エミッタとコレクタ領域は
勿論交替することもできる）。ベース領域20は領域３と
15を経て接続電極Ｂと接続される。
第13図は更に別の場合を示す。この場合にも横形高周
波トランジスタが形成されるが、ここでは中間領域20は
酸化物層７の形成後に打込まれ、続く温度処理の間に接
点領域８迄延長される。
波トランジスタが形成されるが、ここでは中間領域20は
酸化物層７の形成後に打込まれ、続く温度処理の間に接
点領域８迄延長される。
以上述べた実施例では、トランジスタが位置するアイ
ランド状領域の境界として比較的浅い溝が選ばれてい
る。例えば比較的大きな深さに位置された埋込層を通っ
て浸透させるためにより深い境界が望まれる場合には、
第14図から21図に示す別の構造を用いるのが有利であろ
う。
ランド状領域の境界として比較的浅い溝が選ばれてい
る。例えば比較的大きな深さに位置された埋込層を通っ
て浸透させるためにより深い境界が望まれる場合には、
第14図から21図に示す別の構造を用いるのが有利であろ
う。
出発材料は第３図から10図に示した実施例におけると
同じで、第５図の状態から出発する。けれどもこの場合
には、例えばホトレジストのスペーサ30が第５図の構造
上に設けられるが（第14図参照）、これは、例えば該構
造をホトレジストで被覆し、次いでこのホトレジストを
プラズマエッチングにより水平面の殆んどの部分から除
去することによって行われる。
同じで、第５図の状態から出発する。けれどもこの場合
には、例えばホトレジストのスペーサ30が第５図の構造
上に設けられるが（第14図参照）、これは、例えば該構
造をホトレジストで被覆し、次いでこのホトレジストを
プラズマエッチングにより水平面の殆んどの部分から除
去することによって行われる。
次いで、酸窒化物層26と窒化物層27が、ホトレジスト
30で被覆されてない部分からエッチングにより除去さ
れ、しかる後、例えば湿潤窒素内で約1000℃での熱酸化
によって酸化物31が形成される（第15図参照）。
30で被覆されてない部分からエッチングにより除去さ
れ、しかる後、例えば湿潤窒素内で約1000℃での熱酸化
によって酸化物31が形成される（第15図参照）。
続いて、層26と27の水平部分がプラズマエッチングに
より選択的に除去され、しかる後、かくして露出された
シリコン内に溝32がエッチされるが、この溝は、任意の
深さを有することができまた埋込層15を通り抜けて延在
することができる（第16図参照）。若し所望ならば、チ
ャネルストッパ領域を溝の底に打込んでもよい。
より選択的に除去され、しかる後、かくして露出された
シリコン内に溝32がエッチされるが、この溝は、任意の
深さを有することができまた埋込層15を通り抜けて延在
することができる（第16図参照）。若し所望ならば、チ
ャネルストッパ領域を溝の底に打込んでもよい。
次いで、熱酸化によって溝32の底と壁に酸化物層33が
設けられる（第17図参照）。溝は次いで通常の方法で多
結晶シリコン34のデポジションによって満たされ、過剰
のシリコンは除かれる。熱酸化により、溝内の多結晶シ
リコン34に酸化物層５が設けられる。
設けられる（第17図参照）。溝は次いで通常の方法で多
結晶シリコン34のデポジションによって満たされ、過剰
のシリコンは除かれる。熱酸化により、溝内の多結晶シ
リコン34に酸化物層５が設けられる。
エッチングにより、層26と７の残っている部分が除か
れ、多結晶シリコン層６がアセンブリ上に設けられる。
プラズマエッチングにより、酸化物24上にある層６の部
分が除去され、第19図に示した状態が得られる。シリコ
ン層６は強いｐ形ドーピングを有する。このドーピング
は、シリコンのデポジションの間かまたはドーパントの
拡散または打込みによってシリコンが設けられた後に実
施することができる。
れ、多結晶シリコン層６がアセンブリ上に設けられる。
プラズマエッチングにより、酸化物24上にある層６の部
分が除去され、第19図に示した状態が得られる。シリコ
ン層６は強いｐ形ドーピングを有する。このドーピング
は、シリコンのデポジションの間かまたはドーパントの
拡散または打込みによってシリコンが設けられた後に実
施することができる。
次いで、酸化物24がエッチングにより選択的に除去さ
れ、ｐ形領域20が、場合に応じて層21と22の露出部分が
部分的に除去された後に、イオン打込みによって層６と
23の間に位置する領域に形成される（第20図参照）。次
いで、露出された窒化物22がエッチし去られた後、シリ
コン23が、KOH溶液中で、強くｐ形にトープされたシリ
コン６に対し選択的にエッチし去られる。次いで層21が
エッチし去られ、しかる後酸化物層７がシリコン層６上
に熱酸化によって形成される。この酸化の間、ｐ形領域
８が層６よりの拡散によって形成される。
れ、ｐ形領域20が、場合に応じて層21と22の露出部分が
部分的に除去された後に、イオン打込みによって層６と
23の間に位置する領域に形成される（第20図参照）。次
いで、露出された窒化物22がエッチし去られた後、シリ
コン23が、KOH溶液中で、強くｐ形にトープされたシリ
コン６に対し選択的にエッチし去られる。次いで層21が
エッチし去られ、しかる後酸化物層７がシリコン層６上
に熱酸化によって形成される。この酸化の間、ｐ形領域
８が層６よりの拡散によって形成される。
次いで層21と22が除去され、かくして露出されたシリ
コンに、ｐ形ベース領域９とｎ形エミッタ領域11を形成
するためにドーパントが打込まれる（第21図参照）。酸
化物層７に接点窓がエッチされて金属化されると、トラ
ンジスタは使用できる状態になる。コレクタ接続部は、
場合に応じて埋込層15に隣接する強くドープされた領域
（図示せず）を経て、アイランド３の他の場所に形成し
てもよい。この実施例の符号は、同じ部分に対しては前
の実施例の符号と一致する。
コンに、ｐ形ベース領域９とｎ形エミッタ領域11を形成
するためにドーパントが打込まれる（第21図参照）。酸
化物層７に接点窓がエッチされて金属化されると、トラ
ンジスタは使用できる状態になる。コレクタ接続部は、
場合に応じて埋込層15に隣接する強くドープされた領域
（図示せず）を経て、アイランド３の他の場所に形成し
てもよい。この実施例の符号は、同じ部分に対しては前
の実施例の符号と一致する。
本発明はバイポーラデバイスにだけ限定されるもので
はなく、例えばMOSトランジスタの製造にも有利に使用
することができる。対応する部分には前の実施例におけ
ると同じ符号で示され、前者は強くドープされまた後者
は強くドープされてはいるが両者共同じ導電形である領
域８と20がMOSトランジスタのソース領域とドレーン領
域を構成するようにされた第22図を参照され度い。言う
迄もなく、追加的なマスクによって、領域８と20および
層６が確実に局所的にだけ存して互いに密着することが
ないようにせねばならない。ゲート電極層40は例えば多
結晶シリコンよりつくることができる。この実施例にお
いても、前の実施例のように、接点領域８は中間領域20
（“延長ソース”または“延長ドレーン”）を経てMOS
トランジスタの半導体領域９（この場合にはチャネル領
域）と接続され、このチャネル領域は特に酸化物層７の
縁で取囲まれる。
はなく、例えばMOSトランジスタの製造にも有利に使用
することができる。対応する部分には前の実施例におけ
ると同じ符号で示され、前者は強くドープされまた後者
は強くドープされてはいるが両者共同じ導電形である領
域８と20がMOSトランジスタのソース領域とドレーン領
域を構成するようにされた第22図を参照され度い。言う
迄もなく、追加的なマスクによって、領域８と20および
層６が確実に局所的にだけ存して互いに密着することが
ないようにせねばならない。ゲート電極層40は例えば多
結晶シリコンよりつくることができる。この実施例にお
いても、前の実施例のように、接点領域８は中間領域20
（“延長ソース”または“延長ドレーン”）を経てMOS
トランジスタの半導体領域９（この場合にはチャネル領
域）と接続され、このチャネル領域は特に酸化物層７の
縁で取囲まれる。
前の実施例では、製造中に、酸化シリコンの縁部分24
Aが設けられたシリコンの第１層23が用いられた。これ
等の縁部分は層23をその表面を通じて酸化することによ
って得られた。けれども、シリコン層23の上側に抗酸化
層を設けることによって該シリコン層の縁だけを酸化す
ることも可能である。
Aが設けられたシリコンの第１層23が用いられた。これ
等の縁部分は層23をその表面を通じて酸化することによ
って得られた。けれども、シリコン層23の上側に抗酸化
層を設けることによって該シリコン層の縁だけを酸化す
ることも可能である。
更に、層23および縁部分24Aの両方に対して他の材料
を用いることも可能である。例えば、層23はシリコンで
はなく、実施例で用いられたシリコン層23と同様にパタ
ーン化された酸化シリコンより成ることができる。層23
に対してエッチ可能でなければならない縁部24Aは、こ
の場合、例えば、熱分解によってデポジットされ次いで
酸化物層23に沿った縁部分以外をプラズマエッチングに
より除去された硼素燐けい酸ガラス（boron phophrous
silicate glass）より成ることができる。かくして第23
図の状態が得られる。
を用いることも可能である。例えば、層23はシリコンで
はなく、実施例で用いられたシリコン層23と同様にパタ
ーン化された酸化シリコンより成ることができる。層23
に対してエッチ可能でなければならない縁部24Aは、こ
の場合、例えば、熱分解によってデポジットされ次いで
酸化物層23に沿った縁部分以外をプラズマエッチングに
より除去された硼素燐けい酸ガラス（boron phophrous
silicate glass）より成ることができる。かくして第23
図の状態が得られる。
次いで、第４図から10図に関して説明したと同様に工
程を続けることができる。例えば、第６図に相当する第
24図、第７図に相当する第25図を参照され度い。
程を続けることができる。例えば、第６図に相当する第
24図、第７図に相当する第25図を参照され度い。
更に、すべての実施例において導電形は反対の導電形
に代えることができ（すべてを同時に）、また、若し所
望ならば、酸窒化シリコン／窒化シリコン組合せ以外の
抗酸化層を用いることができることに留意すべきであ
る。
に代えることができ（すべてを同時に）、また、若し所
望ならば、酸窒化シリコン／窒化シリコン組合せ以外の
抗酸化層を用いることができることに留意すべきであ
る。
方法の１つの変形では、第７図に示した状態から出発
して、代わりに、先ず、酸化物層24の一部だけを除去
し、しかる後シリコン層６の表面を金属珪酸塩（例えば
珪酸タングステン）に代えることができる。層24,22,23
および21が続けて除去された後、層６が硼素でドープさ
れる。この硼素ドーピング工程の前に、例えば酸化工程
を硼素が層６より拡散することなしに高温で行うことが
でき、その上同時に必要な硼素の量が少ないとうことは
１つの利点である。
して、代わりに、先ず、酸化物層24の一部だけを除去
し、しかる後シリコン層６の表面を金属珪酸塩（例えば
珪酸タングステン）に代えることができる。層24,22,23
および21が続けて除去された後、層６が硼素でドープさ
れる。この硼素ドーピング工程の前に、例えば酸化工程
を硼素が層６より拡散することなしに高温で行うことが
でき、その上同時に必要な硼素の量が少ないとうことは
１つの利点である。
最後に、導通をよくするために、層６にも通常の技法
によって金属珪酸塩より成る表面層を設けることができ
ることに留意すべきである。
によって金属珪酸塩より成る表面層を設けることができ
ることに留意すべきである。
第１図は公知の半導体デバイスの一部の略断面図、 第1A図は第１図に点線で囲まれた部分の拡大図、 第1B図は第1A図と別の形の同様拡大図、 第２図は本発明の半導体デバイスの一実施例の一部の略
断面図、 第３図から第10図は第２図の半導体デバイスの各製造段
階における状態を示す一部の拡大断面図、 第11図と第12図は本発明の半導体デバイスの別の実施例
の異なる製造段階における状態を示す一部の拡大断面
図、 第13図は本発明の半導体デバイスの更に別の実施例の一
部の拡大断面図、 第14図から第21図は本発明の半導体デバイスの更に別の
好ましい実施例の各製造段階における状態を示す一部の
拡大断面図、 第22図は本発明によるMOSトランジスタの一部の拡大断
面図、 第23図から第25図は本発明の変形製造方法による各製造
段階における半導体デバイスの状態を示す一部の拡大断
面図である。 １……基板、３……第１領域 ４……第２領域、５……第１酸化物層 ６……シリコン層、７……第２酸化物層 ８……接点領域、９……半導体領域 10……接続導体、11……エミッタ領域 15……埋込層、21,22,26,27……抗酸化層 23……シリコン層、24,31……酸化物 24A……側縁、25,32……溝 30……スペーサ、40……ゲート電極
断面図、 第３図から第10図は第２図の半導体デバイスの各製造段
階における状態を示す一部の拡大断面図、 第11図と第12図は本発明の半導体デバイスの別の実施例
の異なる製造段階における状態を示す一部の拡大断面
図、 第13図は本発明の半導体デバイスの更に別の実施例の一
部の拡大断面図、 第14図から第21図は本発明の半導体デバイスの更に別の
好ましい実施例の各製造段階における状態を示す一部の
拡大断面図、 第22図は本発明によるMOSトランジスタの一部の拡大断
面図、 第23図から第25図は本発明の変形製造方法による各製造
段階における半導体デバイスの状態を示す一部の拡大断
面図である。 １……基板、３……第１領域 ４……第２領域、５……第１酸化物層 ６……シリコン層、７……第２酸化物層 ８……接点領域、９……半導体領域 10……接続導体、11……エミッタ領域 15……埋込層、21,22,26,27……抗酸化層 23……シリコン層、24,31……酸化物 24A……側縁、25,32……溝 30……スペーサ、40……ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペーテル・ヘンリクス・クラーネン オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 アルベルトウス・テオドルス・マリア・ ファン・デ・ホール オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 ダーテ・ヤン・ウイレム・ノールラフ オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１
Claims (9)
- 【請求項１】少なくとも第１導電形の第１領域が、埋没
された第１酸化物層と、この酸化物層の上に配された強
くドープされた反対の第２導電形のシリコン層と、この
シリコン層上に配され、少なくとも部分的に該シリコン
層に埋められ、前記の第１領域内に延在する第２酸化物
層とより成る第２領域により側方を境界され、前記のシ
リコン層の側縁は、強くドープされた第２導電形の接点
領域と隣接し、この接点領域は、電流通路を経て、前記
の第１領域内に形成された半導体領域と接続され、この
半導体領域は、投影で前記の第２酸化物層によって境界
された半導体回路素子を形成し、前記のシリコン層は接
続導体と接続された、シリコンの単結晶半導体より成る
半導体デバイスにおいて、シリコン層の上側は第１領域
の表面よりも高い面に位置され、接点領域は、第１領域
内において少なくとも部分的に第２酸化物層下方に位置
され且つ該接点領域よりも低いドーピング濃度を有する
中間領域を経て前記の半導体領域と接続されたことを特
徴とする半導体デバイス。 - 【請求項２】中間領域は、接点領域と第２酸化物層の縁
とで境界された請求項１記載の半導体デバイス。 - 【請求項３】中間領域は第２導電形の半導体領域で構成
された請求項１記載の半導体デバイス。 - 【請求項４】第２導電形の半導体領域は縦形バイポーラ
トランジスタのベース領域である請求項３記載の半導体
デバイス。 - 【請求項５】中間領域は、第１領域よりも強いドーピン
グ濃度を有し且つ横形トランジスタのベース領域を形成
する第１導電形の半導体領域によって構成され、第２導
電形の接点領域と半導体領域はトランジスタのエミッタ
領域とコレクタ領域とを形成する請求項１または２記載
の半導体デバイス。 - 【請求項６】次の工程より成ることを特徴とする半導体
デバイスの製造方法。 （ａ）第１導電形のシリコン領域の表面に第１抗酸化層
を設け、 （ｂ）第１の材料の第１の層を前記の第１抗酸化層上に
設け、 （ｃ）前記の第１の層よりパターンをエッチし、 （ｄ）前記の第１の材料に対して選択的にエッチ可能な
第２の材料を前記の第１層の周囲に設け、 （ｅ）第１抗酸化層の被覆されてない部分を除去し、 （ｆ）シリコン領域の露出部分にくぼみを設け、 （ｇ）別の抗酸化層をアセンブリ上に設け、 （ｈ）この別の抗酸化層を、表面に平行なすべての面か
らプラズマエッチングにより除去し、 （ｉ）前記の別の抗酸化層で被覆されてないシリコン表
面に熱酸化により第１酸化物層を設け、 （ｊ）前記の別の抗酸化層を除去した後、前記のくぼみ
を、デポジテョンおよび平面化によって、強くドープさ
れた第２導電形のシリコン層によりシリコン領域の表面
より上の高さ迄満たし、 （ｋ）縁部分を選択エッチングにより除去し、 （ｌ）ドーパントの導入により、前記の縁部分の下方に
位置するシリコン内に中間領域を形成し、 （ｍ）第１の抗酸化層の露出部分を除去し、 （ｎ）第１の材料の第１の層を選択エッチングにより除
去し、 （ｏ）露出されたシリコンに熱酸化によって第２酸化物
層を設け、第２導電形の接点領域を、第２導電形の強く
ドープされたシリコン層よりの拡散によってシリコン領
域内に形成する。 - 【請求項７】第１の材料はシリコンである請求項６記載
の製造方法。 - 【請求項８】縁部分は酸化シリコンより成る請求項７記
載の製造方法。 - 【請求項９】第１の材料は酸化シリコンより成り、縁部
分は、酸化シリコンに対してエッチ可能なガラスより成
る請求項６乃至８の何れか１記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8700640A NL8700640A (nl) | 1987-03-18 | 1987-03-18 | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| NL8700640 | 1987-03-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244775A JPS63244775A (ja) | 1988-10-12 |
| JP2597631B2 true JP2597631B2 (ja) | 1997-04-09 |
Family
ID=19849726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059541A Expired - Lifetime JP2597631B2 (ja) | 1987-03-18 | 1988-03-15 | 半導体デバイスおよびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4894702A (ja) |
| EP (1) | EP0300514B1 (ja) |
| JP (1) | JP2597631B2 (ja) |
| KR (1) | KR880011935A (ja) |
| DE (1) | DE3886606T2 (ja) |
| NL (1) | NL8700640A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2536616B2 (ja) * | 1989-03-15 | 1996-09-18 | 日本電気株式会社 | 半導体装置 |
| GB2230134A (en) * | 1989-04-05 | 1990-10-10 | Philips Nv | A method of manufacturing a semiconductor device |
| DE69031784D1 (de) * | 1989-04-05 | 1998-01-22 | Koninkl Philips Electronics Nv | Halbleiteranordnung mit einem Kollektorbereich, einem Basisbereich und einem Emitterbereich, und Verfahren zu deren Herstellung |
| EP0450091A4 (en) * | 1989-10-20 | 1993-12-22 | Oki Electric Ind Co Ltd | Method of producing semiconductor integrated circuit devices |
| US20090212394A1 (en) * | 2005-04-28 | 2009-08-27 | Nxp B.V. | Bipolar transistor and method of fabricating the same |
| DE102007029756A1 (de) * | 2007-06-27 | 2009-01-02 | X-Fab Semiconductor Foundries Ag | Halbleiterstruktur zur Herstellung eines Trägerwaferkontaktes in grabenisolierten SOI-Scheiben |
| US9000527B2 (en) | 2012-05-15 | 2015-04-07 | Apple Inc. | Gate stack with electrical shunt in end portion of gate stack |
| US8912584B2 (en) | 2012-10-23 | 2014-12-16 | Apple Inc. | PFET polysilicon layer with N-type end cap for electrical shunt |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166071A (ja) * | 1985-01-17 | 1986-07-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6221270A (ja) * | 1985-07-19 | 1987-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1129118A (en) * | 1978-07-19 | 1982-08-03 | Tetsushi Sakai | Semiconductor devices and method of manufacturing the same |
| DE2946963A1 (de) * | 1979-11-21 | 1981-06-04 | Siemens AG, 1000 Berlin und 8000 München | Schnelle bipolare transistoren |
| US4338138A (en) * | 1980-03-03 | 1982-07-06 | International Business Machines Corporation | Process for fabricating a bipolar transistor |
| NL8202686A (nl) * | 1982-07-05 | 1984-02-01 | Philips Nv | Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze. |
| JPH0618198B2 (ja) * | 1984-02-15 | 1994-03-09 | 株式会社日立製作所 | 半導体装置 |
| US4571817A (en) * | 1985-03-15 | 1986-02-25 | Motorola, Inc. | Method of making closely spaced contacts to PN-junction using stacked polysilicon layers, differential etching and ion implantations |
| US4792837A (en) * | 1986-02-26 | 1988-12-20 | Ge Solid State Patents, Inc. | Orthogonal bipolar transistor |
| EP0246682A1 (en) * | 1986-04-23 | 1987-11-25 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising an electrode made of polycrystalline silicon |
-
1987
- 1987-03-18 NL NL8700640A patent/NL8700640A/nl not_active Application Discontinuation
-
1988
- 1988-03-03 US US07/163,428 patent/US4894702A/en not_active Expired - Lifetime
- 1988-03-09 DE DE3886606T patent/DE3886606T2/de not_active Expired - Fee Related
- 1988-03-09 EP EP88200451A patent/EP0300514B1/en not_active Expired - Lifetime
- 1988-03-15 JP JP63059541A patent/JP2597631B2/ja not_active Expired - Lifetime
- 1988-03-15 KR KR1019880002694A patent/KR880011935A/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166071A (ja) * | 1985-01-17 | 1986-07-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6221270A (ja) * | 1985-07-19 | 1987-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| NL8700640A (nl) | 1988-10-17 |
| KR880011935A (ko) | 1988-10-31 |
| JPS63244775A (ja) | 1988-10-12 |
| EP0300514B1 (en) | 1993-12-29 |
| US4894702A (en) | 1990-01-16 |
| DE3886606T2 (de) | 1994-06-30 |
| EP0300514A1 (en) | 1989-01-25 |
| DE3886606D1 (de) | 1994-02-10 |
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