JPS6221270A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法に関し、特に、バイポ
ーラ集積回路、ＭＯＳ集積回路、ＦＩＴ集積回路などの
、高速、高集積化に適したトランジスタ素子の製造方法
に関する。

従来の技術 最近の集積回路の分野において、トランジスタのスイッ
チング速度の改良に対して、新しい技術が、展開されて
きている。これらの技術の主要な改良点は、例えば、バ
イボーヲ集積回路において、ＮＰＮ）ランシスタのコレ
クタ・ベース接合容量。

コレクタ抵抗、ベース抵抗および素子分離容量等の低減
と安定で良好な不純物プロワ“１イルを有するエミッタ
・ベース接合の形成に、主眼がおかれている。超高速シ
リコン・バイポーラ・デバイスの製造技術で、最も簡便
な方式としてスーパー・セルファラインド　プロセス　
テクノロジー（５ｕｐｅｒ　５ｅｌｆ　−ａｌｉｇｎｅ
ｄ　Ｐｒｏｃｅｓｓ　Ｔｅｃｈｎｏｌｏｇｙ：５ＳＴ）
［：サカイ他グロシーディング　オブ１２ス　コンフエ
レンス　オン　ソリッド　ステート　デバイシズ（５Ａ
ＫＡＩ　ｅｔａｌ、　Ｐｒｏｃ、　ｏｆ　１２−ｔｈ　
Ｃｏｎｆ、ｏｎ　５ｏｌｉｄ　５ｔａｔｅ　ｄｅｖｉｃ
ｅｓ　）　。

ＴｏＫｙＯｒＡｕｇ　、　１９８０　、　ＰＰ、　６７
−６８　：サカイ他エレクトロニクス　レターズ（５Ａ
ＫＡＩｅｔａ１．　　Ｅｌｅｃｔｒｏｎｉｃｓ　　Ｌｅ
ｔｔｅｒｓ　　）　　１ａ　ｔｈ　　人ｐｒｉ１１９８
３　、　’１０１．１９　、　ＮＯ，８，ＰＰ、　２８
３−２８４〕が、知られている。このＳＳＴ方式の採用
によって、１枚のホト・マスクにより、ベースおよびエ
ミッタ領域、ベース電画の引き出し部のポリシリコン領
域を形成することができ、従来の方式で使用していた３
〜４枚のホトマスクの位置合せ誤差をみこむ必要がなく
、自己整合性が高く、微細なトランジスタを、通常の光
露光技術を用いて簡便に制御性良く、製造することがで
きる。

発明が解決しようとする問題点 高度の自己整合性によって形成される微細なトランジス
タが抱えている技術上の問題点は、それぞれのデバイス
に固有なものがある。例えば、ポリシリコンを電画引き
出し配線と素子の不純物領域の拡散源として用いたＳＳ
Ｔ方式等のバイポーラ・トランジスタの製造において、
浅い内部ベース形成による高速化をめざす時、トランジ
スタの構造とその製造方法に関連して、いくつかの問題
点が発生する。例えば、次のようなものがあげられる。

（１）　　エミッターが形成される内部ベースの不純物
プロファイルは高速化のため出来るだけ浅く急峻にする
ことが好ましい。このためＫは、エミッター形成の直前
に同じエミッター〇開口から内部ベース領域を形成すべ
きで、又、内部ベースは・プロファイルをくずさないよ
うに、外部ベース電唖引き出し用のポリシリコン表面に
絶縁膜を形成する熱酸化工程の後で、形成する方が良い
。

（２）ベース・エミッタ間の絶縁膜に発生するピンホー
ルによる電気的耐圧劣化を改善するためにハ、ベースの
ポリシリン電極とエミッターのポリシリコン霊前との間
の絶縁膜を３０００〜５０００人と出来る限り厚く形成
すべきである。

この時、必然的に、外部ベースとエミッタとの距離が大
きくなシ、内部ベースに対するベース抵抗が大きくなり
やすい。

（３）高速化のため、外部ベースと内部ベースを浅く形
成してゆくと、上述した（１）と（２）の状況において
外部ベースと内部ベースとの接続が困難となる。

（４）単結晶シリコン上に直接ポリシリコンを堆積し、
この後、ポリシリコンを除去する場合、工ソチング方法
によってはエミッタ部の結晶面が荒れやすく、量産上の
制御性が困難となる。

（５）ポリシリコン膜等のオーバーハングの下で、シリ
コン単結晶面を露出させた場合、湿式の洗浄処理によっ
て、オーバーハングの下のシリコン単結晶表面に序薄（
数十人）のシリコン酸化膜が成長しやすいので、このオ
ーバーハングの下に別のポリシリンを残置させ、オーバ
ーハングしたポリシリコンと単結晶シリコンとを導通さ
せようとした時、接触性が悪化しやすい。

（６）ベース電序取り出し用のポリシリコンの配線容量
をへらすために、ベースの半導体領域からの取り出し配
線下に比較的厚い絶縁膜を自己整合的に形成する必要が
ある。

本発明は、この様な点に濫みてなされたもので、微細な
集積化された半導体装置の新しい製造方法を提供する。

問題点を解決するための手段 本発明は、第１導電型の半導体層の素子形成予定部上に
、第１のマスク材膜を形成する工程と、前記第１マスク
材膜上に第２のマスク材パターンを形成する工程と、前
記第２のマスク材パターンをマスクとして、この周囲の
第１のマスク材膜に開口を形成する工程と、前記開口に
絶縁物を形成し、第２のマスク材パターン直下の第１の
マスク材膜領域を限定する工程と、前記第２のマスク材
パターンの側面から、少なくとも、前記開口が形成され
ている。あるいは、形成が予定されている部分を越える
距離だけ離間させた第３のマスク材パターンを形成する
工程と、前記第３のマスク材パターンと前記開口部との
間に規定された電画取り出し用の第１のマスク材パター
ンの直下に、第２導電型の第１の半導体領域を形成する
工程とを具備してなる半導体装置の製造方法を提供する
ものである。

作用 本発明による手段を、例えば、ＮＰＮ）ヲンジスタに適
用した時、手段の各要素が下記の様な作用を生じさせる
。

（１）エミッターとベース間の絶縁膜を熱酸化等によっ
て形成しないで、堆積法による比較的厚い酸化膜を形成
することができ、しかもエミッター〇開口から内部ベー
スを形成できたので、急峻す内部ベースのプロファイル
が形成でき、高速性が増す。

（２）　　エミッターとベース間の絶縁膜として堆積さ
せた任意の厚みのシリコン酸化膜を比較的厚く形成する
ことができたので、電気的耐性を向上することができる
。

（３）中間ベースの採用によって、外部ベースと内部ベ
ースの接続を簡単化することができ、ベース抵抗を少さ
くすることができる。

（４）　　エミッタ形成部の半導体層上に、第１のマス
ク材膜として直接にポリシリコンを形成し、最後までこ
のポリシリコンを残す方法とシリコン酸化とポリシリコ
ンとの２層構成膜で第１のマスク材膜を形成しておいて
、ポリシコンをエツチングするときシリコン酸化膜でエ
ミッター表面を保護する方法とをそれぞれ採用すること
ができるので、エミッターの単結晶シリコン表面が荒さ
れなく、良好な特性が得られる。

（５）　　オーバーハングの下にポリシリコンを残置さ
せる工程がなく、単結晶半導体層に対して、良好な電庵
引き出しができる。

（６）ベース電極取り出し用のポリシリコン配線の下に
、第３のマスク材パターンとして比較的厚いシリコン酸
化膜を自己エミッタに対して自己整合的に形成すること
ができ、配線容量を減らすことができる。

（７）第２のマスク材パターンで規定されるエミッター
に対して、主要な構成部分を自己整合的に形成すること
ができ、微細な素子を実現できる。

本発明の手段による作用は、ＭＯ３素子、接合形ＦＥＴ
　、縦型ＦＩＴ等のゲート領域近傍の主要な部分の形成
に用いることが可能で、例えば、エミッター形成予定部
が、ゲート形成予定部となり、中間ベースを、ＭＯ８素
子の低ドープト・ドレイン（ＬＤＤ）に対応させること
ができ、１μ以下の微細な寸法の素子を自己整合的に形
成でき、優れた種々の半導体装置を実現させることがで
きｔ。

実施例 第１図は、本発明の一実施例の方法によって形成された
バイポーラＮＰＮＩ−ランジスタの主要部の断面図で、
導電性のポリシリコン１０１５Ｂ。

１２６人から拡散されたエミッターとなるｎ型の半導体
領域１２４人、このエミッター用のポリシリコンとベー
ス用のポリシリコン１０５Ａ　、　１１８Ａとの間に介
在する絶縁膜１１３人、　１１３Ｂ、外部ベースとなる
ｐ型の半導体領域１１９Ａ、１１９Ｂ内部ベースとなる
ｐ型の半導体領域１２３、中間ベースとなるｐ型の半導
体領域１１２Ａ、１１２Ｂ等が１μ以下の微細な寸法で
自己整合的に形成されていて、しかも、トランジスタの
主要部の周辺に比較的厚い酸化膜１１６を形成すること
ができ、ベース引き出し用のポリシリコン１１６ムの配
線容量を小さくすることができて、高速性に優れた構造
となっている。第１図の構成では、第１のマスク材は、
ポリシリコン１０６人、　１０５Ｂ　。

１０６Ｇであシ、第２のマスク材パターンは、すでに除
去されているが、ポリシリコン１Ｑ５Ｂ上に存在してい
た。第３のマスク材パターンは、第１のマスク材パター
ンであるポリシリコンを選択的に酸化した熱酸化膜１１
６であり、第２のマスク材パターンの周囲の第１のマス
ク材膜の開口は第１のマスク材パターン１０５人と’１
０６Ｂとの間に形成されており、この開口に形成された
絶縁物はシリコン酸化膜１１３Ａ　、　１１３Ｂに対応
し、又第２導電型の第１の半導体領域は、外部ベースと
なるｐ型の半導体領域１１９人、　１１９Ｂとなってい
る。

次に本実施例方法として、第２図（２Ｌ）〜（ｊ）を用
いて、バイポーラＮＰＮ　）ランジスタの製造方法につ
いて説明する。

（１）ｐ型の半導体基板１０１にｎ型の埋込み層１０２
を形成し、この上にｎ型のエピタキシャル半導体層１Ｑ
３を形成し、素子間の深い分離のためのシリコン酸化膜
１０４を通常の方法に従って形成し、半導体層１０３上
に、順次約３００ｏ人のポリシリコン１０８ｉ、約６０
０人のシリコン窒化膜１０６、約１００Ｑ人のポリシリ
コン１０７を形成し、この３層膜を第１のマスク材膜と
し、この膜上に第２のマスク材パターンとして約７００
０人のシリコン窒化膜パターン１０８人を約１．２μの
幅で形成し、さらに、全面に約５００人シリコン窒化膜
１０９を堆積し、第２のマスク材パターン１０８人ノ側
面に約２６０ｏ人の厚みで、リン硅化ガラス（ＰＳＧ）
１１０Ａ、１１０Ｂを残置させた。

ＰＳＧｌ　１ＱＡ　、１１０Ｂを第２のマスク材パター
ンの側面に残置させる方法として、全面に約２５００人
のＰＳＧを堆積させ、リアイティプ・イオン・エツチン
グ法（ＲＩＥ）等の垂直方向の異方性のエツチングにて
、ＰＳＧをエツチングして、はぼ、垂直な側面を有する
第２のマスク材パターンの側面にのみＰＳＧｌｌｏＡ。

１１０Ｂを残置させた。（第２図（ｌａ）　’）（２）
ＰＳＧ１１０人、１１０Ｂをマスクとして、シリコン窒
化膜１０９をエツチングし、シリコン窒化膜パターン１
０９人、１０９Ｂを形成し、さらに、熱酸化によってポ
リシリコン１０７を選択酸化し、酸化膜１１１Ａ、１１
１Ｂを形成した。（第２図（ｂ）） （３）等方性のエツチングにて、シリコン窒化膜１０９
Ａ　、１０９Ｂを除去し、シリコン窒化膜１０８人とシ
リコン酸化膜１１１人、１１１Ｂをマスクとし、露出し
たポリシリコン１０７Ａ。

シリコン窒化膜１０６．ポリシリコン１ｏ６を順次エツ
チングして、第２マスク材パターン１０８人の周囲に開
口を形成した。この開口から、ポロン等をイオン注入し
て中間ベースとなるｐ型の半導体領域１１２Ａ　、　１
１２Ｂを形成し、全面に約２００人ノＣＶ　Ｄ　−５ｉ
０２膜１１３を堆積させた。ここで、第２図（！Ｌ）の
ＰＳＧと同じ方法にて、第２のマスク材パターン１０８
人の側面にポリシリコン膜１１４Ａ　、　１１４Ｂヲ残
置させた。（第２図（Ｃ）） （４）ポリシリコン膜１１４人、　１１ａＢＱマスクと
して、ＯＶ　Ｄ　−５ｉ０２膜１１３をエツチングして
、８ｉ０２膜１１３人、　１１３Ｂを残置させて、ここ
で、ポリシリコン膜１１４Ａ、１１４Ｂを除去し、さら
に、この５ｉ０２膜１１３Ａ　。

１１３Ｂｉマスクとして、シリコン窒化膜１０６Ａ　、
１０６Ｇをエツチングし、ポリシリコン１０６人、１０
Ｅ５Ｃの表面を露出させた。

（第２図（ｄ）） （５）ＲＩＥ等の異方性のエツチングにて、５ｉ０２膜
１１３Ａ　、　１１３Ｂを垂直に工・ノチングして、第
２のマスク材パターン１０８人の側面に５ｉ０２膜１１
３人、１１３Ｂを残置させ、シリコン窒化膜１０６Ｄ、
１０６Ｅの表面を露出させた。

（第２図（ｅ）） （６）熱酸化によって、ポリシリコン１０６人。

１０５Ｃを選択酸化して、第３のマスク材パターンとな
るシリコン酸化膜１１５を形成した。

（第２図（ｆ）） （ｉ１′）　ＲＩＥ等の異方性のエツチングにて、シリ
コン窒化膜をエツチングして、シリコン窒化膜１０６Ｄ
　、１０６Ｋを除去して、ポリシリコン１０５Ａ　、１
　ｏｓｃの表面を露出させ、全面て約３０００人のポリ
シリコン１１６を堆積１．。

シリコン窒化膜１１７をマスクとして、ポリシリコンを
選択酸化し、シリコン酸化膜１１８Ａ。

１１８Ｂを形成し、ベース引き出し用のポリシリコン１
１６を形成した。この選択酸化の直前にポリシリコン１
１８にボロン等がイオン注入され、熱処理によって外部
ベースとなるｐ型の第１の半導体領域１１９人、１１９
Ｂが形成された。（第２図（ｇ）） （８）　　シリコン窒化膜１１７を除去し、全面に約３
０００人のＣｖＤ　−５ｉｏ２１２０を堆積し、ホト・
マスク工程によってエミッター形成予定部の近傍のＣＶ
　Ｄ　−５ｉ０２膜１２０をエツチングして、ＯＶ　Ｄ
　−５ｉ０２膜１２ＯＡ　、　１２０Ｂを残置させ、こ
の膜の半導体層からの高さと、エミッタ形成予定部上の
ポリシリコン１１６の高さとを、はぼ一致させた。エミ
ッター形成予定部周辺の段差部の開口を埋没させる厚み
で、Ｇ　Ｖ　Ｄ　−５ｉ０２膜１２１を全面に堆積した
。

（第２図中）） （９）　　ＣＶＤ−８ｉ０２膜１２２を平坦ニハソクエ
ツチングして、ポリシリコン１１６の表面を露出させた
。ココで、Ｇ　’ｉ　Ｄ　−５ｉ０２膜１２ＯＡ　。

１２０Ｂ　、　１２１　Ａ　、　１２１　Ｂをマスクと
して、ＲＩＦ、等の異方性のエツチングにて、ポリシリ
コン１１６をエツチングして、第２のマスク材パターン
１０８人の表面を露出させた。０ｖＤ−５ｉ０２膜１２
１Ａと１１３人、１１３Ｂと１２１Ｂの間の開口を埋没
させるため、全面にＣＶ　Ｄ　−５ｉ０２膜１２２を堆
積させた。（第２図（１）） ［１０１ＣＶ　Ｄ　−５ｉ０２膜１２２を平坦にバック
エツチングして、第２のマスク材パターンであるシリコ
ン窒化膜１０８人の表面を露出させ、このシリコン窒化
膜１０８人を選択的にエツチングして、さらに、ポリシ
リコンＩ　Ｑ７Ａ　、シリコン窒化膜１０６Ｂを、順次
エツチングして、ポリシリコン１０５Ｂの表面を露出さ
せた。ポリシリコン１０６Ｂ中にボロン等のイオン注入
をし、熱処理にて、内部ベースとなるｐ型の半導体領域
１２３を形成し、ホトマスク工程によってコレクタ電序
引き出しのための開口を形成した後、全面にポリシリコ
ン（１２６ム、１２５Ｂに相当）を堆積し、このポリシ
リコンを通じて、砒素等の不純物を拡散させ、エミッタ
となるｎ型半導体領域１２４人、コレクタ用のｎ型半導
体領域１２４Ｂを形成し、通常の工程に従って人ｌ電翫
１２７Ａ　、　１２７Ｂ　、　１２７ｃ等を形成した。

（第２図０）） 本発明の第１の実施例の各工程において採用した方法の
他に、いくつかの方式が考えられる。例えば、第２図（
ｆ）の工程において、外部ベースの不純物濃度の制御性
をよくするために、ポリシリコン１１６の堆積の前に、
ポリシリコン１０６人。

１０６Ｃにボロン等をイオン注入して、外部ベースを形
成する方法がある。第２図（ｇ）において、ポリシリコ
ン１１６０代りに、高融点金属、金属シリサイド等種々
の導電材を庚用することができる。

この場合、金属等を、ホトマスク工程によってエツチン
グするとシリコン酸化膜１１８Ａ　、　１１８Ｂ等は形
成されない。第２図（ｈ）〜（ｉ）において、ポリシリ
コン１１６のエミッター形成予定部を除去する方法とし
て、エミ・ツタ−形成予定部上のポリシリコン１１６に
高濃度のポロン等の不純物をドーピングさせてから、エ
ミッタ形成予定部上のポリシリコン１１６を選択的にエ
ツチングする方法がある。又、大きな方式の選択として
、第１のマスク材のポリシリコン１０５の下に約４００
０人度のシリコン酸化膜を形成しておく方法がある。

この場合、このシリコン酸化膜は、ポリシリコン膜１０
５のエツチングのストッパーあるいは、第２図（０の工
程において、ポリシリコン１０６ム。

１０６Ｃを酸化するとき、半導体層１０３の酸化防止膜
となるので、酸化誘起欠陥を減少させることができる。

この方式の場合、ポリシリコン１０６は、適時除去され
、ポリシリコン１１６Ａ　。

１２５Ａ等が、単結晶半導体層に直接に、接続されるこ
とになる。エミッターの幅を狭くしたい場合には、エミ
ッター用の開口を形成して、一度半導体層表面を露出さ
せ、この開口をふさがない程度）ＣＶ　Ｄ　−５ｉ０２
膜を堆積させ、ＲＩＥ等の異方性の１ソチングにて、開
口の側面にのみ、ＣＶＤ−５ｉ０２膜を残置させ開口を
狭くして、エミッター用のポリシリコン１２５Ａ７’ｒ
形成して、エミッター幅を狭くする方法を採用できる。

本発明による第２の実施例として、第３図ｅ）〜（ｉ）
を用いて、ＮＰＮトランジスタの製造方法について説明
する。この実施例は、第１の実施例と基本的には、同じ
工程が多いので、これと異なる点について述べる。

（１）半導体層１０３上に第１のマスク材として約４０
００人のポリシリコン１０５、第２のマスク材となる約
ｅｏｏｏ人のシリコン窒化膜を形成し、エミッタ形成予
定部上に約１μ幅のレジストパターン１３０を形成した
。（第３図（ａ））（２）　　レジストパターン１３０
をマスクとして、エツチングばて第２のマスク材パター
ン１０８Ａを形成し、全面にシリコン窒化膜１３１．Ｃ
ＶＤ−５ｉｎ２膜１３２を堆積し、第２のマスク材パタ
ーン１０８人の側面に約８Ｑ００人のポリシリコン１３
３Ａ　、１３３Ｂを残置させた。（第３図（ｂ）） （３）ポリシリコン１３３Ａ　、１３３Ｂをマスクとシ
テ、ＣＶ　Ｄ　−５ｉ０２膜１３２をエツチングしてか
ら、ポリシリコン１３３Ａ　、１３３Ｂを除去した後、
パターンニングされたＣ　Ｖ　Ｄ　−３ｉ０２膜１３２
ｔ−マスクとして、シリコン窒化膜１３１ヲエツチンク
しテカら、ＣＶ　Ｄ　−５ｉＯｚ膜１３２を除去した後
、ポリシリコン１０５を選択酸化して、第３のマスク材
パターンとなるシリコン酸化膜１３４を形成し、全面に
約３０ｏＯ人のＰＳＧ膜１３５を堆積した。（第３図（
Ｃ））（４）ＲＩＢ等の異方性のエツチングＰＳＧ膜１
３５を第２のマスク材パターン１０８Ａの側面に残置さ
せ、これをマスクとして、シリコン窒化膜１３１　Ａ　
、　１３１　Ｂエツチングしてポリシリコン１０５の表
面を露出させ、この露出面を少し酸化して、酸化膜１３
６Ａ　、１３６Ｂを形成した。（第３図（ｄ）） （句　シリコン窒化膜１３１　Ａ　、　１３１　Ｂを除
去し、ＲＩＥ等の異方性のエツチングにて、第２のマス
ク材パターン１０８Ａの周囲のポリシリコン１０５に開
口を形成し、この開口から中間ベースとなるｐ型半導体
領域１１２Ａ　、　１１２Ｂを形成し、全面に絶縁膜と
なる約３５０ｏ人のシリコン酸化膜１１３を堆積した。

（第３図（ｅ））（６）第１の実施例と同様にして、Ｃ
Ｖ　Ｄ　−５ｉ０２膜１２１まで形成した。（第３図（
ｆｌ）け）第１の実施例と同様にして、Ｇ　Ｖ　Ｄ　−
５ｉＯｚ膜１２２まで形成した。（第３図（ｇ））（ｓ
）　　ＣＶＤ−３ｉ０２膜を平坦にバック・エツチング
して第２のマスク材パターン１０８人の表面を露出させ
、エツチングにて第２のマスク材パターンを除去し、ポ
リシリコン１ｏ５Ｂ（７）表面を露出させ、このポリシ
リコン中にボロン等をイオン注入して、熱処理にて、内
部ベースとなるｐ型の半導体領域１２３を形成した。（
第３図（ｈ）） （９）　　ホトマスク工程によってコレクタ電翫取り出
し用の開口を形成し、ポリシリコン１０６Ｂ中と半導体
）ｊ７ｉ１ｏ３中に、砒累等をイオン注入し、熱処理に
て、エミッタとなるｎ型の半導体領域１２４人、コレク
タ電酢取り出し領域１２４Ｂを形成し、さらに通常の工
程に従ってＡ７！電序１２７Ａ　、　１２７Ｂ、１２７
Ｃ等を形成した。

（第３図（１）） 本発明による第２の実施例の特徴は、膜構造が簡単化さ
れていることと、第３のマスク材ノくグーンとなるシリ
コン酸化膜１３４を形成する熱酸化の後で、第２マスク
材パターンの周囲の開口を形成し、中間ベースとなるｐ
型の半導体領域１１２Ａ　。

１１２Ｂが形成されていて熱処理が少ないので、中間ベ
ースが内部べ・−ス側に侵入しに〈〈なっていて、良好
な内部ベースのプロファイルが得られることにある。

本発明による第３の実施例として、第４図を用いて、Ｐ
チャンネルＭＯ３）ランジスタの製造方法について説明
する。ＭＯ３累子０ゲート領域がバイポーラＮＰＮ）ラ
ンジスタのエミッタ領域に対応するが、ＭＯ３素子では
、内部ベース、エミッタに相当する半導体領域は形成さ
れず、ゲート下のチャンネル領域となる。第４図は、Ｐ
チャンネ／Ｌ／ＭＯ３素子の断面を示しているが、第１
のマスク材として、約５００人のシリコン酸化膜１４１
Ａ、１４１Ｂ、１４１Ｇと約３０００人のポリシリコン
１０５Ｂが用いられており、第２のマスク材パターンと
なるシリコン窒化膜１ｏ　８　Ａが形成されていて、シ
リコン酸化膜１４１Ｂがゲート酸化膜、ポリシリコン１
０５Ｂがゲート導電材膜、ソースとなるｐ型の第１の半
導体領域１１９人から、ソース引き出し電１ｉ１０θ人
が直接に、接続されていて、同じく、ドレインとなるｐ
型の第１の半導体領域１１９Ｂに、ドレイン引き出し電
１ｉ１０６Ｂが接続され、中間ベースに相当する低濃度
のｐ型不純物領域１１２Ｂが、所謂、ＬＤＤ領域どなり
、ソース、ドレイン等をポリシリコン等の導電材膜にて
、１μ以下の開口から、自己整合的に引き出すことが可
能となっている。

他の半導体素子の例として、接合型ＦＩＥＴでは、エミ
ッタ部が、ゲート部、内部ベースがチャンネル部に対応
し、縦型ＦＥＴでは、エミッタ一部がソース部あるいは
ドレイン部、内部ベースに相当する部分は形成されない
が、この部分がチャンネル部に対応し、外部ベースがゲ
ート部として用いることができ、いずれの場合も、中間
ベースに相当する部分を形成することによってトランジ
スタ特性を改善することが可能で、しかも、製造上の制
御性を良くしている。

発明の効果 以上のように本発明によればポリシリコン等の導電材膜
を用いた浅い接合で形成された高速用の微細な素子の主
要部を制御性よく、自己整合的に製造する方法を提供す
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例方法により製造したバイポー
ラＮＰＮ　）ランジスタの構造を示す断面図、第２図（
８Ｌ）〜（ｊ）は本発明の第１の実施例におけるＮＰＮ
　トランジスタの製造方法を説明するための工程断面図
、第３図（ｉａ−）〜（ｉ）は、本発明の第２の実施例
におけるＮＰＮ　）ヲンジスタの製造方法を説明するた
めの工程断面図、第４図は本発明の第３の実施例におけ
るＰチャンネ／Ｉ／ＭＯＳトランジスタの製造方法を説
明するための断面図である０１０１・・・・・・ｐ型シ
リコン半導体基板、１０２゛＝・・・ｎ型の埋込半導体
領域、１０３・−・・・・ｎ型のエビタキンヤル層、１
０４，１１０ム、１１０Ｂ。 １１１人、１１１Ｂ、１１３，１１３Ａ、１１３Ｂ。 １１５．１１８人、　１１８Ｂ　、　１２ＱＡ　、１２
ＱＢ。 １２１．１２１人、１２１Ｂ、１２２，１２６゜１３２
．１３５，１３６Ａ、１３６Ｂ、１４１１゜１ａ１Ｂ　
、　１ａ１Ｇ−・−＝シリコン酸化膜、１ｏ６゜１０５
Ａ、１０５Ｂ、１０６Ｃ，１０了、１０７Ｊ１１６．１
１６Ａ、１１６Ｂ、１２５Ａ、１２６Ｂ・・・・・・ポ
リシリコン、１０６，１ｏ８Ａ、１０８Ｂ。 １ｏ６Ｇ、１０６Ｄ、１０６Ｅ、１ｏ８，１ｏＢ人。 １０９．１０９Ａ、１０９Ｂ、１１７，１３１　　。 １３１Ａ、１３１Ｂ・・・・・・シリコン窒化膜、１１
２Ａ　。 １１２Ｂ　、　１１９Ａ　、　１１９Ｂ　、　１２３・
・・・・・ｐ型半導体領域、１２４１．１２４Ｂ・・・
・・・ｎ型半導体領域、１２７Ａ　、　１２７Ｂ　、　
１２７Ｇ・・・・・・金属電画、１３０・・・・・・レ
ジスト、１４０・・・・・・ｎ型シリコン半導体基板。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名！＋
＋５ＡＩブｆ５４．Ｉ２５Ａ−−一求０リシリコン１２
７Ａ−金４を棒 ｆＬＪ、ｌｌ８Ａ、Ｉ橢・１ｔｌ−−−シリコンミ９ブ
ごＩｌ延第　２　図 第３図 ｒｙｏ−−−ｔ、−ノスＬ 第　３　図

Claims (4)

【特許請求の範囲】
1. （１）第１導電型の半導体層の素子形成予定部上に、第
   １のマスク材膜を形成する工程と、前記第１のマスク材
   膜上に第２のマスク材パターンを形成する工程と、前記
   第２のマスク材パターンをマスクとして、この周囲の第
   １のマスク材膜に開口を形成する工程と、前記開口に絶
   縁物を形成し、第２のマスク材パターン直下の第１のマ
   スク材膜領域を限定する工程と、前記第２のマスク材パ
   ターンの側面から少なくとも前記開口が形成されている
   か、あるいは、形成が予定されている部分を越える距離
   だけ離間させた第３のマスク材パターンを形成する工程
   と、前記第３のマスク材パターンと前記開口部との間に
   規定された電極取り出し用の第１のマスク材パターンの
   直下に、第２導電型の第１の半導体領域を形成する工程
   とを具備してなる半導体装置の製造方法。
2. （２）第１のマスク材を、少なくとも半導体層側から順
   に絶縁膜と導電材膜とで形成するとともに、電極取り出
   し用の第１のマスク材パターンを除去して開口を形成し
   、この開口を通じて第２導電型の第１の半導体領域に接
   続する導電材パターンを形成するようにした特許請求の
   範囲第１項記載の半導体装置の製造方法。
3. （３）第２のマスク材パターン直下の第１のマスク材膜
   の絶縁膜と導電材膜とをそれぞれゲート絶縁膜とゲート
   電極として使用してなる特許請求の範囲第２項記載の半
   導体装置の製造方法。
4. （４）第１導電型の半導体層の素子形成予定部上に、第
   １のマスク材膜を形成する工程と、前記第１のマスク材
   膜上に第２のマスク材パターンを形成する工程と、前記
   第２のマスク材パターンをマスクとして、この周囲の第
   １のマスク材膜に開口を形成する工程と、前記開口に絶
   縁物を形成し、第２のマスク材パターン直下の第１のマ
   スク材膜領域を限定する工程と、前記第２のマスク材パ
   ターンの側面から少なくとも前記開口が形成されている
   あるいは、形成が予定されている部分を越える距離だけ
   離間させた第３のマスク材パターンを形成する工程と、
   前記第３のマスク材パターンと前記開口部との間に規定
   された電極取り出し用の第１のマスク材パターンの直下
   に、第２導電型の第１の半導体領域を形成する工程と、
   第２のマスク材パターン周囲の開口部から、半導体層中
   に第２導電型の第２の半導体領域を形成する工程を具備
   してなる 半導体装置の製造方法。