JPS63241962A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS63241962A JPS63241962A JP7509687A JP7509687A JPS63241962A JP S63241962 A JPS63241962 A JP S63241962A JP 7509687 A JP7509687 A JP 7509687A JP 7509687 A JP7509687 A JP 7509687A JP S63241962 A JPS63241962 A JP S63241962A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体上の同一の不純物導入マスクによりベ
ース領域と該ベース領域内のエミッタ領域とが形成され
て成る半導体装置及びその製造方法に関する。
ース領域と該ベース領域内のエミッタ領域とが形成され
て成る半導体装置及びその製造方法に関する。
本発明は、コレクタとなる半導体領域にベース活性領域
及びベース取り出し領域を形成し、ベース活性領域内に
エミッタ領域を形成した半導体装置において、同一の不
純物導入マスクにより自己整合的に、ベース活性領域及
びエミνり領域を形成するとともに、ベース取り出し電
極下のベース取り出し領域とベース活性領域との間の表
面部に、ベース活性領域よりも濃度の低いベース接続用
の不純物領域を形成することにより、ベース接合を浅く
（シャロー化）でき、しかもベース活性領域” と
ベース取り出し領域との間を確実に接続可能とするもの
である。
及びベース取り出し領域を形成し、ベース活性領域内に
エミッタ領域を形成した半導体装置において、同一の不
純物導入マスクにより自己整合的に、ベース活性領域及
びエミνり領域を形成するとともに、ベース取り出し電
極下のベース取り出し領域とベース活性領域との間の表
面部に、ベース活性領域よりも濃度の低いベース接続用
の不純物領域を形成することにより、ベース接合を浅く
（シャロー化）でき、しかもベース活性領域” と
ベース取り出し領域との間を確実に接続可能とするもの
である。
高速かつ低消費電力のバイポーラトランジスタとして、
例えば第７図に示すような構造のものが知られている。
例えば第７図に示すような構造のものが知られている。
この第７図において、例えばｐ型の半導体基板１上にｎ
型半導体層が例えばエピタキシャル成長により設けられ
、このｎ型半導体層は酸化シリコン等の素子分離領域２
により幾つかの島状領域、例えば領域３等に分離されて
いる。
型半導体層が例えばエピタキシャル成長により設けられ
、このｎ型半導体層は酸化シリコン等の素子分離領域２
により幾つかの島状領域、例えば領域３等に分離されて
いる。
この島状領域３のｎ型半導体層の表面に臨んで、ｐ型の
ベース領域４が形成され、このベース領域４内にｎ゛型
のエミッタ領域５が形成されている。
ベース領域４が形成され、このベース領域４内にｎ゛型
のエミッタ領域５が形成されている。
このベース領域４は、略々中央部の本来のベースの機能
を果たすベース活性領域４１と、ベース電極取り出しの
ための高濃度の所謂グラフトベースＮｌ域４ｇとから成
っている。グラフトベース領域４ｇはｐ゛型型詰結晶９
９３７層ベース取り出し電極６からのｐ型不純物拡散に
より、またベース活性領域４１は上記ベース取り出し電
極６をマスクとするｐ型不純物注入により、それぞれ形
成される。エミッタ領域５は、上記ベース取り出し電極
６の少なくとも側壁に形成された絶縁Ｎ８をマスクとし
、この絶縁［８上に形成されたエミッタ取り出し用のｎ
１型多結晶シリコン層７からのｎ型不純′＃Ｊ導入によ
り形成される。さらに、ベース取り出し電極６には、１
１等のベース電極９Ｂが、またｎ９型多結晶シリコン層
７にはエミッタ電極９Ｅがそれぞれ接続されている。な
お、この第７図の例では、コレクタ領域となるｎ型エピ
タキシャル層の島状領域３に対して、ｎ“型の埋め込み
層１１及びｎ°型の電極取り出し領域１２を介してコレ
クタ電極９Ｃを電気的に接続している。
を果たすベース活性領域４１と、ベース電極取り出しの
ための高濃度の所謂グラフトベースＮｌ域４ｇとから成
っている。グラフトベース領域４ｇはｐ゛型型詰結晶９
９３７層ベース取り出し電極６からのｐ型不純物拡散に
より、またベース活性領域４１は上記ベース取り出し電
極６をマスクとするｐ型不純物注入により、それぞれ形
成される。エミッタ領域５は、上記ベース取り出し電極
６の少なくとも側壁に形成された絶縁Ｎ８をマスクとし
、この絶縁［８上に形成されたエミッタ取り出し用のｎ
１型多結晶シリコン層７からのｎ型不純′＃Ｊ導入によ
り形成される。さらに、ベース取り出し電極６には、１
１等のベース電極９Ｂが、またｎ９型多結晶シリコン層
７にはエミッタ電極９Ｅがそれぞれ接続されている。な
お、この第７図の例では、コレクタ領域となるｎ型エピ
タキシャル層の島状領域３に対して、ｎ“型の埋め込み
層１１及びｎ°型の電極取り出し領域１２を介してコレ
クタ電極９Ｃを電気的に接続している。
このような構造の所謂グラフトベース型のバイポーラト
ランジスタによれば、エミッタ、ベースの自己整合化に
よる工程の簡略化、寄生容量の低減化が図れ、エミツタ
幅の微細化、所謂シャロージヤンクション化が図れる。
ランジスタによれば、エミッタ、ベースの自己整合化に
よる工程の簡略化、寄生容量の低減化が図れ、エミツタ
幅の微細化、所謂シャロージヤンクション化が図れる。
しかしながら、バイポーラトランジスタをより高速化、
低消費電力化、高集積化するためには、さらに縦方向（
基板厚み方向）の縮小、所謂シャロージャンクシシン化
が求められており、特に、ベース深さのシャロー化が求
められている。
低消費電力化、高集積化するためには、さらに縦方向（
基板厚み方向）の縮小、所謂シャロージャンクシシン化
が求められており、特に、ベース深さのシャロー化が求
められている。
ところで、ベース接合深さをより浅くしベース幅をより
狭（するための技術として、従来より、■バッファ酸化
膜を介して低エネルギーでベース用不純物をイオン注入
し、低温度でアニール処理する。
狭（するための技術として、従来より、■バッファ酸化
膜を介して低エネルギーでベース用不純物をイオン注入
し、低温度でアニール処理する。
■多結晶シリコン中にベース用不純物を導入し、低温で
拡散させる。
拡散させる。
の２つの技術が知られているが、イオン注入によるダメ
ージを起因とする所謂増速拡散やチャネリングテイル等
の防止のため、上記■の技術が有効となってきている。
ージを起因とする所謂増速拡散やチャネリングテイル等
の防止のため、上記■の技術が有効となってきている。
しかしながら、上記■の技術を上記所謂グラフトベース
トランジスタの適用しようとした場合には、ベース活性
領域とグラフトベース領域との間の接続に関して、第８
図や第９図に示すような不都合が生ずる虞れがある。
トランジスタの適用しようとした場合には、ベース活性
領域とグラフトベース領域との間の接続に関して、第８
図や第９図に示すような不都合が生ずる虞れがある。
すなわち、ベース取り出し領域であるグラフトベース領
域４ｇはベース取り出し電極となるｐ゛゛多結晶シリコ
ン６からの拡散により形成され、またベース活性領域４
１はエミッタ取り出し用多結晶シリコン７からの拡散に
より形成されるが、これらの拡散源の間（あるいはベー
ス取り出し電極の側壁）には、エミッターベース分離用
の絶縁酸化膜８が例えば約６．３μｍの厚みで存在して
いるため、上記拡散が不足の場合には、第８図のように
、ベース活性領域４１とグラフトベース領域４ｇとの間
に間隙が生じ有効に接続されないことがある。また、上
記拡散を充分に行い過ぎると、ベース幅が約０．１μｍ
あるいはそれ以下と狭いため、第９図に示すようにグラ
フトベース領域４ｇの２３不純物とエミッタ領域５のｎ
３不純物とが衝突してしまい、エミッターベース接合の
耐圧劣化、ベース−エミッタ電圧ＶＩＥのマツチング特
性の劣化及び動作周波数（あるいはカットオフ周波数ｒ
ｔ）の低下等の悪影響が生じてしまう。
域４ｇはベース取り出し電極となるｐ゛゛多結晶シリコ
ン６からの拡散により形成され、またベース活性領域４
１はエミッタ取り出し用多結晶シリコン７からの拡散に
より形成されるが、これらの拡散源の間（あるいはベー
ス取り出し電極の側壁）には、エミッターベース分離用
の絶縁酸化膜８が例えば約６．３μｍの厚みで存在して
いるため、上記拡散が不足の場合には、第８図のように
、ベース活性領域４１とグラフトベース領域４ｇとの間
に間隙が生じ有効に接続されないことがある。また、上
記拡散を充分に行い過ぎると、ベース幅が約０．１μｍ
あるいはそれ以下と狭いため、第９図に示すようにグラ
フトベース領域４ｇの２３不純物とエミッタ領域５のｎ
３不純物とが衝突してしまい、エミッターベース接合の
耐圧劣化、ベース−エミッタ電圧ＶＩＥのマツチング特
性の劣化及び動作周波数（あるいはカットオフ周波数ｒ
ｔ）の低下等の悪影響が生じてしまう。
本発明は、上述の問題点を解決すべくなされたものであ
り、ベース接合の深さを浅く（シャロージャンフシボン
化）しながら、ベース活性領域とベース取り出し領域（
グラフトベース領域）との間の接続を確実に行うことが
できるような半導体装置及びその製造方法の提供を目的
とする。
り、ベース接合の深さを浅く（シャロージャンフシボン
化）しながら、ベース活性領域とベース取り出し領域（
グラフトベース領域）との間の接続を確実に行うことが
できるような半導体装置及びその製造方法の提供を目的
とする。
Ｃ問題点を解決するための手段〕
本発明に係る半導体装置は、上述の問題点を解決するた
めに、第一導電型の半導体領域に、同一の不純物導入マ
スクにより自己整合的に、第二導電型のベース活性領域
が形成されるとともに該ベース活性領域内に第一導電型
のエミッタ領域が形成される半導体装置であって、ベー
ス取り出し電極下のベース取り出し領域と上記ベース活
性領域との間の表面部に上記ベース活性領域よりも濃度
の低い第二導電型の不純物領域が形成されたことを特徴
としている。
めに、第一導電型の半導体領域に、同一の不純物導入マ
スクにより自己整合的に、第二導電型のベース活性領域
が形成されるとともに該ベース活性領域内に第一導電型
のエミッタ領域が形成される半導体装置であって、ベー
ス取り出し電極下のベース取り出し領域と上記ベース活
性領域との間の表面部に上記ベース活性領域よりも濃度
の低い第二導電型の不純物領域が形成されたことを特徴
としている。
また、本発明に係る半導体装置の製造方法によれば、第
一導電型の半導体領域上に形成されたベース取り出し電
極をマスクとして上記半導体領域表面に第二導電型の不
純物領域を形成する工程と、少なくとも上記ベース取り
出し電極側壁に絶縁層を形成する工程と、該絶縁層をマ
スクとして、該絶縁層上に形成した不純物拡散源より上
記半導体領域に第二導電型の不純物を導入し、上記不純
物領域よりも高濃度のベース活性領域を形成する工程と
、上記絶縁層をマスクとして、該絶縁層上に形成した不
純物拡散源より上記半導体領域の上記ベース活性領域内
に第一導電型の不純物を導入し、エミッタ領域を形成す
る工程とからなり、上記ベース取り出し電極が含む不純
物を拡散してベース取り出し領域を形成することにより
、上述の問題点を解決する。
一導電型の半導体領域上に形成されたベース取り出し電
極をマスクとして上記半導体領域表面に第二導電型の不
純物領域を形成する工程と、少なくとも上記ベース取り
出し電極側壁に絶縁層を形成する工程と、該絶縁層をマ
スクとして、該絶縁層上に形成した不純物拡散源より上
記半導体領域に第二導電型の不純物を導入し、上記不純
物領域よりも高濃度のベース活性領域を形成する工程と
、上記絶縁層をマスクとして、該絶縁層上に形成した不
純物拡散源より上記半導体領域の上記ベース活性領域内
に第一導電型の不純物を導入し、エミッタ領域を形成す
る工程とからなり、上記ベース取り出し電極が含む不純
物を拡散してベース取り出し領域を形成することにより
、上述の問題点を解決する。
（作 用〕
ベース活性領域も拡散形成でき、シャロー化が容易に達
成できるとともに、このベース活性領域とベース取り出
し領域との間の接続は、上記第二導電型の不純物領域に
より確実に行える。
成できるとともに、このベース活性領域とベース取り出
し領域との間の接続は、上記第二導電型の不純物領域に
より確実に行える。
第１図は、本発明の一実施例となる半導体装置の要部を
取り出して示す概略断面図である。
取り出して示す概略断面図である。
この第１図において、例えばｐ型半導体基板上にエピタ
キシャル成長により設けられたｎ型半導体層が素子分離
領域２２により島状領域２３に分離されている。このｎ
型半導体の島状領域２３に対して、絶縁層２０を共通の
不純物導入マスクとして、ｐ型のベース活性領域２４ｉ
及びｎ０型のエミッタ領域２５を、それぞれ拡散により
自己整合的に形成しており、エミッタ領域２５をベース
活性領域２４ｉ内に形成している。この場合の不純物拡
散源としては、エミッタ取り出し用の多結晶シリコン２
７にそれぞれ（ｐ型及びｎ型）の不純物をイオン注入等
により導入したものを用いればよい、また、ｎ型半導体
の島状領域２３内において、ベース取り出し電極２６下
のベース取り出し領域２４ｇと上記ベース活性領域２４
ｉとの間の表面部には、ベース活性領域２４ｉよりも濃
度の低いｐ型の不純物領域２４ｊが形成されている。
キシャル成長により設けられたｎ型半導体層が素子分離
領域２２により島状領域２３に分離されている。このｎ
型半導体の島状領域２３に対して、絶縁層２０を共通の
不純物導入マスクとして、ｐ型のベース活性領域２４ｉ
及びｎ０型のエミッタ領域２５を、それぞれ拡散により
自己整合的に形成しており、エミッタ領域２５をベース
活性領域２４ｉ内に形成している。この場合の不純物拡
散源としては、エミッタ取り出し用の多結晶シリコン２
７にそれぞれ（ｐ型及びｎ型）の不純物をイオン注入等
により導入したものを用いればよい、また、ｎ型半導体
の島状領域２３内において、ベース取り出し電極２６下
のベース取り出し領域２４ｇと上記ベース活性領域２４
ｉとの間の表面部には、ベース活性領域２４ｉよりも濃
度の低いｐ型の不純物領域２４ｊが形成されている。
この不純物領域２４ｊは、例えば後述するように、ベー
ス取り出し電極２６をマスクとしてｐ型不純物をイオン
注入することにより形成する。
ス取り出し電極２６をマスクとしてｐ型不純物をイオン
注入することにより形成する。
次に、第２図は第１図中のベース活性領域２４１を通る
Ｉ−１線及び上記不純物領域２４ｊを通る■−■線に沿
った不純物濃度プロファイルを示し、また第３図は第１
図中のベース取り出し電極２６及びベース取り出し領域
２４ｇを通る■−■線に沿った不純物濃度プロファイル
を示すものであり、これら第２図及び第３図中の第１図
の各部と対応する部分には同一の参照番号を付している
。
Ｉ−１線及び上記不純物領域２４ｊを通る■−■線に沿
った不純物濃度プロファイルを示し、また第３図は第１
図中のベース取り出し電極２６及びベース取り出し領域
２４ｇを通る■−■線に沿った不純物濃度プロファイル
を示すものであり、これら第２図及び第３図中の第１図
の各部と対応する部分には同一の参照番号を付している
。
これら第２図及び第３図の縦軸には不純物濃度を対数目
盛にて表しており、横軸の深さの点Ｓがｎ型エピタキシ
ャルＪｉ（島状領域２３）の表面位置に対応している。
盛にて表しており、横軸の深さの点Ｓがｎ型エピタキシ
ャルＪｉ（島状領域２３）の表面位置に対応している。
これらの第２図及び第３図からも明らかなように、上記
ｐ型不純物領域２４ｊの表面の不純物濃度Ｎ、は、ベー
ス活性領域２４ｉの表面の不純物濃度Ｎ、よりも低く（
Ｎｔ＜Ｎ、）設定されている。このｐ型不純物領域２４
ｊによって、ベース取り出し領域２４ｇとベース活性領
域２４ｉとの接続が確実に行えると共に、領域２４ｇの
ｐ゛とエミッタ領域２５のｎｏとが直接ぶつかることを
防止でき、耐圧劣化等の悪影響を有効に防止できる。従
って、シャロージャンクシラン化を図りながら、安定し
た素子特性を得ることができる。
ｐ型不純物領域２４ｊの表面の不純物濃度Ｎ、は、ベー
ス活性領域２４ｉの表面の不純物濃度Ｎ、よりも低く（
Ｎｔ＜Ｎ、）設定されている。このｐ型不純物領域２４
ｊによって、ベース取り出し領域２４ｇとベース活性領
域２４ｉとの接続が確実に行えると共に、領域２４ｇの
ｐ゛とエミッタ領域２５のｎｏとが直接ぶつかることを
防止でき、耐圧劣化等の悪影響を有効に防止できる。従
って、シャロージャンクシラン化を図りながら、安定し
た素子特性を得ることができる。
以下、上記実施例のバイポーラトランジスタの製造工程
に沿って、第４図乃至第６図を参照しながら説明する。
に沿って、第４図乃至第６図を参照しながら説明する。
先ず、第４図に示すように、例えばｐ型の半導体基板２
１にｎｏ型の埋込みＪｌｉ１３１を形成し、ｎ型半導体
層をエピタキシャル成長形成した後、酸化絶縁領域やト
レンチ等による素子分離領域２２により上記ｎ型エピタ
キシャル層を島状領域２３に分離する。この上に、ｐ゛
型型詰結晶２９３７層び酸化シリコン等の絶縁層をこの
順にＣＶＤ法等により被着形成しフォトリソグラフィ等
によりバターニングして、ベース取り出し電極２６及び
絶縁Ｎ３３をバクーン形成する。このとき形成される開
口窓部３４に必要に応じてバンファ酸化膜３５を形成し
た後、上記ベース取り出し電極２６及び絶縁層３３をマ
スクとして、ｐ型不純物をイオン注入（Ｂ”やＢＦ’等
を注入）する。本発明の製造方法のポイントはこのイオ
ン注入工程にあり、これにより上記ベース活性領域２４
ｉとベース取り出し領域（グラフトベース領域）２４ｇ
との間を電気的に接続するためのｐ型不純物領域２４ｊ
を形成する。このときのイオン注入条件としては、注入
ドーズ量が少ないと領域２４ｊの抵抗が大きくなり、ベ
ース抵抗ｒ。が増加することになり好ましくない、また
多過ぎるとベース活性領域２４ｉへの悪影響、例えば所
謂Ｑ、の増大やベース幅Ｗ３の増大等が生ずる。
１にｎｏ型の埋込みＪｌｉ１３１を形成し、ｎ型半導体
層をエピタキシャル成長形成した後、酸化絶縁領域やト
レンチ等による素子分離領域２２により上記ｎ型エピタ
キシャル層を島状領域２３に分離する。この上に、ｐ゛
型型詰結晶２９３７層び酸化シリコン等の絶縁層をこの
順にＣＶＤ法等により被着形成しフォトリソグラフィ等
によりバターニングして、ベース取り出し電極２６及び
絶縁Ｎ３３をバクーン形成する。このとき形成される開
口窓部３４に必要に応じてバンファ酸化膜３５を形成し
た後、上記ベース取り出し電極２６及び絶縁層３３をマ
スクとして、ｐ型不純物をイオン注入（Ｂ”やＢＦ’等
を注入）する。本発明の製造方法のポイントはこのイオ
ン注入工程にあり、これにより上記ベース活性領域２４
ｉとベース取り出し領域（グラフトベース領域）２４ｇ
との間を電気的に接続するためのｐ型不純物領域２４ｊ
を形成する。このときのイオン注入条件としては、注入
ドーズ量が少ないと領域２４ｊの抵抗が大きくなり、ベ
ース抵抗ｒ。が増加することになり好ましくない、また
多過ぎるとベース活性領域２４ｉへの悪影響、例えば所
謂Ｑ、の増大やベース幅Ｗ３の増大等が生ずる。
次に第５図に示すように、ｐ゛゛多結晶シリコンのベー
ス取り出し電極２６の少なくとも側壁に所謂サイドウオ
ール形成技術（酸化膜形成後のＲＩＥ処理等）にて絶縁
層２０を被着形成し、ベース取り出し電極２６の側壁か
らエミッタ開口窓部までの間に所定の間隔りを確保する
。この絶縁層２０上に、エミッタ用の多結晶シリコン層
２７をＣＶＤ法等により被着形成する。この多結晶シリ
コン層２７に対して、上記ベース活性領域への拡散源形
成のためのｐ型不純物をイオン注入（Ｂ”やＢＦ”等を
注入）し、上記絶縁層２０をマスクとして該ｐ型不純物
を島状領域２３（内の上記ｐ型不純物領域２４ｊ）に拡
散する。このとき、必要に応じて低温のアニールをして
もよい。
ス取り出し電極２６の少なくとも側壁に所謂サイドウオ
ール形成技術（酸化膜形成後のＲＩＥ処理等）にて絶縁
層２０を被着形成し、ベース取り出し電極２６の側壁か
らエミッタ開口窓部までの間に所定の間隔りを確保する
。この絶縁層２０上に、エミッタ用の多結晶シリコン層
２７をＣＶＤ法等により被着形成する。この多結晶シリ
コン層２７に対して、上記ベース活性領域への拡散源形
成のためのｐ型不純物をイオン注入（Ｂ”やＢＦ”等を
注入）し、上記絶縁層２０をマスクとして該ｐ型不純物
を島状領域２３（内の上記ｐ型不純物領域２４ｊ）に拡
散する。このとき、必要に応じて低温のアニールをして
もよい。
次に、Ａｓ ’等のｎ型不純物を上記エミッタ用の多結
晶シリコン層２７にイオン注入し、拡散処理を施すこと
により、第６図に示すようにｎ゛゛エミッタ領域２５を
形成する。
晶シリコン層２７にイオン注入し、拡散処理を施すこと
により、第６図に示すようにｎ゛゛エミッタ領域２５を
形成する。
なお、ベース取り出し領域（グラフトベース９■域）２
４ｇは、ベース取り出し電極（ｐ”型の多結晶シリコン
）２６からのｐ型不純物拡散により形成している。また
、コレクタ領域となるｎ型領域２３に対して、ｎ９型埋
め込み層３１及び電極取り出し領域を介してコレクタ電
極を接続することは前述した第７図と同様である。
４ｇは、ベース取り出し電極（ｐ”型の多結晶シリコン
）２６からのｐ型不純物拡散により形成している。また
、コレクタ領域となるｎ型領域２３に対して、ｎ９型埋
め込み層３１及び電極取り出し領域を介してコレクタ電
極を接続することは前述した第７図と同様である。
なお、本発明は上記実施例のみに限定されるものではな
く、例えばｐ型、ｎ型は互いに交換できる。この他、本
発明の要旨を逸脱しない範囲内を種々の変更が可能であ
る。
く、例えばｐ型、ｎ型は互いに交換できる。この他、本
発明の要旨を逸脱しない範囲内を種々の変更が可能であ
る。
以上の説明からも明らかなように、ベース活性領域とベ
ース取り出し領域との間をベース活性領域の不純物濃度
より低濃度の不純物領域により接続しているため、ベー
ス接合深さを浅く（薄型化、あるいはシャロージャンフ
シボン化）を実現しながら、耐圧低下やマツチング特性
の劣化あるいは周波数特性低下等のない安定した素子特
性を得ることができる。
ース取り出し領域との間をベース活性領域の不純物濃度
より低濃度の不純物領域により接続しているため、ベー
ス接合深さを浅く（薄型化、あるいはシャロージャンフ
シボン化）を実現しながら、耐圧低下やマツチング特性
の劣化あるいは周波数特性低下等のない安定した素子特
性を得ることができる。
第１図は本発明の一実施例となる半導体装置の要部を取
り出して示す概略断面図、第２図及び第３図は第１図中
のＩ−１線、■−■線及び■−■線に沿った不純物濃度
プロファイルを示すグラフ、第４図ないし第６図は本発
明の一実施例となる半導体装置の製造方法を製造工程に
沿って示す概略断面図、第７図ないし第９図は従来例を
説明するための概略断面図である。 ２０・・・絶縁層 ２３・・・ｎ型半導体（島状）領域 ２４・・・ベース領域 ２４ｉ・・・ベース活性領域 ２４ｇ・・・ベース取り出し領域 （グラフトベース領域） ２４ｊ・・・接続用のｐ型不純物頭域 ２５・・・エミッタ領域 ２６・・・ベース取り出し電極 （ｐ”型多結晶シリコン）
り出して示す概略断面図、第２図及び第３図は第１図中
のＩ−１線、■−■線及び■−■線に沿った不純物濃度
プロファイルを示すグラフ、第４図ないし第６図は本発
明の一実施例となる半導体装置の製造方法を製造工程に
沿って示す概略断面図、第７図ないし第９図は従来例を
説明するための概略断面図である。 ２０・・・絶縁層 ２３・・・ｎ型半導体（島状）領域 ２４・・・ベース領域 ２４ｉ・・・ベース活性領域 ２４ｇ・・・ベース取り出し領域 （グラフトベース領域） ２４ｊ・・・接続用のｐ型不純物頭域 ２５・・・エミッタ領域 ２６・・・ベース取り出し電極 （ｐ”型多結晶シリコン）
Claims (2)
- （１）第一導電型の半導体領域に、同一の不純物導入マ
スクにより自己整合的に、第二導電型のベース活性領域
が形成されるとともに該ベース活性領域内に第一導電型
のエミッタ領域が形成される半導体装置であって、 ベース取り出し電極下のベース取り出し領域と上記ベー
ス活性領域との間の表面部に上記ベース活性領域よりも
濃度の低い第二導電型の不純物領域が形成された半導体
装置。 - （２）第一導電型の半導体領域上に形成されたベース取
り出し電極をマスクとして上記半導体領域表面に第二導
電型の不純物領域を形成する工程と、少なくとも上記ベ
ース取り出し電極側壁に絶縁層を形成する工程と、 該絶縁層をマスクとして、該絶縁層上に形成した不純物
拡散源より上記半導体領域に第二導電型の不純物を導入
し、上記不純物領域よりも高濃度のベース活性領域を形
成する工程と、 上記絶縁層をマスクとして、該絶縁層上に形成した不純
物拡散源より上記半導体領域の上記ベース活性領域内に
第一導電型の不純物を導入し、エミッタ領域を形成する
工程とからなり、 上記ベース取り出し電極が含む不純物を拡散してベース
取り出し領域を形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075096A JP2565159B2 (ja) | 1987-03-28 | 1987-03-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075096A JP2565159B2 (ja) | 1987-03-28 | 1987-03-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241962A true JPS63241962A (ja) | 1988-10-07 |
| JP2565159B2 JP2565159B2 (ja) | 1996-12-18 |
Family
ID=13566295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62075096A Expired - Lifetime JP2565159B2 (ja) | 1987-03-28 | 1987-03-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565159B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03112136A (ja) * | 1989-09-20 | 1991-05-13 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| KR100385655B1 (ko) * | 1994-09-26 | 2004-06-30 | 소니 가부시끼 가이샤 | 바이폴라트랜지스터및그제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105571A (ja) * | 1981-12-17 | 1983-06-23 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS61290761A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6221270A (ja) * | 1985-07-19 | 1987-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-03-28 JP JP62075096A patent/JP2565159B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105571A (ja) * | 1981-12-17 | 1983-06-23 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS61290761A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6221270A (ja) * | 1985-07-19 | 1987-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03112136A (ja) * | 1989-09-20 | 1991-05-13 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| KR100385655B1 (ko) * | 1994-09-26 | 2004-06-30 | 소니 가부시끼 가이샤 | 바이폴라트랜지스터및그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2565159B2 (ja) | 1996-12-18 |
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