JPS63143865A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、バイポー
ラトランジスタを有する半導体集積回路装置に適用して
有効な技術に関するものである。

【従来の技術〕

ｎｐｎ型バイポーラトランジスタを有する半導体集積回
路装置として、先に本願出願人により特願昭６１−１２
３３２５号が出願されている。これに記載される技術は
、バイポーラトランジスタのベース電極をベース領域の
側壁（又は端部）から引き出している。ベース電極は１
次の製造工程で形成されている。まず、ベース領域上に
例えば熱酸化による酸化シリコン膜、ＣＶＤによる窒化
シリコン膜ＣＶＤによる酸化シリコンＩＱ　（ＰＳＧな
ど）を順次積層す−る、次に、前記上層酸化シリコン膜
をマスクに前記窒化シリコン膜をサイドエツチングし、
ベース領域が露出する接続孔を形成する。接続孔は、窒
化シリコン膜のサイドエツチング量でその開口寸法が規
定され、上層酸化シリコン膜に対して自己整合的に形成
される。そして、接続孔を通して、前記ベース領域にベ
ース電極を自己整合的に接続する。ベース電極は、ｐ型
不純物（例えばＢ）を導入した多結晶シリコン膜で形成
する。

この技術は、ベース領域の面積を著しく低減できる特徴
がある。

このように構成されるバイポーラトランジスタは、素子
間分離用溝ａＳで他の素子領域と電気的に分離されてい
る。素子間分離用絶縁膜は、半導体基板（実際にはエピ
タキシャル層）の表面を酸化するアイソプレーナ技術で
形成されている。

〔発明が解決しようとする問題点〕

しかしながら、前記構造を有するバイポーラトランジス
タは、アイソプレーナ技術で形成した素子間分離用絶縁
膜で他の領域と分離している。このため１本発明者は、
素子間分離用絶縁膜の面積が増大するので、半導体集積
回路装置の集積度が低下するという問題点を見出した。

また、素子間分離用絶縁膜に接する半導体基板表面は、
ｎ型反転し易く、寄生ＭＯ３による素子間リークを生じ
易いので、その下部にＰ゛型チャネルストッパ領域を設
けている。このため１本発明者は、チャネルストッパ領
域とｎ”型埋込コレクタ領域とで高不純物濃度のｐｎ接
合容量を形成するので、バイポーラトランジスタの動作
速度が低下するという問題点を見出した。

本発明の目的は、バイポーラトランジスタを有する半導
体集積回路装置の集積度を向上することが可能な技術を
提供することにある。

本発明の他の目的は、前記目的を達成すると共に、動作
速度の高速化を図ることが可能な技術を提供することに
ある。

本発明の他の目的は、ベース領域の面積を縮小すると共
に、素子間分離領域の面積を縮小し、前記目的を達成す
ることが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕′ 本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。

バイポーラトランジスタのベース領域を取り囲む素子間
分離用溝を構成し、この素子間分離用溝の肩部分に、前
記ベース領域と自己整合的に接続するベース電極を構成
する。

〔作　用〕

上記した手段によれば、前記ベース領域の面積を縮小す
ることができると共に、素子間分離領域の面積を縮小す
ることができるので、半導体集積回路装置の集積度を向
上することができる。

以下１本発明の構成について、一実施例とともに説明す
る。

なお、全回において、同一の一能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

〔実施例〕

本発明の一実施例であるバイポーラトランジスタを有す
る半導体集積回路装置を第１図（要部断面図）で示す。

第１図に示すように、単結晶シリコンからなるｐ−型半
導体基板１の主面上には、ｎ−型エピタキシャル層２が
設けられている。

バイポーラトランジスタは、半導体基板１及び素子間分
離領域８で囲まれる領域内に構成され。

他の領域と電気的に分離されてい漬。バイポーラトラン
ジスタは、コレクタ領域Ｃ，ベース領域Ｂ及びエミッタ
領域Ｅで構成されている。

コレクタ領域Ｃは、ｎ７型埋込コレクタ領域３、ｒｌ”
型半導体領域４及びエピタキシャル層２で構成されてい
る。埋込コレクタ領域８は、半導体基板ｌとエピタキシ
ャル層２との間部に形成される。

半導体領域４は、埋込コレクタ領域３からエピタキシャ
ル層２の表面にコレクタ電流を引き出すように形成され
ている。

ベース領域Ｂは、エピタキシャル層２の主面部に設けら
れたｐ型半導体領域５で構成されている。

エミッタ領域Ｅは、ベース領域Ｂ（半導体領域５）の主
面部に設けられたｎ゛型半導体領域１２で構成されてい
る。

前記バイポーラトランジスタの周囲を取り囲むように構
成された第１素子間分離領域８は、素子間分離用溝８Ａ
、絶縁膜８Ｂ、導電性埋込部材８Ｃで構成されている。

また、コレクタ領域Ｃとして使用される半導体領域４と
ベース領域Ｂとして使用される半導体領域５との間にも
、第２素子間分離領域８が設けられている。

第１素子間分離領域８の素子間分離用溝８Ａは。

エピタキシャル層２及び埋込コレクタ領域３を通して半
導体基板ｌの主面まで達する深さで構成されている。第
２素子間分離領域８の素子間分離用溝８Ａは、埋込コレ
クタ領域３まで達する程度の深さで構成されている。素
子間分離用溝８Ａは、指向性の良いＲＩＥ等の異方性エ
ツチングで形成する。前記ベース領域Ｂは、第１素子間
分離領域、第２素子間分離領域８の夫々の素子間分離用
溝８Ａで取り囲まれ、その領域を規定するように構成さ
れている。

絶縁膜８Ｂは、素子間分離用溝８Ａの表面に。

例えば、熱酸化で形成した酸化シリコン膜で形成する。

導電性埋込部材８Ｃは１例えば、抵抗値を低減するｐ型
不純物（Ｂ）が導入された多結晶シリコンで形成されて
いる。この導電性埋込部材８Ｃの上部には、同一導電性
材料で形成されたベース領域Ｂに接続する引出用ベース
電極８Ｄが構成されている。ベース領域Ｂ（半導体領域
５）と引出用ベースｆｆ１ｔ１８ｏとは、ｆｉ子子分分
離用溝８Ａ肩部（ベース領域Ｂの端部）に形成される接
続孔６Ａを通して接続される。引出用ベース電ｔ１８Ｄ
は、ベース領域Ｂに対して自己整合的に接続される。つ
まり、引出用ベース電［８Ｄは、５ＴＣＯ５構造で構成
されている。

引出用エミッタ電極１１は、引出用ベース電極８Ｄを覆
う絶＄ＩＩＩ！Ｉ９で開口寸法が規定される接続孔ｌＯ
を通して、エミッタ領域Ｅ（半導体領域１２）に接続さ
れる。引出用エミッタ電極１１は、例えば、抵抗値を低
減するｎ型不純物（Ｐ又Ａ　ｓ　）が導入された多結晶
シリコン膜で形成される。エミッタ領域Ｅは、イオン打
込み或は前記引出用エミッタ電極１１からｎ型不純物を
拡散して形成する。

コレクタ領域Ｃ（半導体領域４）には、接続孔ｌＯを通
してコレクタ電極１３が接続されている。

ベース領域Ｂには、接続孔ｌＯ及び引出用ベースｆｆｉ
［８Ｄを通してベース電極１３が接続されている。エミ
ッタ領域Ｅには、接続孔１０及び引出用エミッタ電極１
１を通してエミッタ電極１３が接続されている。

次に、このように構成されるバイポーラトランジスタを
有する半導体集積回路装置の製造方法について、第２図
乃至第５図（各製造工程毎に示す要部断面図）を用いて
簡単に説明する。

まず、ｐ−型半導体基板１主面部に、ｎ型不純物を導入
し、この後、第２図に示すように、その主面上にｎ−型
エピタキシャル層２を積層する。前記ｎ型不純物は、エ
ピタキシャル層２を形成する工程で、半導体基１１ｉＥ
１．エピタキシャル層２に夫々拡散し、ｎ°型埋込コレ
クタ領域３を形成する。

次に、コレクタ領域形成領域のエビタキャル層２の主面
部にｎ型不純物を選択的に導入し、れ０型半導体領域４
を形成する。半導体領域４を形成する工程で、コレクタ
領域Ｃが形成される。

次に、ベース領域形成領域のエピタキシャル層２の主面
部にＰ型不純物を選択的に導入し、ｐ型半導体領域５つ
まりベース領域Ｂを形成する。

次に、コレクタ領域Ｃ、ベース領域Ｂの夫々の主面上部
つまりバイポーラトランジスタ形成領域上部に、第１マ
スク６、第２マスク７の夫々を順次形成する。第１マス
ク６は１例えば、エピタキシャル層２（半導体領域４，
５の夫々）の表面を酸化して形成した酸化シリコン膜を
用いる。第２マスク７は、第１マスク６とエツチング速
度が異なり、しかも耐熱酸化性を有するように、例えば
、ＣＶＤやスパッタで形成した窒化シリコン膜を用いる
。

次に、主に、第２マスク７（或はそれをパターンニング
するフォトレジストマスク等）を用い。

素子間分離用溝８Ａを形成する。素子間分離用溝８Ａは
、前述のように、指向性の良い異方性エツチングで形成
するので、その開口寸法を第２マスクに対して忠実に形
成することができる。つまり、素子間分離用溝８Ａは、
第１及び第２素子間分離領域（８）の平面方向（横方向
）の寸法を縮小することができる。

次に、第２マスク７を用い、素子間分離用溝８Ａ内の露
出するシリコン表面を酸化し、絶１１１１１８Ｂを形成
する。

°次に、第３図に示すように、素子間分離用溝８Δ内の
絶縁膜８Δの上部に、素子間分離用溝８Ａを埋込む導電
性埋込部材８Ｃを形成する。導電性埋込部材８Ｃは、全
面に多結晶シリコン膜を形成し、ｐ型不純物を導入した
後、エッチバックすることにより形成することができる
。なお、第１゜第２素子間分離領域８は、導電性埋込部
材８Ｃに代えて、絶縁性埋込部材（例えば、酸化シリコ
ン）で形成してもよい。

このように、バイポーラトランジスタ間を素子間分離用
溝８Ａで形成した第１素子間分離領域８で電気的に分離
することにより、第１素子間分離領域８の面積を縮小す
ることができる゛。

次に、第４図に示すように、ベース領域Ｂを取り囲む素
子間分離用溝８Ｃの肩部（ベース領域Ｂの端部）に接続
孔６Ａを形成する。接続孔６Ａは、第２マスク７及び一
点鎖線で示すマスク１４を用い、露出する第［マスク６
及び絶縁膜８Ｂを選択的にエツチング除去することによ
り形成できる。

接続孔６Ａの開口寸法は、第１マスク６及び絶縁膜８Ｂ
のエツチング量で規定される。接続孔６Ａは、ベース領
域Ｂの寸法を規定する第２マスク７で形成されるので、
ベース領域Ｂに対して自己整合的に形成されている。前
記マスク１４は１例えば、フォトレジスト膜で形成する
。

次に、第５図に示すように、前記接続孔６Ａを通してベ
ース領域Ｂに接続し、第２マスク７上に引き出された引
出用ベース電極８Ｄを形成する。

ペース電［ｔ８Ｄは１例えば、前記導電性埋込部材８Ｃ
と同一導電性材料で形成する。

このように、ベース領域Ｂ（半導体領域５）の肩部に、
接続孔６Ａを通して引出用ベース電極８Ｄを接続するこ
とにより１両者の接続面積を縮小することができるので
、ベース領域Ｂの面積を縮小することができる。

次に、引出用ベース電極８Ｄを覆う絶縁膜９を形成し、
この後、ベース領域Ｂの主面を露出させる接続孔１０を
形成する。接続孔−ｉｏは、前記絶縁膜９でその開口寸
法が規定される。

次に、接続孔１０を通してベース領域Ｂの主面に接触す
るように引出用エミッタ電極１１を形成する。この後、
引出用エミッタ電極１１からｎ型不純物をベース領域Ｂ
の主面部に拡散し、エミッタ領域Ｅとして使用されるｎ
′″型半導体領域１２を形成する。

次に、前記第１図に示すように、コレクタｆｆ！　唖。

ベースｉ’ｔ！極、エミッタ１′ｔｉ極１３の夫々を形
成する。

コレクタ電極、ベースｉ！　極、エミッタ’Ｒｔ４１３
の夫々は１例えば、アルミニウム膜で形成する。

これら一連の製造工程を施すことにより１本実施例の半
導体集積回路装置は略完成する。

このように、バイポーラトランジスタのベース領域Ｂを
取り囲む素子間分離用溝８Ａを構成し、この素子間分離
用溝８Ａの肩部分に、前記ベース領域Ｂと自己整合的に
接続する引出用ベース電極８Ｄを構成することにより、
ベース領域Ｂの面積を縮小することができると共に、第
１素子間分離領域８の面積を縮小することができるので
、半導体集積回路装置の集積度を向上することができる
。

また、埋込コレクタ領域３は、誘電率が小さい第１素子
間分離領域８の絶縁１１５１８Ｂと接触するように構成
されているので、寄生容琶を低減し、半導体集積回路装
置の動作速度の高速化を図ることができる。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変形し得ることは勿論である。

〔発明の効果〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

バイポーラトランジスタを有する半導体集積回路装置に
おいて、ベース領域の面積を縮小することができると共
に、素子間分離領域の面積を縮小することができるので
、半導体集積回路装置の集積度を向上することができる
。

【図面の簡単な説明】

第１図は１本発明の一実施例であるバイポーラトランジ
スタを有する半導体集積回路装置の要部断面図。 第２図乃至第５図は、前記半導体集積回路装置を各製造
工程毎に示す要部断面図である。 図中、２・・・エピタキシャル層、コ・・・埋込コレク
タ領域、４，５．１２・・・半導体領域、６，７・・・
マスク、６Ａ・・・接続孔、８・・・素子間分離領域、
８Ａ・・・素子間分離用溝、８Ｂ・・・絶縁膜、８Ｃ・
・・導電性埋込部材、８Ｄ・・・引出用ベース’を極、
１１・・・引出用エミッタ電極、１３・・・電極、Ｃ・
・・コレクタ領域。 Ｂ・・・ベース領域、Ｅ・・・エミッタ領域である。

Claims (1)

1. 【特許請求の範囲】 １、バイポーラトランジスタを有する半導体集積回路装
   置において、前記バイポーラトランジスタのベース領域
   を取り囲む素子間分離用溝を構成し、該素子間分離用溝
   の肩部分に、前記ベース領域と自己整合的に接続するベ
   ース電極を構成したことを特徴とする半導体集積回路装
   置。 ２、前記素子間分離用溝には、絶縁性埋込部材、或は絶
   縁膜を介在させて導電性埋込部材が埋込まれていること
   を特徴とする特許請求の範囲第１項に記載の半導体集積
   回路装置。 ３、前記ベース電極は、前記ベース領域の主面上に酸化
   シリコン膜、窒化シリコン膜を順次積層し、該窒化シリ
   コン膜をマスクに、前記酸化シリコン膜をサイドエッチ
   ングしてベース領域が露出する接続孔を形成し、該接続
   孔を通してベース領域に接続されていることを特徴とす
   る特許請求の範囲第１項又は第２項に記載の半導体集積
   回路装置。