JPS61269377A - 半導体装置 - Google Patents
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- JPS61269377A JPS61269377A JP60110338A JP11033885A JPS61269377A JP S61269377 A JPS61269377 A JP S61269377A JP 60110338 A JP60110338 A JP 60110338A JP 11033885 A JP11033885 A JP 11033885A JP S61269377 A JPS61269377 A JP S61269377A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体技術さらには、電界効果トランジス
タ技術関し５例えば大電力用電界効果トランジスタの形
成に利用して有効な技術に関する。
タ技術関し５例えば大電力用電界効果トランジスタの形
成に利用して有効な技術に関する。
［背景技術］
半導体集積回路装置において、大電力用の電界効果トラ
ンジスタを形成するには、［株コオーム社、昭′和５６
年６月３０日発行「半導体ハンドブック」第４２９頁〜
第４３０頁に記載されている方法がある。すなわち、小
電力用トランジスタを多数個形成しておいてこれらを並
列に接続する方法や縦形のドレイン構造とする方法であ
る。
ンジスタを形成するには、［株コオーム社、昭′和５６
年６月３０日発行「半導体ハンドブック」第４２９頁〜
第４３０頁に記載されている方法がある。すなわち、小
電力用トランジスタを多数個形成しておいてこれらを並
列に接続する方法や縦形のドレイン構造とする方法であ
る。
しかしながら、並列接続方式では、チャンネル幅の増大
によってチップ面積が増大されてしまうという欠点があ
る。また、縦形ドレイン構造では、ドレイン電極の取出
しが基板より行なわれるため、プレーナ構造になってお
らず、各素子間の接続が困難であり、高集積化に不向き
であるという問題点がある。
によってチップ面積が増大されてしまうという欠点があ
る。また、縦形ドレイン構造では、ドレイン電極の取出
しが基板より行なわれるため、プレーナ構造になってお
らず、各素子間の接続が困難であり、高集積化に不向き
であるという問題点がある。
［発明の目的コ
この発明の目的は、高集積化に適した大電力用電界効果
トランジスタの形成技術を提供することにある。
トランジスタの形成技術を提供することにある。
この発明の他の目的は、バイポーラトランジスタのプロ
セスと整合性のよい電界効果トランジスタの形成技術を
提供することにある。
セスと整合性のよい電界効果トランジスタの形成技術を
提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、半導体基板の主面上に部分的に形成された高
濃度埋込層の上に、周囲を絶縁膜で囲まれたエピタキシ
ャル層からなる素子形成領域を形成し、この素子形成領
域の表面にソースまたはドレイン領域となる半導体領域
を形成するとともに。
濃度埋込層の上に、周囲を絶縁膜で囲まれたエピタキシ
ャル層からなる素子形成領域を形成し、この素子形成領
域の表面にソースまたはドレイン領域となる半導体領域
を形成するとともに。
素子形成領域の側壁の一部には絶縁膜を介してゲート電
極となる導電層（ポリシリコン層）を対向させ、縦方向
に動作する電界効果トランジスタを構成することによっ
て、単位面積当たりのチャンネル幅を増大させるととも
に、ドレイン（もしくはソース）電極は高濃度埋込層を
介してソース領域と同じ側に取り出せるようにして、高
集積化に適し、しかもバイポーラトランジスタのプロセ
スとの整合性もよい大電力用電界効果トランジスタを提
供するという上記目的を達成するものである。
極となる導電層（ポリシリコン層）を対向させ、縦方向
に動作する電界効果トランジスタを構成することによっ
て、単位面積当たりのチャンネル幅を増大させるととも
に、ドレイン（もしくはソース）電極は高濃度埋込層を
介してソース領域と同じ側に取り出せるようにして、高
集積化に適し、しかもバイポーラトランジスタのプロセ
スとの整合性もよい大電力用電界効果トランジスタを提
供するという上記目的を達成するものである。
［実施例］
第１図（Ａ）〜（Ｅ）は、本発明に係る大電力用電界効
果トランジスタの構造とその形成方法を製造工程順に示
したものである。
果トランジスタの構造とその形成方法を製造工程順に示
したものである。
この実施例では、特に制限されないが、先ず単結晶シリ
コンからなる半導体基板１上に酸化シリコン膜を形成し
てから、この酸化シリコン膜の適当な位置に埋込み拡散
用パターンの穴をあけ、この酸化シリコン膜をマスクと
してひ素もしくはアンチモン等のＮ型不純物を導入する
ことにより、部分的にＮ中型埋込層２を形成する。
コンからなる半導体基板１上に酸化シリコン膜を形成し
てから、この酸化シリコン膜の適当な位置に埋込み拡散
用パターンの穴をあけ、この酸化シリコン膜をマスクと
してひ素もしくはアンチモン等のＮ型不純物を導入する
ことにより、部分的にＮ中型埋込層２を形成する。
そして、埋込層形成用マスクとなった上記酸化シリコン
膜を除去してからその上に気相成長法によりＰ−型エピ
タキシャル層４を成長させ、その表面に酸化シリコン膜
５と窒化シリコン膜６および酸化シリコン膜７の積層膜
を形成する。その後。
膜を除去してからその上に気相成長法によりＰ−型エピ
タキシャル層４を成長させ、その表面に酸化シリコン膜
５と窒化シリコン膜６および酸化シリコン膜７の積層膜
を形成する。その後。
ホトエツチングにより、上記Ｎ＋型埋込層２の上方に２
つの積層膜５，６．７を残し、他の部分は除去して第１
図（Ａ）の状態となる。
つの積層膜５，６．７を残し、他の部分は除去して第１
図（Ａ）の状態となる。
上記の場合、窒化シリコン膜６の形成を２つ回に分け、
その間にポリシリコン層を蒸着する工程を挿入してもよ
い。
その間にポリシリコン層を蒸着する工程を挿入してもよ
い。
第１図（Ａ）の状態の後は、上記積層膜５，６゜７をマ
スクとして、異方性ドライエツチングによりエピタキシ
ャル層４を削る。それから、残ったエピタキシャル層４
ａ、４ｂの側壁および基板表面を酸化して窒化シリコン
膜を被着した後、ドライエツチングで底面の窒化シリコ
ン膜を一部残して除去する。しかる後、熱酸化を行なっ
て半導体基板１の表面に比較的厚い分離用の酸化シリコ
ン膜８を形成する。そして、エピタキシャル層４ａ。
スクとして、異方性ドライエツチングによりエピタキシ
ャル層４を削る。それから、残ったエピタキシャル層４
ａ、４ｂの側壁および基板表面を酸化して窒化シリコン
膜を被着した後、ドライエツチングで底面の窒化シリコ
ン膜を一部残して除去する。しかる後、熱酸化を行なっ
て半導体基板１の表面に比較的厚い分離用の酸化シリコ
ン膜８を形成する。そして、エピタキシャル層４ａ。
４ｂの側壁の窒化シリコン膜と酸化膜を除去してから、
少なくともエピタキシャル層４ａの側壁に、熱酸化によ
ってゲート絶縁膜となる酸化膜９を形成して、第１図（
Ｂ）の状態となる。
少なくともエピタキシャル層４ａの側壁に、熱酸化によ
ってゲート絶縁膜となる酸化膜９を形成して、第１図（
Ｂ）の状態となる。
次に、エピタキシャル層４ａ、４ｂの上方の酸化シリコ
ン膜７を除去した後、ＣＶＤ法により全面的にポリシリ
コン層を形成してから、エツチングを行なって、第１図
（Ｃ）に示すごとくエピタキシャル層４ａの周囲にこれ
と略同じ高さのポリシリコン電極１０を形成する。それ
から、このポリシリコン電極１０にイオン打込み等によ
りＮ型（もしくはＰ型）不純物を導入して、低抵抗化す
る。一方、エピタキシャル層４ｂ内にはＮ型不純物を導
入してＮ＋型半導体領域１１とする。
ン膜７を除去した後、ＣＶＤ法により全面的にポリシリ
コン層を形成してから、エツチングを行なって、第１図
（Ｃ）に示すごとくエピタキシャル層４ａの周囲にこれ
と略同じ高さのポリシリコン電極１０を形成する。それ
から、このポリシリコン電極１０にイオン打込み等によ
りＮ型（もしくはＰ型）不純物を導入して、低抵抗化す
る。一方、エピタキシャル層４ｂ内にはＮ型不純物を導
入してＮ＋型半導体領域１１とする。
しかる後、エピタキシャル５４ａ、４ｂの上方の窒化シ
リコン膜６を除去してからＣＶＤ法によリ酸化シリコン
膜１２を形成してから、選択エツチングを行なって上記
エピタキシャル層４ａの表面の酸化シリコン膜５を除去
し、ソース形成用開口部１２ａを形成する。
リコン膜６を除去してからＣＶＤ法によリ酸化シリコン
膜１２を形成してから、選択エツチングを行なって上記
エピタキシャル層４ａの表面の酸化シリコン膜５を除去
し、ソース形成用開口部１２ａを形成する。
そして、上記エピタキシャル層４ａの表面のソース形成
用開口部１２ａからＮ型不純物を導入してエピタキシャ
ル層４ａの表面にソース領域となるＮ中型半導体１３を
形成して、第１図（Ｄ）の状態となる。
用開口部１２ａからＮ型不純物を導入してエピタキシャ
ル層４ａの表面にソース領域となるＮ中型半導体１３を
形成して、第１図（Ｄ）の状態となる。
その後、上記ポリシリコン電極１０の上方の酸化シリコ
ン膜１２にコンタクト六１２ｂ、１２ｃを形成した後、
アルミニウム層を全面的に形成し、パターニングを行な
ってゲート、ソースおよびドレイン電極となるアルミ電
極１４ａ、１４ｂ、１４ｃを形成して第１図（Ｅ）の状
態となる。
ン膜１２にコンタクト六１２ｂ、１２ｃを形成した後、
アルミニウム層を全面的に形成し、パターニングを行な
ってゲート、ソースおよびドレイン電極となるアルミ電
極１４ａ、１４ｂ、１４ｃを形成して第１図（Ｅ）の状
態となる。
第１図（Ｅ）の状態の後は、アルミ電極１４ａ〜１４ｃ
の上にファイナルパッシベーション膜が形成されて完成
状態とされる。
の上にファイナルパッシベーション膜が形成されて完成
状態とされる。
なお、上記実施例では、Ｎ中型埋込層２からの不純物の
わき上がりにより、Ｐ−型エピタキシャル層４ａの底部
にＮ−型半導体領域１５が形成される。
わき上がりにより、Ｐ−型エピタキシャル層４ａの底部
にＮ−型半導体領域１５が形成される。
従って、この実施例のトランジスタ構造においては、ポ
リシリコン電極１０に正の電圧を印加させると、Ｐ−型
エピタキシャル層４ａの周壁の酸化膜９に接した部分に
チャンネルが形成され、ソース領域たるＮ＋型半導体領
域１３からドレイン領域たるＮ＋型埋込層２に向かって
電流が流れる。
リシリコン電極１０に正の電圧を印加させると、Ｐ−型
エピタキシャル層４ａの周壁の酸化膜９に接した部分に
チャンネルが形成され、ソース領域たるＮ＋型半導体領
域１３からドレイン領域たるＮ＋型埋込層２に向かって
電流が流れる。
このとき、チャンネル幅はエピタキシャル層４ａの周囲
の長さに等しい。そのため、単位面積当たりのチャンネ
ル幅が大きくなるとともに、チャンネル長はほぼポリシ
リコン電極１０の厚みに等しいので、ゲート抵抗が減少
され、大きな電流を流すことができる。
の長さに等しい。そのため、単位面積当たりのチャンネ
ル幅が大きくなるとともに、チャンネル長はほぼポリシ
リコン電極１０の厚みに等しいので、ゲート抵抗が減少
され、大きな電流を流すことができる。
その結果、エピタキシャル層４ａの幅りをプロセスの加
工精度で決まるような最小寸法まで小さくしてもかなり
大きな電流を流すことができるので、高集積化が可能と
なる。また、ドレイン電極をＮ＋型半導体領域１３で引
き上げるようにしているので、プレーナ構造とすること
ができ、これによって素子間の接続が容易に行なえるよ
うになる。
工精度で決まるような最小寸法まで小さくしてもかなり
大きな電流を流すことができるので、高集積化が可能と
なる。また、ドレイン電極をＮ＋型半導体領域１３で引
き上げるようにしているので、プレーナ構造とすること
ができ、これによって素子間の接続が容易に行なえるよ
うになる。
ただし、この発明に係る電界効果トランジスタ１よ、上
記のようなプレーナ構造に限定されるものでなく、第１
図のＮ＋型埋込層２を形成する代わりに、半導体基板１
をＮ＋型とし、基板の裏面にドレイン電極を形成した構
造とすることもできる。
記のようなプレーナ構造に限定されるものでなく、第１
図のＮ＋型埋込層２を形成する代わりに、半導体基板１
をＮ＋型とし、基板の裏面にドレイン電極を形成した構
造とすることもできる。
また、上記実施例では、Ｎチャンネル形の電界効果トラ
ンジスタの形成方法を例にとって説明したが、同様の方
法によりＰチャンネル形トランジスタも容易に形成でき
ることはいうまでもない。
ンジスタの形成方法を例にとって説明したが、同様の方
法によりＰチャンネル形トランジスタも容易に形成でき
ることはいうまでもない。
さらに、上記実施例の電界効果トランジスタは、第３図
に示すような５ＩＣＯＳ（サイドウオール・ベース・コ
ンタクト・ストラフチャ）Ｗ造のバイポーラトランジス
タのプロセスと非常に整合性がよい。
に示すような５ＩＣＯＳ（サイドウオール・ベース・コ
ンタクト・ストラフチャ）Ｗ造のバイポーラトランジス
タのプロセスと非常に整合性がよい。
すなわち、第３図に示すバイポーラトランジスタのコレ
クタ領域となるＮ＋型埋込層２１と同時にドレイン領域
となるＮ＋型埋込層２を形成する。
クタ領域となるＮ＋型埋込層２１と同時にドレイン領域
となるＮ＋型埋込層２を形成する。
また、ベース引出し用ポリシリコン電極２２と同時にゲ
ート電極となるポリシリコン電極１０を形成し、ソース
領域およびドレイン引上げ口となるＮ＋型半導体領域１
３および１１は、バイポーラトランジスタのエミッタ領
域となるＮ＋型半導体領域２３とコレクタ引上げ口とな
るＮ＋型半導体領域２４と同時にそれぞれ形成すればよ
い。素子間分離領域の構造は、両者とも共通である。
ート電極となるポリシリコン電極１０を形成し、ソース
領域およびドレイン引上げ口となるＮ＋型半導体領域１
３および１１は、バイポーラトランジスタのエミッタ領
域となるＮ＋型半導体領域２３とコレクタ引上げ口とな
るＮ＋型半導体領域２４と同時にそれぞれ形成すればよ
い。素子間分離領域の構造は、両者とも共通である。
ただし、エピタキシャル層（４ａ）は、電界効果トラン
ジスタの部分とバイポーラトランジスタの部分とで異な
る。従って、エピタキシャル層４ａを始めＮ−型に形成
した場合には、電界効果トランジスタの部分では、例え
ば第１図（Ｄ）に示すソース領域夕となるＮ＋型半導体
領域１３の形成前に、開口部１２ａよりイオン打込みで
Ｐ型不純物を深くドープしてＮ−型エピタキシイル層４
ａをＰ−型に変えてやればよい。
ジスタの部分とバイポーラトランジスタの部分とで異な
る。従って、エピタキシャル層４ａを始めＮ−型に形成
した場合には、電界効果トランジスタの部分では、例え
ば第１図（Ｄ）に示すソース領域夕となるＮ＋型半導体
領域１３の形成前に、開口部１２ａよりイオン打込みで
Ｐ型不純物を深くドープしてＮ−型エピタキシイル層４
ａをＰ−型に変えてやればよい。
また、５ＩＣＯ３構造のバイポーラトランジスタでは、
第３図に示すＰ型外部ベース領域２５をポリシリコン電
極２２からの不純物の拡散によって形成するので、バイ
ポーラトランジスタの形成部分では、エピタキシャル層
４ａ’の周壁にゲート絶縁膜となる酸化膜９を形成しな
いか、あるいはこれを除去してからポリシリコン電極２
２の形成を行なえばよい。
第３図に示すＰ型外部ベース領域２５をポリシリコン電
極２２からの不純物の拡散によって形成するので、バイ
ポーラトランジスタの形成部分では、エピタキシャル層
４ａ’の周壁にゲート絶縁膜となる酸化膜９を形成しな
いか、あるいはこれを除去してからポリシリコン電極２
２の形成を行なえばよい。
このように、第１図の電界効果トランジスタは、ゲート
絶縁膜９の形成工程と、エピタキシャル層４ａの導電型
を変えてやる工程を、５ＩＣＯ３のプロセスに付加する
だけで、大電力、高集積化可能な電界効果トランジスタ
を形成できる。従って、本実施例によると、バイポーラ
トランジスタが形成される半導体基板と同一の基板上に
電界効果トランジスタを容易に形成することができる。
絶縁膜９の形成工程と、エピタキシャル層４ａの導電型
を変えてやる工程を、５ＩＣＯ３のプロセスに付加する
だけで、大電力、高集積化可能な電界効果トランジスタ
を形成できる。従って、本実施例によると、バイポーラ
トランジスタが形成される半導体基板と同一の基板上に
電界効果トランジスタを容易に形成することができる。
なお、近年バイポーラ回路と同一基板上に０Ｍ０８回路
を形成する技術が提案されているが、このような半導体
集積回路装置に本発明を適用する場合には、Ｐチャンネ
ル形トランジスタも形成してやる必要がある。
を形成する技術が提案されているが、このような半導体
集積回路装置に本発明を適用する場合には、Ｐチャンネ
ル形トランジスタも形成してやる必要がある。
そのような場合、例えば第２図に示すように、トランジ
スタ形成領域たるＮ−型エピタキシャル層４ａ’の底部
からコレクタ引上げ口１１にかけてＰ型半導体領域３１
を、またエピタキシャル層４ａ’の表面にＰ＋型半導体
領域３３を形成してやればよい。
スタ形成領域たるＮ−型エピタキシャル層４ａ’の底部
からコレクタ引上げ口１１にかけてＰ型半導体領域３１
を、またエピタキシャル層４ａ’の表面にＰ＋型半導体
領域３３を形成してやればよい。
このうち、Ｐ＋型半導体領域３１は、エピタキシャル層
４ａ’の形成前にその下のＮ＋型埋込層２の表面に選択
的にＰ型不純物を導入して形成し、Ｐ＋型半導体領域３
１からの不純物のわき上がりによりエビタキャル層４ａ
’の底部にＰ−型半導体領域３２を形成してやればよい
。そして、コレクタ引上げ口１１には、Ｐ型不純物を導
入してＰ“型にしてやる。また、表面のＰ＋型半導体領
域３３は、バイポーラトランジスタの真性ベース領域と
なるＰ＋型半導体領域２６と同時に形成することができ
る。
４ａ’の形成前にその下のＮ＋型埋込層２の表面に選択
的にＰ型不純物を導入して形成し、Ｐ＋型半導体領域３
１からの不純物のわき上がりによりエビタキャル層４ａ
’の底部にＰ−型半導体領域３２を形成してやればよい
。そして、コレクタ引上げ口１１には、Ｐ型不純物を導
入してＰ“型にしてやる。また、表面のＰ＋型半導体領
域３３は、バイポーラトランジスタの真性ベース領域と
なるＰ＋型半導体領域２６と同時に形成することができ
る。
［効果］
（１）半導体基板の主面上に部分的に形成された高濃度
埋込層の上に周囲を絶縁膜で囲まれたエピタキシャル層
からなる素子形成領域を形成し、この素子形成領域の表
面にソースまたはドレイン領域となる半導体領域を形成
するとともに、素子形成領域の側壁の一部には絶縁膜を
介してゲート電極となる導電層（ポリシリコン層）を対
向させ。
埋込層の上に周囲を絶縁膜で囲まれたエピタキシャル層
からなる素子形成領域を形成し、この素子形成領域の表
面にソースまたはドレイン領域となる半導体領域を形成
するとともに、素子形成領域の側壁の一部には絶縁膜を
介してゲート電極となる導電層（ポリシリコン層）を対
向させ。
縦方向に動作する電界効果トランジスタを構成したので
、単位面積当たりのチャンネル幅が増大されるという作
用により、大きな電流を流すことができる電界効果トラ
ンジスタを小さな面積で形成することができ、これによ
って大電力用電界効果トランジスタを高集積化すること
ができ否という効果がある。
、単位面積当たりのチャンネル幅が増大されるという作
用により、大きな電流を流すことができる電界効果トラ
ンジスタを小さな面積で形成することができ、これによ
って大電力用電界効果トランジスタを高集積化すること
ができ否という効果がある。
（２）半導体基板の主面上に部分的に形成された高濃度
埋込層の上に周囲を絶縁膜で囲まれたエピタキシャル層
からなる素子形成領域を形成し、この素子形成領域の表
面にソースまたはドレイン領域となる半導体領域を形成
するとともに、素子形成領域の側壁の一部には絶縁膜を
介してゲート電極となる導電層（ポリシリコン層）を対
向させ。
埋込層の上に周囲を絶縁膜で囲まれたエピタキシャル層
からなる素子形成領域を形成し、この素子形成領域の表
面にソースまたはドレイン領域となる半導体領域を形成
するとともに、素子形成領域の側壁の一部には絶縁膜を
介してゲート電極となる導電層（ポリシリコン層）を対
向させ。
縦方向に動作する電界効果トランジスタを構成したので
、ドレイン（もしくはソース）電極は高濃度埋込層を介
してソース領域と同じ側に取り出せるという作用により
、プレーナ構造の大電力用電界効果トランジスタを形成
することができる。また、これによって５ＩＣＯ８構造
のバイポーラトランジスタのプロセスとの整合性が向上
され、同一半導体基板上に電界効果トランジスタと高性
能バイポーラトランジスタとを混在させた回路を容易に
形成することができるという効果がある。
、ドレイン（もしくはソース）電極は高濃度埋込層を介
してソース領域と同じ側に取り出せるという作用により
、プレーナ構造の大電力用電界効果トランジスタを形成
することができる。また、これによって５ＩＣＯ８構造
のバイポーラトランジスタのプロセスとの整合性が向上
され、同一半導体基板上に電界効果トランジスタと高性
能バイポーラトランジスタとを混在させた回路を容易に
形成することができるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例で説
明した電界効果トランジスタの製造工程は一例であって
、同様な構造のトランジスタを形成する種々のプロセス
が容易に考えられる。
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例で説
明した電界効果トランジスタの製造工程は一例であって
、同様な構造のトランジスタを形成する種々のプロセス
が容易に考えられる。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である大電力用電界効果ト
ランジスタの形成に適用したものについて説明したが、
それに限定されるものでなく、電界効果トランジスタ一
般の形成に利用することができる。
をその背景となった利用分野である大電力用電界効果ト
ランジスタの形成に適用したものについて説明したが、
それに限定されるものでなく、電界効果トランジスタ一
般の形成に利用することができる。
の一実施例を製造工程順に示す断面図、第２図は１本発
明を適用したＰチャンネル形電界効果トランジスタの構
造の一実施例を示す断面図、 第３図は５本発明に係る電界効果トランジスタとプロセ
スの整合性のよいバイポーラトランジスタの一例を示す
断面図である。
明を適用したＰチャンネル形電界効果トランジスタの構
造の一実施例を示す断面図、 第３図は５本発明に係る電界効果トランジスタとプロセ
スの整合性のよいバイポーラトランジスタの一例を示す
断面図である。
１・・・・半導体基板、２・・・・Ｎ＋型埋込層（ドレ
イン領域）、４ａ・・・・低濃度半導体領域（エピタキ
シャル層）、８・・・・絶縁膜（素子分離用酸化シリコ
ン膜）、９・・・・ゲート絶縁膜、１０・・・・導電層
（ポリシリコンゲート電極）、１１・・・・Ｎ中型半導
体領域（ドレイン引上げ口）、１３・・・・第１高濃度
半導体領域（ソース領域）、１４ａ〜１４ｃ・・・・ア
ルミ電極、２１・・・・コレクタ領域、２２・・・・ベ
ース引出し電極、２３・・・・エミッタ領域、２５．２
６・・・・ベース領域。
イン領域）、４ａ・・・・低濃度半導体領域（エピタキ
シャル層）、８・・・・絶縁膜（素子分離用酸化シリコ
ン膜）、９・・・・ゲート絶縁膜、１０・・・・導電層
（ポリシリコンゲート電極）、１１・・・・Ｎ中型半導
体領域（ドレイン引上げ口）、１３・・・・第１高濃度
半導体領域（ソース領域）、１４ａ〜１４ｃ・・・・ア
ルミ電極、２１・・・・コレクタ領域、２２・・・・ベ
ース引出し電極、２３・・・・エミッタ領域、２５．２
６・・・・ベース領域。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主面上に形成された絶縁膜の一部に開
口部が形成され、この開口部の内側には低濃度半導体領
域が形成され、この低濃度半導体領域の周囲には絶縁膜
を介して導電層が配設されているとともに、上記低濃度
半導体領域の表面にはこれとは異なる導電型の高濃度半
導体領域が形成され、上記導電層に印加された電圧に応
じて上記低濃度半導体領域内には、上記高濃度半導体領
域から半導体基板の側に向かってキャリアが移動するよ
うに動作されることを特徴とする半導体装置。 ２、上記低濃度半導体領域の下方には、これとは異なる
導電型の第２の高濃度半導体領域が形成され、この第２
高濃度半導体領域の一部には、第１高濃度半導体領域の
形成面と同じ側に引出し電極が設けられていることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ３、上記低濃度半導体領域は、気相成長法により形成さ
れたエピタキシャル層であり、また上記導電層はポリシ
リコン層であることを特徴とする特許請求の範囲第１項
もしくは第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110338A JPS61269377A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110338A JPS61269377A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269377A true JPS61269377A (ja) | 1986-11-28 |
Family
ID=14533221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110338A Pending JPS61269377A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269377A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202229A (ja) * | 1987-02-13 | 1988-08-22 | 株式会社東芝 | 電力変換装置 |
| JP2003179067A (ja) * | 2001-09-18 | 2003-06-27 | Agere Systems Guardian Corp | 縦型リプレイスメント・ゲート・トランジスタと両立性のあるバイポーラ接合トランジスタ |
-
1985
- 1985-05-24 JP JP60110338A patent/JPS61269377A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202229A (ja) * | 1987-02-13 | 1988-08-22 | 株式会社東芝 | 電力変換装置 |
| JP2003179067A (ja) * | 2001-09-18 | 2003-06-27 | Agere Systems Guardian Corp | 縦型リプレイスメント・ゲート・トランジスタと両立性のあるバイポーラ接合トランジスタ |
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