JP2522383B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2522383B2 JP2522383B2 JP1052335A JP5233589A JP2522383B2 JP 2522383 B2 JP2522383 B2 JP 2522383B2 JP 1052335 A JP1052335 A JP 1052335A JP 5233589 A JP5233589 A JP 5233589A JP 2522383 B2 JP2522383 B2 JP 2522383B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特に接合の浅
く、高速スイッチリング動作に適するバイポーラ型半導
体集積回路装置およびその製造方法に関するものであ
る。
く、高速スイッチリング動作に適するバイポーラ型半導
体集積回路装置およびその製造方法に関するものであ
る。
近年、高速スイッチング動作するバイポーラトランジ
スタは、リソグラフィ技術の進歩で、1.0μｍルールで
設計され、さらにエミッタベース間がリソグラフィ技術
の影響を受けないセルフアライン技術で形成される様に
なり、エミッタ幅として実効的に0.5μｍ以下の物も可
能になってきている。さらに高速化の為には、水平方向
の縮小だけではなく、垂直方向、すなわち各接合を浅く
することが必要であるが、従来から言われている様に、
高速化に重要な要素であるベース幅の縮小は、エミッタ
−コレクタ間のパンチスルー問題があり、縮小にも限界
がある。これに対する対策はベース濃度を高くする事で
あるが、高くするとエミッタからの注入効率が低下し、
増幅作用が行らなくなってしまう。この為、この問題を
解決する手法として、エミッタ、またはベース、または
両方にバンド幅の異なる材料を使用するヘテロ接合バイ
ポーラトランジスタ（以後、HBTという）が研究されて
いる。ところで、現在のシリコンを使用するプロセスに
対する整合性から考えると、エミッタにワイドバンドギ
ャップ材料を使用するか、ベースにナローバンドギャッ
プでかつ、シリコンと同一の四族に属する材料を使用す
る事が望ましい。さらに、今後のトランジスタのスケー
リング（水平方向）を考えると、ナローバンドギャップ
材料をベースに使用する事が望ましいと考えられる。
スタは、リソグラフィ技術の進歩で、1.0μｍルールで
設計され、さらにエミッタベース間がリソグラフィ技術
の影響を受けないセルフアライン技術で形成される様に
なり、エミッタ幅として実効的に0.5μｍ以下の物も可
能になってきている。さらに高速化の為には、水平方向
の縮小だけではなく、垂直方向、すなわち各接合を浅く
することが必要であるが、従来から言われている様に、
高速化に重要な要素であるベース幅の縮小は、エミッタ
−コレクタ間のパンチスルー問題があり、縮小にも限界
がある。これに対する対策はベース濃度を高くする事で
あるが、高くするとエミッタからの注入効率が低下し、
増幅作用が行らなくなってしまう。この為、この問題を
解決する手法として、エミッタ、またはベース、または
両方にバンド幅の異なる材料を使用するヘテロ接合バイ
ポーラトランジスタ（以後、HBTという）が研究されて
いる。ところで、現在のシリコンを使用するプロセスに
対する整合性から考えると、エミッタにワイドバンドギ
ャップ材料を使用するか、ベースにナローバンドギャッ
プでかつ、シリコンと同一の四族に属する材料を使用す
る事が望ましい。さらに、今後のトランジスタのスケー
リング（水平方向）を考えると、ナローバンドギャップ
材料をベースに使用する事が望ましいと考えられる。
上述した様に、HBT用の材料，構造としては、ベース
に対し、ナローバンドギャップの材料、特にシリコンと
ゲルマニウムの混晶を用いるのが最適と考えられる。し
かし、異なる材質の物をベースとして使用し、トランジ
スタを水平方向へ縮小しようとすると、ナローバンドギ
ャップのHBTでセルフアライン構造の採用が必要とな
る。ところが、ベース部の引き出し電極の形成方法に有
効なものがなかった。
に対し、ナローバンドギャップの材料、特にシリコンと
ゲルマニウムの混晶を用いるのが最適と考えられる。し
かし、異なる材質の物をベースとして使用し、トランジ
スタを水平方向へ縮小しようとすると、ナローバンドギ
ャップのHBTでセルフアライン構造の採用が必要とな
る。ところが、ベース部の引き出し電極の形成方法に有
効なものがなかった。
本発明の半導体集積回路装置は、シリコン基板内に選
択的に埋設された、拡散層上に分離された第１導電型の
エピタキシャル成長層よりなる第１の島状領域と、この
第１の島状領域内に選択的に形成されたシリコンとゲル
マニウムの混晶からなる、厚さが好ましくは500Å以下
の第２導電型の第２の島状領域と、この第２の島状領域
の側面と接触してこの第２の島状領域を取り囲み、かつ
深さがこの第２の島状領域と同等以上で、かつ第１島状
領域内に有る様に形成された、第２導電型の第３の島状
領域と、第２の島状領域上に第２の島状領域と同等の面
積を持ち、第２の島状領域とpn接合を形成するシリコン
を主成分とする第１導電型の第４の島状領域を有する。
択的に埋設された、拡散層上に分離された第１導電型の
エピタキシャル成長層よりなる第１の島状領域と、この
第１の島状領域内に選択的に形成されたシリコンとゲル
マニウムの混晶からなる、厚さが好ましくは500Å以下
の第２導電型の第２の島状領域と、この第２の島状領域
の側面と接触してこの第２の島状領域を取り囲み、かつ
深さがこの第２の島状領域と同等以上で、かつ第１島状
領域内に有る様に形成された、第２導電型の第３の島状
領域と、第２の島状領域上に第２の島状領域と同等の面
積を持ち、第２の島状領域とpn接合を形成するシリコン
を主成分とする第１導電型の第４の島状領域を有する。
また本発明による製造方法は、第１導電型のシリコン
層よりなる第１の島状領域内にこの第１の島状領域の一
部を取り囲むように第２導電型のシリコンで成る第２の
島状領域を形成する工程と、上記第１の島状領域の上記
一部の表面を露出する開口を有する絶縁層を上記第１の
島状領域上に形成する工程と、上記絶縁層をマスクにし
て上記第１の島状領域の上記一部を上記第２の島状領域
の深さと同等以下に除去し、その除去部分にシリコンと
ゲルマニウムの混晶からなる第２導電型の第３の島状領
域を形成する工程と、この第３の島状領域と同等の面接
を有してpn接合を形成するシリコンを主成分とする第１
導電型の第４の島状領域を形成する工程とを含む。
層よりなる第１の島状領域内にこの第１の島状領域の一
部を取り囲むように第２導電型のシリコンで成る第２の
島状領域を形成する工程と、上記第１の島状領域の上記
一部の表面を露出する開口を有する絶縁層を上記第１の
島状領域上に形成する工程と、上記絶縁層をマスクにし
て上記第１の島状領域の上記一部を上記第２の島状領域
の深さと同等以下に除去し、その除去部分にシリコンと
ゲルマニウムの混晶からなる第２導電型の第３の島状領
域を形成する工程と、この第３の島状領域と同等の面接
を有してpn接合を形成するシリコンを主成分とする第１
導電型の第４の島状領域を形成する工程とを含む。
本発明によれば、ナローバンドギャップHBTのセレフ
アライン構造における、ベース部の引き出し方法に関
し、新しい提案をするものであり、トランジスタの活性
ベース領域と不活性ベース領域とに異なる材質を使用
し、それらをセルフアラインで接続した半導体集積回路
装置を得る。
アライン構造における、ベース部の引き出し方法に関
し、新しい提案をするものであり、トランジスタの活性
ベース領域と不活性ベース領域とに異なる材質を使用
し、それらをセルフアラインで接続した半導体集積回路
装置を得る。
本発明をよりよく理解する為に、次に実施例をもって
説明する。
説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例の主要
工程の断面図である。まず、第１図（ａ）の様に、シリ
コン基板１内に選択的に埋込層２をAsドープシリカフィ
ルム塗布，押し込み拡散工程を経て形成する。さらに、
エピタキシャル成長層３を厚さ1.0μｍで成長し、その
上に熱酸化により、膜厚500Åの下敷き酸化膜４を形成
する。さらに膜厚1000Åの窒化膜５を形成し、ホトリソ
グラフィ技術により将来、素子となる領域を残し、下敷
き酸化膜４と窒化巻５を除去し、その後絶縁分離酸化膜
６を、膜厚が約1.2μｍになる様に形成する。
工程の断面図である。まず、第１図（ａ）の様に、シリ
コン基板１内に選択的に埋込層２をAsドープシリカフィ
ルム塗布，押し込み拡散工程を経て形成する。さらに、
エピタキシャル成長層３を厚さ1.0μｍで成長し、その
上に熱酸化により、膜厚500Åの下敷き酸化膜４を形成
する。さらに膜厚1000Åの窒化膜５を形成し、ホトリソ
グラフィ技術により将来、素子となる領域を残し、下敷
き酸化膜４と窒化巻５を除去し、その後絶縁分離酸化膜
６を、膜厚が約1.2μｍになる様に形成する。
続いて第１図（ｂ）に示す様に熱拡散によりコレクタ
引出し電極７をを形成し、将来ベースを引き出し電極と
なる膜厚3000Åのボロンをドーピングした第１ポリシリ
膜８を形成する。その後にCVD成長法により、カバーと
して膜厚3000ÅのCVD酸化膜９を形成する。
引出し電極７をを形成し、将来ベースを引き出し電極と
なる膜厚3000Åのボロンをドーピングした第１ポリシリ
膜８を形成する。その後にCVD成長法により、カバーと
して膜厚3000ÅのCVD酸化膜９を形成する。
さらに第１図（ｃ）に示す様に、将来エミッタ電極
と、活性ベース領域を形成する所に写真食刻法により第
１ポリシリ膜８とCVD酸化膜９をエッチングして開口部
を設け、ベース引き出し電極ポリシリ膜と、エミッタ電
極ポリシリ膜を絶縁分離する為のBSG膜を膜厚3000Åで
付着し、その後RIE法により、BSG膜を開口部の側壁に残
すようにエッチングを行ない、図に示すBSG膜11を形成
する。さらに、側壁にBSG膜11を残した開口部をRIE法を
使用して将来シリコンとゲルマニウムの混晶を成長する
領域のエピタキシャル成長層３を深さ400Åでエッチン
グし、その後、N2中で熱処理を行ない外部ベース層16を
形成した所である。
と、活性ベース領域を形成する所に写真食刻法により第
１ポリシリ膜８とCVD酸化膜９をエッチングして開口部
を設け、ベース引き出し電極ポリシリ膜と、エミッタ電
極ポリシリ膜を絶縁分離する為のBSG膜を膜厚3000Åで
付着し、その後RIE法により、BSG膜を開口部の側壁に残
すようにエッチングを行ない、図に示すBSG膜11を形成
する。さらに、側壁にBSG膜11を残した開口部をRIE法を
使用して将来シリコンとゲルマニウムの混晶を成長する
領域のエピタキシャル成長層３を深さ400Åでエッチン
グし、その後、N2中で熱処理を行ない外部ベース層16を
形成した所である。
続いて第１図（ｄ）に示す様にボロンを1019/cm3ドー
ピングしたシリコンとゲルマニウムの混晶（シリコン：
ゲルマニウム＝7:3の混晶）を選択的に成長し、さらに
その上に、Asを1021/cm3ドーピングしたシリコンエピタ
キシャル層13を成長し、ランプアニール,900℃,10秒行
なって活性化する。その後、ベースとコレクタの電極14
を写真食刻法により形成する。
ピングしたシリコンとゲルマニウムの混晶（シリコン：
ゲルマニウム＝7:3の混晶）を選択的に成長し、さらに
その上に、Asを1021/cm3ドーピングしたシリコンエピタ
キシャル層13を成長し、ランプアニール,900℃,10秒行
なって活性化する。その後、ベースとコレクタの電極14
を写真食刻法により形成する。
さらに第１図（ｅ）に示す様にアルミニウム電極15を
形成し本発明のトランジスタが完成する。
形成し本発明のトランジスタが完成する。
第２図（ａ）〜（ｅ）は本発明の第２の実施例の主要
工程の断面図である。第２図（ａ）は第１図（ａ）と同
様にして、シリコン基板21上に、埋込層22を選択的に形
成し、続いてエピタキシャル層23を形成し、選択的にト
ランジスタとしての素子領域を残す様に絶縁分離酸化膜
26を形成した所である。
工程の断面図である。第２図（ａ）は第１図（ａ）と同
様にして、シリコン基板21上に、埋込層22を選択的に形
成し、続いてエピタキシャル層23を形成し、選択的にト
ランジスタとしての素子領域を残す様に絶縁分離酸化膜
26を形成した所である。
さらに第２図（ｂ）に示す様にコレクタ引き出し電極
27、ボロンをドーピングした第１ポリシリ膜28,CVD酸化
膜29を形成し、さらにN2雰囲気中で熱処理をし、将来外
部ベース領域となるP+拡散層30を形成する。
27、ボロンをドーピングした第１ポリシリ膜28,CVD酸化
膜29を形成し、さらにN2雰囲気中で熱処理をし、将来外
部ベース領域となるP+拡散層30を形成する。
その後、第２図（ｃ）に示す様に、写真食刻法とRIE
法により、第１ポリシリ膜28とCVD酸化膜29をエッチン
グし、第１の実施例と同様に開口部の側壁にエミッタ−
ベース間分離用のCVDSiO2膜31をRIE法により残し、続い
て第２図（ｂ）で拡散した、P+拡散層31を開口部の部分
だけRIE法によりエッチングする。その後は第１の実施
例と同様にして、シリコンとゲルマニウムの混晶32,As
をドープしたシリコンエピタキシャル層33を成長し、コ
ンタクト34を開口し、第２図（ｅ）に示す様にアルミ電
極35を形成し、本実施例のトランジスタは完成する。
法により、第１ポリシリ膜28とCVD酸化膜29をエッチン
グし、第１の実施例と同様に開口部の側壁にエミッタ−
ベース間分離用のCVDSiO2膜31をRIE法により残し、続い
て第２図（ｂ）で拡散した、P+拡散層31を開口部の部分
だけRIE法によりエッチングする。その後は第１の実施
例と同様にして、シリコンとゲルマニウムの混晶32,As
をドープしたシリコンエピタキシャル層33を成長し、コ
ンタクト34を開口し、第２図（ｅ）に示す様にアルミ電
極35を形成し、本実施例のトランジスタは完成する。
以上説明した様に本発明を使用すれば、従来のシリコ
ンプロセスに容易に整合できる、セレフアライン構造で
エミッタ−ベースのpn接合が形成できる微細な、かつ高
速スイッチング可能なトランジスタが提供できる。な
お、今回の実施例はシリコンとゲルマニウムの混晶の割
合がシリコン：ゲルマニウム＝7:3であったが、この割
合を変える事により、ベース側のバンドギャップの状態
を変え、より立上り電圧（VF）の低いトランジスタ、す
なわち水平方向のスケーリングに適したトランジスタも
提供できる。
ンプロセスに容易に整合できる、セレフアライン構造で
エミッタ−ベースのpn接合が形成できる微細な、かつ高
速スイッチング可能なトランジスタが提供できる。な
お、今回の実施例はシリコンとゲルマニウムの混晶の割
合がシリコン：ゲルマニウム＝7:3であったが、この割
合を変える事により、ベース側のバンドギャップの状態
を変え、より立上り電圧（VF）の低いトランジスタ、す
なわち水平方向のスケーリングに適したトランジスタも
提供できる。
第１図（ａ）〜（ｅ）、第２図（ａ）〜（ｅ）はそれぞ
れ本発明の第１及び第２の実施例の主要工程の断面図で
ある。 1,21……シリコン基板、2,22……埋込層、3,23……エピ
タキシャル成長層、4,24……下敷き酸化膜、5,25……窒
化膜、6,26……絶縁分離酸化膜、7,27……コレクタ引き
出し電極、8,28……第１ポリシリ膜、9,29……CVD酸化
膜、30……P+拡散層、31……CVD酸化膜、11……BSG膜、
16……外部ベース層、12,32……シリコンとゲルマニウ
ムの混晶によるベース拡散層、13,33……Ｎ型シリコン
エピタキシャル層、14,34……コンタクト、15,35……ア
ルミ電極。
れ本発明の第１及び第２の実施例の主要工程の断面図で
ある。 1,21……シリコン基板、2,22……埋込層、3,23……エピ
タキシャル成長層、4,24……下敷き酸化膜、5,25……窒
化膜、6,26……絶縁分離酸化膜、7,27……コレクタ引き
出し電極、8,28……第１ポリシリ膜、9,29……CVD酸化
膜、30……P+拡散層、31……CVD酸化膜、11……BSG膜、
16……外部ベース層、12,32……シリコンとゲルマニウ
ムの混晶によるベース拡散層、13,33……Ｎ型シリコン
エピタキシャル層、14,34……コンタクト、15,35……ア
ルミ電極。
Claims (2)
- 【請求項１】シリコン基板内に選択的に埋設された拡散
層上に設けられ絶縁分離された第１導電型のシリコン層
よりなる第１の島状領域と、該第１の島状領域内に選択
的に形成されたシリコンとゲルマニウムの混晶からなる
第２導電型の第２の島状領域と、該第２の島状領域の側
面と接して該第２島状領域を取り囲み、かつ深さが該第
２島状領域と同等以上で、前記第１島状領域内に有る様
に形成された前記第２導電型のシリコンで成る第３の島
状領域と、前記第２の島状領域と同等の面積を有して前
記第２の島状領域とpn接合を形成するシリコンを主構成
物とした前記第１導電型の第４の島状領域を有すること
を特徴とする半導体集積回路装置。 - 【請求項２】第１導電型のシリコン層よりなる第１の島
状領域を形成する工程と、前記第１の島状領域内に前記
第１の島状領域の表面部分の一部を取り囲みシリコンで
成る第２導電型の第２の島状領域を形成する工程と、前
記第１の島状領域の前記一部の表面を露出する開口を有
する絶縁層を前記第１の島状領域上に形成する工程と、
前記絶縁層をマスクにして前記第１の島状領域の前記一
部を前記第２の島状領域の深さと同等以下に除去し、そ
の除去部分にシリコンとゲルマニウムの混晶からなる第
２導電型の第３の島状領域を形成する工程と、前記第３
の島状領域と同等の面積を有して前記第３の島状領域と
pn接合を形成するシリコンを主構成物とする第１導電型
の第４の島状領域を形成する工程とを含む半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052335A JP2522383B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052335A JP2522383B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231726A JPH02231726A (ja) | 1990-09-13 |
| JP2522383B2 true JP2522383B2 (ja) | 1996-08-07 |
Family
ID=12911927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1052335A Expired - Lifetime JP2522383B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522383B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205033A (ja) * | 1989-02-03 | 1990-08-14 | Hitachi Ltd | バイポーラトランジスタおよびその製造方法 |
-
1989
- 1989-03-03 JP JP1052335A patent/JP2522383B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02231726A (ja) | 1990-09-13 |
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