JP2519251B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2519251B2 JP2519251B2 JP62145046A JP14504687A JP2519251B2 JP 2519251 B2 JP2519251 B2 JP 2519251B2 JP 62145046 A JP62145046 A JP 62145046A JP 14504687 A JP14504687 A JP 14504687A JP 2519251 B2 JP2519251 B2 JP 2519251B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、バイポ
ーラトランジスタを有する半導体集積回路装置に適用し
て有効な技術に関するものである。
ーラトランジスタを有する半導体集積回路装置に適用し
て有効な技術に関するものである。
従来、バイポーラLSI用の高速バイポーラトランジス
タとしては、エミッタ・ベースを自己整合で形成したSE
PT（Selective Etching of Polysilicon Technology）
技術によるバイポーラトランジスタ（例えば、特公昭55
-27469号公報）や、素子分離領域、エミッタ及びベース
を自己整合で形成したSICOS（Sidewall Base Contact S
tructure）技術によるバイポーラトランジスタ（例え
ば、特開昭56-1556号公報）が知られている。
タとしては、エミッタ・ベースを自己整合で形成したSE
PT（Selective Etching of Polysilicon Technology）
技術によるバイポーラトランジスタ（例えば、特公昭55
-27469号公報）や、素子分離領域、エミッタ及びベース
を自己整合で形成したSICOS（Sidewall Base Contact S
tructure）技術によるバイポーラトランジスタ（例え
ば、特開昭56-1556号公報）が知られている。
しかしながら、前記バイポーラトランジスタはいずれ
もコレクタの電極の引き出しを埋め込み層を用いて行っ
ているため、この埋め込み層の面積が大きい。従って、
素子面積が大きく、しかもこの埋め込み層に起因する寄
生容量が大きいため高速動作化に限界がある等の問題が
あった。
もコレクタの電極の引き出しを埋め込み層を用いて行っ
ているため、この埋め込み層の面積が大きい。従って、
素子面積が大きく、しかもこの埋め込み層に起因する寄
生容量が大きいため高速動作化に限界がある等の問題が
あった。
本発明の目的は、素子面積の低減及び高速動作化を図
ることができる技術を提供することにある。
ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、バイポーラトランジスタを有する半導体集
積回路装置の製造方法であって、 （ａ）．半導体基板の上に埋込み層およびエピタキシャ
ル層を順次形成した後、前記エピタキシャル層の全面に
堆積した第１の絶縁膜をパターニングして、バイポーラ
トランジスタが形成される領域の前記エピタキシャル層
の上に所定形状の前記第１の絶縁膜を残す工程と、 （ｂ）．前記エピタキシャル層の全面に堆積した第２の
絶縁膜をパターニングして、前記第１の絶縁膜の側面に
前記第２の絶縁膜からなる側壁を形成した後、前記第１
の絶縁膜および前記側壁をマスクとして前記エピタキシ
ャル層および前記埋込み層をパターニングすることによ
り、前記第１の絶縁膜および前記側壁の下に前記エピタ
キシャル層および前記埋込み層からなる凸部を形成する
工程と、 （ｃ）．前記凸部をマスクとして前記半導体基板に不純
物をイオン打込みして、前記凸部の周辺部における前記
半導体基板中に素子分離用拡散層を形成した後、前記半
導体基板の全面に堆積した第１の多結晶シリコン膜に不
純物をイオン打込みし、次いで、前記凸部の側面の前記
第１の多結晶シリコン膜を選択的にエッチングしして開
口を形成する工程と、 （ｄ）．前記第１の多結晶シリコン膜をアニールして第
２の絶縁膜とした後、前記半導体基板の全面に堆積した
第２の多結晶シリコン膜に不純物をイオン打込みし、次
いで、アニールを行って前記第２の多結晶シリコン膜中
の不純物を前記凸部の側面の開口を通じて前記エピタキ
シャル層および前記埋込み層に拡散させることにより、
前記凸部の側面にコレクタ取出し領域を形成する工程
と、 （ｅ）．前記第２の多結晶シリコン膜をパターニングし
て、前記凸部の側面にコレクタ引出し電極を形成した
後、前記第１の絶縁膜の側面の前記側壁をエッチングで
除去し、次いで、前記第１の絶縁膜をマスクとして、前
記エピタキシャル層に不純物をイオン打込みすることに
より、前記第１の絶縁膜の周辺部における前記エピタキ
シャル層中にグラフトベース領域を形成する工程と、 （ｆ）．前記半導体基板の全面に堆積した第３の多結晶
シリコン膜に不純物をイオン打込みした後、前記第３の
多結晶シリコン膜をエッチングして、前記不純物がドー
プされていない部分を選択的に除去することにより開口
を形成し、次いで、前記開口を通じて前記第１の絶縁膜
をエッチングすることにより、前記第１の絶縁膜および
その上の前記第３の多結晶シリコン膜を除去する工程
と、 （ｇ）．前記半導体基板の全面に第４の多結晶シリコン
膜を堆積した後、アニールを行って前記第３の多結晶シ
リコン膜中の不純物を前記第４の多結晶シリコン膜の一
部に拡散させ、次いで、前記第４の多結晶シリコン膜を
エッチングして前記不純物がドープされていない部分を
選択的に除去する工程と、 （ｈ）．前記第４の多結晶シリコン膜が除去された領域
を通じて、前記エピタキシャル層中に不純物をイオン打
込みして真性ベース領域を形成した後、前記第４の多結
晶シリコン膜の表面を熱酸化して第３の絶縁膜を形成す
ることにより、残された前記第４の多結晶シリコン膜お
よび前記第３の多結晶シリコン膜でベース引出し電極を
形成する工程と、 （ｉ）．前記半導体基板の全面に第５の多結晶シリコン
膜を堆積し、前記第５の多結晶シリコン膜に不純物をイ
オン打込みしてアニールを行うことにより、前記第５の
多結晶シリコン膜中の不純物を前記真性ベース領域中に
拡散させてエミッタ領域を形成し、次いで、前記第５の
多結晶シリコン膜をパターニングしてエミッタ電極を形
成する工程と、 を有するものである。
積回路装置の製造方法であって、 （ａ）．半導体基板の上に埋込み層およびエピタキシャ
ル層を順次形成した後、前記エピタキシャル層の全面に
堆積した第１の絶縁膜をパターニングして、バイポーラ
トランジスタが形成される領域の前記エピタキシャル層
の上に所定形状の前記第１の絶縁膜を残す工程と、 （ｂ）．前記エピタキシャル層の全面に堆積した第２の
絶縁膜をパターニングして、前記第１の絶縁膜の側面に
前記第２の絶縁膜からなる側壁を形成した後、前記第１
の絶縁膜および前記側壁をマスクとして前記エピタキシ
ャル層および前記埋込み層をパターニングすることによ
り、前記第１の絶縁膜および前記側壁の下に前記エピタ
キシャル層および前記埋込み層からなる凸部を形成する
工程と、 （ｃ）．前記凸部をマスクとして前記半導体基板に不純
物をイオン打込みして、前記凸部の周辺部における前記
半導体基板中に素子分離用拡散層を形成した後、前記半
導体基板の全面に堆積した第１の多結晶シリコン膜に不
純物をイオン打込みし、次いで、前記凸部の側面の前記
第１の多結晶シリコン膜を選択的にエッチングしして開
口を形成する工程と、 （ｄ）．前記第１の多結晶シリコン膜をアニールして第
２の絶縁膜とした後、前記半導体基板の全面に堆積した
第２の多結晶シリコン膜に不純物をイオン打込みし、次
いで、アニールを行って前記第２の多結晶シリコン膜中
の不純物を前記凸部の側面の開口を通じて前記エピタキ
シャル層および前記埋込み層に拡散させることにより、
前記凸部の側面にコレクタ取出し領域を形成する工程
と、 （ｅ）．前記第２の多結晶シリコン膜をパターニングし
て、前記凸部の側面にコレクタ引出し電極を形成した
後、前記第１の絶縁膜の側面の前記側壁をエッチングで
除去し、次いで、前記第１の絶縁膜をマスクとして、前
記エピタキシャル層に不純物をイオン打込みすることに
より、前記第１の絶縁膜の周辺部における前記エピタキ
シャル層中にグラフトベース領域を形成する工程と、 （ｆ）．前記半導体基板の全面に堆積した第３の多結晶
シリコン膜に不純物をイオン打込みした後、前記第３の
多結晶シリコン膜をエッチングして、前記不純物がドー
プされていない部分を選択的に除去することにより開口
を形成し、次いで、前記開口を通じて前記第１の絶縁膜
をエッチングすることにより、前記第１の絶縁膜および
その上の前記第３の多結晶シリコン膜を除去する工程
と、 （ｇ）．前記半導体基板の全面に第４の多結晶シリコン
膜を堆積した後、アニールを行って前記第３の多結晶シ
リコン膜中の不純物を前記第４の多結晶シリコン膜の一
部に拡散させ、次いで、前記第４の多結晶シリコン膜を
エッチングして前記不純物がドープされていない部分を
選択的に除去する工程と、 （ｈ）．前記第４の多結晶シリコン膜が除去された領域
を通じて、前記エピタキシャル層中に不純物をイオン打
込みして真性ベース領域を形成した後、前記第４の多結
晶シリコン膜の表面を熱酸化して第３の絶縁膜を形成す
ることにより、残された前記第４の多結晶シリコン膜お
よび前記第３の多結晶シリコン膜でベース引出し電極を
形成する工程と、 （ｉ）．前記半導体基板の全面に第５の多結晶シリコン
膜を堆積し、前記第５の多結晶シリコン膜に不純物をイ
オン打込みしてアニールを行うことにより、前記第５の
多結晶シリコン膜中の不純物を前記真性ベース領域中に
拡散させてエミッタ領域を形成し、次いで、前記第５の
多結晶シリコン膜をパターニングしてエミッタ電極を形
成する工程と、 を有するものである。
上記した手段によれば、埋め込み層を用いることなく
コレクタの電極引き出しを行うことができるので、埋め
込み層の面積を最小限にすることができ、従って素子面
積の低減及び高速動作化を図ることができる 〔実施例〕 以下、本発明の一実施例を図面を用いて具体的に説明
する。
コレクタの電極引き出しを行うことができるので、埋め
込み層の面積を最小限にすることができ、従って素子面
積の低減及び高速動作化を図ることができる 〔実施例〕 以下、本発明の一実施例を図面を用いて具体的に説明
する。
なお、実施例を説明するための全図において、同一機
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。
第１図〜第13図は、本発明の一実施例によるバイポー
ラLSIの製造方法の一例を工程順に説明するための断面
図である。
ラLSIの製造方法の一例を工程順に説明するための断面
図である。
第１図に示すように、まず例えばp-型シリコン基板の
ような半導体基板１中に例えばn+型の埋め込み層２を形
成した後、この半導体基板１上に例えばエピタキシャル
成長により例えばn-型のシリコン層のようなエピタキシ
ャル層３を形成する。次に、例えば熱酸化によりこのエ
ピタキシャル層３の表面に例えばSiO2膜のような絶縁膜
４を形成した後、この絶縁膜４上に例えばCVD法により
例えばSi3N4膜のような絶縁膜５及び例えば厚いSiO2膜
のような絶縁膜６を順次形成する。次に、この絶縁膜６
上に所定形状のフォトレジストパターン（図示せず）を
形成し、このフォトレジストパターンをマスクとしてこ
れらの絶縁膜６、５、４を例えば反応性イオンエッチン
グ（RIE）法により基板表面と垂直方向に順次異方性エ
ッチングして垂直な側壁を有する所定形状とする。
ような半導体基板１中に例えばn+型の埋め込み層２を形
成した後、この半導体基板１上に例えばエピタキシャル
成長により例えばn-型のシリコン層のようなエピタキシ
ャル層３を形成する。次に、例えば熱酸化によりこのエ
ピタキシャル層３の表面に例えばSiO2膜のような絶縁膜
４を形成した後、この絶縁膜４上に例えばCVD法により
例えばSi3N4膜のような絶縁膜５及び例えば厚いSiO2膜
のような絶縁膜６を順次形成する。次に、この絶縁膜６
上に所定形状のフォトレジストパターン（図示せず）を
形成し、このフォトレジストパターンをマスクとしてこ
れらの絶縁膜６、５、４を例えば反応性イオンエッチン
グ（RIE）法により基板表面と垂直方向に順次異方性エ
ッチングして垂直な側壁を有する所定形状とする。
次に第２図に示すように、例えばCVD法により例えばS
i3N4膜のような絶縁膜７及び例えばSiO2膜のような絶縁
膜を全面に形成した後、この絶縁膜をRIE法により基板
表面と垂直方向に異方性エッチングして絶縁物から成る
側壁８を形成する。この後、前記絶縁膜７のエッチング
を行って、前記絶縁膜６の側面及び前記側壁８の下部に
のみこの絶縁膜７を残す。
i3N4膜のような絶縁膜７及び例えばSiO2膜のような絶縁
膜を全面に形成した後、この絶縁膜をRIE法により基板
表面と垂直方向に異方性エッチングして絶縁物から成る
側壁８を形成する。この後、前記絶縁膜７のエッチング
を行って、前記絶縁膜６の側面及び前記側壁８の下部に
のみこの絶縁膜７を残す。
次に、前記絶縁膜６び側壁８をマスクとしてエピタキ
シャル層３及び半導体基板１を例えばRIE法により基板
表面と垂直方向に異方性エッチングして、第３図に示す
ように凸部９を形成した後、例えばホウ素のようなｐ型
不純物を前記半導体基板１中にイオンを打ち込みする。
これによって、この凸部９に対して自己整合的に例えば
p+型の素子分離用拡散層10を形成する。次に、例えば熱
酸化を行うことにより前記凸部９の側壁及び半導体基板
１の表面に例えばSiO2膜のような絶縁膜11を形成した
後、例えばCVD法により全面に例えばSi3N4膜のような絶
縁膜12を形成する。
シャル層３及び半導体基板１を例えばRIE法により基板
表面と垂直方向に異方性エッチングして、第３図に示す
ように凸部９を形成した後、例えばホウ素のようなｐ型
不純物を前記半導体基板１中にイオンを打ち込みする。
これによって、この凸部９に対して自己整合的に例えば
p+型の素子分離用拡散層10を形成する。次に、例えば熱
酸化を行うことにより前記凸部９の側壁及び半導体基板
１の表面に例えばSiO2膜のような絶縁膜11を形成した
後、例えばCVD法により全面に例えばSi3N4膜のような絶
縁膜12を形成する。
次に第４図に示すように、例えばCVD法により例えば
多結晶シリコン膜13を全面に形成する。次に、全面に例
えばホウ素をイオン打ち込みした後、アニールを行うこ
とにより、イオン打ち込みされたホウ素を拡散させる
（ホウ素がドープされた領域に点描を付す）。この場
合、前記多結晶シリコン膜13のうちの前記凸部９の側面
の部分にはホウ素がイオン打ち込みされないことに起因
して、アニール後においてもホウ素がドープされていな
い部分13aが生じる。
多結晶シリコン膜13を全面に形成する。次に、全面に例
えばホウ素をイオン打ち込みした後、アニールを行うこ
とにより、イオン打ち込みされたホウ素を拡散させる
（ホウ素がドープされた領域に点描を付す）。この場
合、前記多結晶シリコン膜13のうちの前記凸部９の側面
の部分にはホウ素がイオン打ち込みされないことに起因
して、アニール後においてもホウ素がドープされていな
い部分13aが生じる。
次に、前記多結晶シリコン膜13を例えばヒドラジン
（N2H4）によりエッチングする。この場合、ホウ素がド
ープされている多結晶シリコンに対するホウ素がドープ
されていない多結晶シリコンのエッチング選択比が極め
て大きいため、エッチング後においてはホウ素がドープ
されていない部分13aが選択的にエッチング除去され
て、第５図に示すように開口13bが形成される。次に、
前記多結晶シリコン膜13を熱酸化することにより、第６
図に示すように、例えばSiO2膜のような絶縁膜14に変え
る。この後、前記開口13bを通じて前記絶縁膜11、12を
例えばウエットエッチングにより選択的にエッチング除
去して開口11a、12aを形成する。
（N2H4）によりエッチングする。この場合、ホウ素がド
ープされている多結晶シリコンに対するホウ素がドープ
されていない多結晶シリコンのエッチング選択比が極め
て大きいため、エッチング後においてはホウ素がドープ
されていない部分13aが選択的にエッチング除去され
て、第５図に示すように開口13bが形成される。次に、
前記多結晶シリコン膜13を熱酸化することにより、第６
図に示すように、例えばSiO2膜のような絶縁膜14に変え
る。この後、前記開口13bを通じて前記絶縁膜11、12を
例えばウエットエッチングにより選択的にエッチング除
去して開口11a、12aを形成する。
次に第７図に示すように、例えばCVD法により多結晶
シリコン膜15を全面に形成した後、この多結晶シリコン
膜15中に例えばヒ素のようなｎ型不純物をイオン打ち込
みする。次に、アニールを行うことにより、このイオン
打ち込みされたヒ素を前記多結晶シリコン膜15の全体に
拡散させるとともに、この多結晶シリコン膜15中のヒ素
を前記開口11a、12aを通じて前記エピタキシャル層３及
び埋め込み層２中に拡散させて、例えばn+型のコレクタ
取り出し領域16を形成する。次に、全面に例えばフォト
レジスト17を塗布した後、例えばRIE法によりエッチバ
ックを行う。この後、前記フォトレジスト17を除去し、
さらに前記絶縁膜14を例えばウエットエッチングにより
除去する。これによって、第８図に示すように、多結晶
シリコン膜15を所定形状にする。
シリコン膜15を全面に形成した後、この多結晶シリコン
膜15中に例えばヒ素のようなｎ型不純物をイオン打ち込
みする。次に、アニールを行うことにより、このイオン
打ち込みされたヒ素を前記多結晶シリコン膜15の全体に
拡散させるとともに、この多結晶シリコン膜15中のヒ素
を前記開口11a、12aを通じて前記エピタキシャル層３及
び埋め込み層２中に拡散させて、例えばn+型のコレクタ
取り出し領域16を形成する。次に、全面に例えばフォト
レジスト17を塗布した後、例えばRIE法によりエッチバ
ックを行う。この後、前記フォトレジスト17を除去し、
さらに前記絶縁膜14を例えばウエットエッチングにより
除去する。これによって、第８図に示すように、多結晶
シリコン膜15を所定形状にする。
次に、この多結晶シリコン膜15の表面を熱酸化するこ
とにより、第９図に示すように、例えばSiO2膜のような
絶縁膜18を形成する。この熱酸化後の多結晶シリコン膜
15により、コレクタ引き出し電極19が構成される。この
コレクタ引き出し電極19は前記凸部９の側壁に対して自
己整合的に接続されている。次に、前記絶縁膜12をエッ
チング除去した後、前記側壁８を例えばウエットエッチ
ングにより除去し、さらに絶縁膜７もエッチング除去す
る。次に、前記絶縁膜６をマスクとして前記エピタキシ
ャル層３中に例えばホウ素のようなｐ型不純物をイオン
打ち込みした後、アニールを行ってイオン打ち込みされ
たホウ素を拡散させることにより例えばp+型のグラフト
ベース領域20を前記絶縁膜６に対して自己整合的に形成
する。
とにより、第９図に示すように、例えばSiO2膜のような
絶縁膜18を形成する。この熱酸化後の多結晶シリコン膜
15により、コレクタ引き出し電極19が構成される。この
コレクタ引き出し電極19は前記凸部９の側壁に対して自
己整合的に接続されている。次に、前記絶縁膜12をエッ
チング除去した後、前記側壁８を例えばウエットエッチ
ングにより除去し、さらに絶縁膜７もエッチング除去す
る。次に、前記絶縁膜６をマスクとして前記エピタキシ
ャル層３中に例えばホウ素のようなｐ型不純物をイオン
打ち込みした後、アニールを行ってイオン打ち込みされ
たホウ素を拡散させることにより例えばp+型のグラフト
ベース領域20を前記絶縁膜６に対して自己整合的に形成
する。
次に第10図に示すように、例えばCVD法により全面に
例えば多結晶シリコン膜21を形成した後、全面にホウ素
をイオン打ち込みし、その後アニールを行う。この場
合、第４図に関連して述べたと同様に、前記多結晶シリ
コン膜21のうちの前記絶縁膜６の側面の部分にはホウ素
がイオン打ち込みされないことに起因して、第10図に示
すように、アニール後においてもホウ素がドープされて
いない部分21aが生じる。
例えば多結晶シリコン膜21を形成した後、全面にホウ素
をイオン打ち込みし、その後アニールを行う。この場
合、第４図に関連して述べたと同様に、前記多結晶シリ
コン膜21のうちの前記絶縁膜６の側面の部分にはホウ素
がイオン打ち込みされないことに起因して、第10図に示
すように、アニール後においてもホウ素がドープされて
いない部分21aが生じる。
次に、前記多結晶シリコン膜21を例えばヒドラジンに
よりエッチングして、ホウ素がドープされていない部分
21aを選択的に除去することにより開口（図示せず）を
形成した後、この開口を通じて前記絶縁膜６を例えばウ
エットエッチングにより除去する。この際、この絶縁膜
６上の前記多結晶シリコン膜21も同時にリフトオフされ
る。この後、第11図に示すように、例えばCVD法により
例えば多結晶シリコン膜22を全面に形成した後、アニー
ルを行うことにより前記多結晶シリコン膜21中のホウ素
をこの多結晶シリコン膜22中に拡散させてｐ型化する。
この場合、この多結晶シリコン膜22のうちの前記絶縁膜
６上の部分に、アニール後においてもホウ素がドープさ
れていない部分22aが生じる。
よりエッチングして、ホウ素がドープされていない部分
21aを選択的に除去することにより開口（図示せず）を
形成した後、この開口を通じて前記絶縁膜６を例えばウ
エットエッチングにより除去する。この際、この絶縁膜
６上の前記多結晶シリコン膜21も同時にリフトオフされ
る。この後、第11図に示すように、例えばCVD法により
例えば多結晶シリコン膜22を全面に形成した後、アニー
ルを行うことにより前記多結晶シリコン膜21中のホウ素
をこの多結晶シリコン膜22中に拡散させてｐ型化する。
この場合、この多結晶シリコン膜22のうちの前記絶縁膜
６上の部分に、アニール後においてもホウ素がドープさ
れていない部分22aが生じる。
次に、例えばヒドラジンによる選択エッチングによ
り、このホウ素がドープされていない部分22aを選択的
に除去して、第12図に示す状態とする。
り、このホウ素がドープされていない部分22aを選択的
に除去して、第12図に示す状態とする。
次に、前記絶縁膜４、５を介して前記エピタキシャル
層３中に例えばホウ素のようなｐ型不純物をイオン打ち
込みすることにより、第13図に示すように、例えばｐ型
の真性ベース領域23を形成する。次に、前記多結晶シリ
コン膜22の表面を熱酸化することにより、例えばSiO2膜
のような絶縁膜24を形成する。この熱酸化後に残された
前記多結晶シリコン膜22及び前記多結晶シリコン膜21に
より、ベース引き出し電極25が構成される。次に、前記
絶縁膜24をマスクとして、例えばドライエッチングによ
り前記絶縁膜４、５をエッチングし、この部分にエピタ
キシャル層３の表面を露出させる。次に、全面に例えば
多結晶シリコン膜を形成し、この多結晶シリコン膜中に
例えばヒ素のようなｎ型不純物をイオン打ち込みした
後、アニールを行うことによりこの多結晶シリコン膜中
のヒ素を前記真性ベース領域23中に拡散させて、例えば
n+型のエミッタ領域26を形成する。このエミッタ領域26
と、前記真性ベース領域23と、この真性ベース領域23の
下方のエピタキシャル層３及び埋め込み層２から成るコ
レクタ領域とにより、npn型バイポーラトランジスタＱ
が構成されている。この後、前記多結晶シリコン膜をエ
ッチングにより所定形状にパターニングして、多結晶シ
リコンエミッタ電極27を形成する。
層３中に例えばホウ素のようなｐ型不純物をイオン打ち
込みすることにより、第13図に示すように、例えばｐ型
の真性ベース領域23を形成する。次に、前記多結晶シリ
コン膜22の表面を熱酸化することにより、例えばSiO2膜
のような絶縁膜24を形成する。この熱酸化後に残された
前記多結晶シリコン膜22及び前記多結晶シリコン膜21に
より、ベース引き出し電極25が構成される。次に、前記
絶縁膜24をマスクとして、例えばドライエッチングによ
り前記絶縁膜４、５をエッチングし、この部分にエピタ
キシャル層３の表面を露出させる。次に、全面に例えば
多結晶シリコン膜を形成し、この多結晶シリコン膜中に
例えばヒ素のようなｎ型不純物をイオン打ち込みした
後、アニールを行うことによりこの多結晶シリコン膜中
のヒ素を前記真性ベース領域23中に拡散させて、例えば
n+型のエミッタ領域26を形成する。このエミッタ領域26
と、前記真性ベース領域23と、この真性ベース領域23の
下方のエピタキシャル層３及び埋め込み層２から成るコ
レクタ領域とにより、npn型バイポーラトランジスタＱ
が構成されている。この後、前記多結晶シリコン膜をエ
ッチングにより所定形状にパターニングして、多結晶シ
リコンエミッタ電極27を形成する。
次に、全面にパッシベーション膜（図示せず）を形成
し、このパッシベーション膜の所定部分をエッチング除
去してコンタクトホールを形成した後、例えばアルミニ
ウム配線（図示せず）を形成して、目的とするバイポー
ラLSIを完成させる。
し、このパッシベーション膜の所定部分をエッチング除
去してコンタクトホールを形成した後、例えばアルミニ
ウム配線（図示せず）を形成して、目的とするバイポー
ラLSIを完成させる。
上述のことから明らかなように、本実施例によるバイ
ポーラLSIは、第１図に示す絶縁膜６、５、４を形成す
るための１回のフォトリソグラフイーにより、素子分離
用拡散層10、エミッタ領域26、グラフトベース領域20、
真性ベース領域23、コレクタ領域、ベース引き出し電極
25、コレクタ引き出し電極19等を自己整合的に形成する
ことができる。このため、フォトマスクの合わせ余裕を
見込むことによる素子寸法の増大を最小限にすることが
できるので、素子寸法を最小にすることができる。これ
によって、素子の高集積化を図ることができる。また、
コレクタ領域の側壁に接続されたコレクタ引き出し電極
19によりコレクタの電極引き出しを行っているので、埋
め込み層２によりコレクタの電極引き出しを行う必要が
なく、従って埋め込み層２の面積を最小にすることがで
きる。これによって、埋め込み層２による寄生容量の低
減を図ることができるので、npn型バイポーラトランジ
スタＱの高速動作化を図ることができ、従って高速動作
のバイポーラLSIを得ることができる。さらに、第13図
に示すように、本実施例によるnpn型バイポーラトラン
ジスタＱにおいては、エミッタ領域26の幅とコレクタ領
域の幅とが同程度の寸法であるため、このnpn型バイポ
ーラトランジスタＱを逆方向動作させたときの直流電流
増幅率hFE等の特性も従来に比べて良好である。
ポーラLSIは、第１図に示す絶縁膜６、５、４を形成す
るための１回のフォトリソグラフイーにより、素子分離
用拡散層10、エミッタ領域26、グラフトベース領域20、
真性ベース領域23、コレクタ領域、ベース引き出し電極
25、コレクタ引き出し電極19等を自己整合的に形成する
ことができる。このため、フォトマスクの合わせ余裕を
見込むことによる素子寸法の増大を最小限にすることが
できるので、素子寸法を最小にすることができる。これ
によって、素子の高集積化を図ることができる。また、
コレクタ領域の側壁に接続されたコレクタ引き出し電極
19によりコレクタの電極引き出しを行っているので、埋
め込み層２によりコレクタの電極引き出しを行う必要が
なく、従って埋め込み層２の面積を最小にすることがで
きる。これによって、埋め込み層２による寄生容量の低
減を図ることができるので、npn型バイポーラトランジ
スタＱの高速動作化を図ることができ、従って高速動作
のバイポーラLSIを得ることができる。さらに、第13図
に示すように、本実施例によるnpn型バイポーラトラン
ジスタＱにおいては、エミッタ領域26の幅とコレクタ領
域の幅とが同程度の寸法であるため、このnpn型バイポ
ーラトランジスタＱを逆方向動作させたときの直流電流
増幅率hFE等の特性も従来に比べて良好である。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
例えば、絶縁膜６の側壁は必ずしも基板表面に対して
垂直とする必要はない。また、本発明は、バイポーラト
ランジスタを有する各種半導体集積回路装置に適用する
ことができる。
垂直とする必要はない。また、本発明は、バイポーラト
ランジスタを有する各種半導体集積回路装置に適用する
ことができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、素子面積の低減及び高速動作化を図ること
ができる。
ができる。
第１図〜第13図は、本発明の一実施例によるバイポーラ
LSIの製造方法の一例を工程順に説明するための断面図
である。 図中、１……半導体基板、２……埋め込み層、３……エ
ピタキシャル層、６……絶縁膜、８……側壁、９……凸
部、10……素子分離用拡散層、13、15、21、22……多結
晶シリコン膜、19……コレクタ引き出し電極、20……グ
ラフトベース領域、23……ベース領域、25……ベース引
き出し電極、26……エミッタ領域、27……多結晶シリコ
ンエミッタ電極である。
LSIの製造方法の一例を工程順に説明するための断面図
である。 図中、１……半導体基板、２……埋め込み層、３……エ
ピタキシャル層、６……絶縁膜、８……側壁、９……凸
部、10……素子分離用拡散層、13、15、21、22……多結
晶シリコン膜、19……コレクタ引き出し電極、20……グ
ラフトベース領域、23……ベース領域、25……ベース引
き出し電極、26……エミッタ領域、27……多結晶シリコ
ンエミッタ電極である。
Claims (3)
- 【請求項１】バイポーラトランジスタを有する半導体集
積回路装置の製造方法であって、下記の工程（ａ）〜
（ｉ）を有することを特徴とする半導体集積回路装置の
製造方法。 （ａ）．半導体基板の上に埋込み層およびエピタキシャ
ル層を順次形成した後、前記エピタキシャル層の全面に
堆積した第１の絶縁膜をパターニングして、バイポーラ
トランジスタが形成される領域の前記エピタキシャル層
の上に所定形状の前記第１の絶縁膜を残す工程、 （ｂ）．前記エピタキシャル層の全面に堆積した第２の
絶縁膜をパターニングして、前記第１の絶縁膜の側面に
前記第２の絶縁膜からなる側壁を形成した後、前記第１
の絶縁膜および前記側壁をマスクとして前記エピタキシ
ャル層および前記埋込み層をパターニングすることによ
り、前記第１の絶縁膜および前記側壁の下に前記エピタ
キシャル層および前記埋込み層からなる凸部を形成する
工程、 （ｃ）．前記凸部をマスクとして前記半導体基板に不純
物をイオン打込みして、前記凸部の周辺部における前記
半導体基板中に素子分離用拡散層を形成した後、前記半
導体基板の全面に堆積した第１の多結晶シリコン膜に不
純物をイオン打込みし、次いで、前記凸部の側面の前記
第１の多結晶シリコン膜を選択的にエッチングしして開
口を形成する工程、 （ｄ）．前記第１の多結晶シリコン膜をアニールして第
２の絶縁膜とした後、前記半導体基板の全面に堆積した
第２の多結晶シリコン膜に不純物をイオン打込みし、次
いで、アニールを行って前記第２の多結晶シリコン膜中
の不純物を前記凸部の側面の開口を通じて前記エピタキ
シャル層および前記埋込み層に拡散させることにより、
前記凸部の側面にコレクタ取出し領域を形成する工程、 （ｅ）．前記第２の多結晶シリコン膜をパターニングし
て、前記凸部の側面にコレクタ引出し電極を形成した
後、前記第１の絶縁膜の側面の前記側壁をエッチングで
除去し、次いで、前記第１の絶縁膜をマスクとして、前
記エピタキシャル層に不純物をイオン打込みすることに
より、前記第１の絶縁膜の周辺部における前記エピタキ
シャル層中にグラフトベース領域を形成する工程、 （ｆ）．前記半導体基板の全面に堆積した第３の多結晶
シリコン膜に不純物をイオン打込みした後、前記第３の
多結晶シリコン膜をエッチングして、前記不純物がドー
プされていない部分を選択的に除去することにより開口
を形成し、次いで、前記開口を通じて前記第１の絶縁膜
をエッチングすることにより、前記第１の絶縁膜および
その上の前記第３の多結晶シリコン膜を除去する工程、 （ｇ）．前記半導体基板の全面に第４の多結晶シリコン
膜を堆積した後、アニールを行って前記第３の多結晶シ
リコン膜中の不純物を前記第４の多結晶シリコン膜の一
部に拡散させ、次いで、前記第４の多結晶シリコン膜を
エッチングして前記不純物がドープされていない部分を
選択的に除去する工程、 （ｈ）．前記第４の多結晶シリコン膜が除去された領域
を通じて、前記エピタキシャル層中に不純物をイオン打
込みして真性ベース領域を形成した後、前記第４の多結
晶シリコン膜の表面を熱酸化して第３の絶縁膜を形成す
ることにより、残された前記第４の多結晶シリコン膜お
よび前記第３の多結晶シリコン膜でベース引出し電極を
形成する工程、 （ｉ）．前記半導体基板の全面に第５の多結晶シリコン
膜を堆積し、前記第５の多結晶シリコン膜に不純物をイ
オン打込みしてアニールを行うことにより、前記第５の
多結晶シリコン膜中の不純物を前記真性ベース領域中に
拡散させてエミッタ領域を形成し、次いで、前記第５の
多結晶シリコン膜をパターニングしてエミッタ電極を形
成する工程。 - 【請求項２】前記第１の絶縁膜の側面が前記半導体基板
の表面に対してほぼ垂直であることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置の製造方法。 - 【請求項３】前記凸部の側面が前記半導体基板の表面に
対してほぼ垂直であることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145046A JP2519251B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145046A JP2519251B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310169A JPS63310169A (ja) | 1988-12-19 |
| JP2519251B2 true JP2519251B2 (ja) | 1996-07-31 |
Family
ID=15376135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145046A Expired - Fee Related JP2519251B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519251B2 (ja) |
-
1987
- 1987-06-12 JP JP62145046A patent/JP2519251B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63310169A (ja) | 1988-12-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |