JP3176606B2 - バイポーラ型半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、低消費電力性に優れ、高速動作が可能な
バイポーラ型半導体集積回路装置の製造方法に関するも
のである。

（従来の技術） 一般に、超高速論理集積回路には、ECL（エミッタ・
カップルド・ロジック）回路が用いられるが、その動作
速度を高めるために回路を構成するバイポーラトランジ
スタに要求される事項としては、大別して以下の２点が
挙げられる。

１つは、回路時定数としてのトランジスタパラメー
タ、即ち寄生容量と寄生抵抗の低減であり、もう１つは
能動素子としてのトランジスタの性能指数、即ちf_T（遮
断周波数）の向上である。

これらの事項を達成するために重要となるトランジス
タパラメータとして、エミッタ抵抗r_e、ベース抵抗r_b、
コレクタ飽和抵抗r_cs、エミッタベース接合容量C_TE、ベ
ースコレクタ接合容量C_TC、コレクタ基板接合容量C_TS、
及び実効ベース幅W_Bが挙げられるが、これらのパラメー
タはいずれも極力小さいことが望ましい。

これらのパラメータを最適化し、トランジスタの動作
速度を向上させるためのアプローチとして、従来では主
に、 （１） エピタキシャル層の厚さを薄くし、ベース接
合、エミッタ接合を浅接合化する縦方向の縮小化。

（２） エミッタ幅を細くすることにより活性ベース領
域のピンチ抵抗低減と、各寄生容量の低減を図る横方向
の微細化。

（３） ベース及びコレクタの不活性領域の低抵抗化。

が行われている。

以上の点に鑑みて提案された、特開昭63−261746号公
報に開示された製造方法を説明する。

第５図（Ａ）〜（Ｇ）は、上記製造方法を説明するた
めの工程断面図である。

第５図（Ａ）において、101はP^-型シリコン基板、102
はコレクタ抵抗低減用に設けられたN⁺型埋込拡散層、10
3はN^-型エピタキシャル層、104は緩衝用酸化膜、105は
選択酸化のマスクとなる耐酸化性の窒化膜、106は前記
窒化膜105をマスクとして選択酸化形成された分離酸化
膜である。この分離酸化膜106によりN^-型エピタキシャ
ル層103は、ベースエミッタ形成領域107の島領域、コレ
クタ電極取出し領域108の島領域に分けられる。

上記構造を得た後、窒化膜105と緩衝用酸化膜104を除
去した上で、第５図（Ｂ）に示すように、約3000Å厚の
多結晶シリコン109を形成し、表面を200Å程度酸化（図
示せず）したのち、1000〜2000Å厚の窒化膜110をベー
ス電極及びコレクタ電極を形成する部分に選択的に形成
する。

次に、第５図（Ｃ）に示すように、窒化膜110をマス
クとして多結晶シリコン109を選択酸化し、多結晶シリ
コン109a,109bを形成する。111は多結晶シリコン109か
らの酸化膜である。

次に、コレクタ電極多結晶シリコン109bに燐をイオン
注入し、熱処理を行って、第５図（Ｄ）に示すように、
コレクタ電極取出し領域108をコレクタ抵抗低減用N⁺型
領域とする。その後、ベース電極多結晶シリコン109aに
窒化膜110を介して硼素を１〜５×10¹⁵cm^-2程度イオン
注入により導入し、900℃程度の温度でアニールを行っ
て、該ベース電極多結晶シリコン109a中の硼素濃度を均
一化する。

次いで、多結晶シリコン酸化膜111のエミッタ形成領
域部分111a（第５図（Ｃ）に示す）を選択的に除去し、
それにより露出したシリコン面を酸化して200Å厚程度
の内壁酸化膜112を形成する。この時、同時に多結晶シ
リコン109aからの拡散によりP⁺型の不活性ベース領域11
3が形成される。その後、コレクタ電極多結晶シリコン1
09b上の窒化膜110は除去する。

次に、前記多結晶シリコン酸化膜111のエミッタ形成
領域部分111aを除去した部分（以下、酸化膜除去部分と
いう）に硼素を１〜５×10¹³cm^-2程度イオン注入して、
第５図（Ｅ）に示すように活性ベース領域114を形成し
たのち、全面に膜厚1000Å程度の酸化膜（図示せず）
と、第５図（Ｅ）に示す膜厚2000Å程度の多結晶シリコ
ン115をCVDで形成する。

次に、反応性イオンエッチングを用いて多結晶シリコ
ン115、図示しないCVD酸化膜及び内壁酸化膜112のエッ
チングを行い、第５図（Ｆ）のようにエミッタ形成用の
開口を行う。この時、多結晶シリコン115と図示しないC
VD酸化膜及び内壁酸化膜112は、前記酸化膜除去部分の
側壁部においては残り、したがって、酸化膜除去部分の
開口部よりも狭いエミッタ形成用の開口がセルフアライ
ンで開口される。又、同時に第５図（Ｆ）に示すよう
に、コレクタ電極多結晶シリコン109bが露出する。

次に、全面に膜厚3000Å程度の多結晶シリコン116を
堆積し、表面を200Å程度酸化（図示せず）したのち、
多結晶シリコン116に砒素を10¹⁶cm^-2程度イオン注入す
る。続いて、図示しない前記酸化物、多結晶シリコン11
6及び窒化膜110をエッチングし、多結晶シリコン116
を、第５図（Ｇ）に示すように、前記開口を形成したエ
ミッタ形成領域及びコレクタ電極多結晶シリコン109b上
に残す。その後、熱処理により、エミッタ形成領域に残
存した多結晶シリコン116からの不純物拡散で、活性ベ
ース領域114中にエミッタ領域117を形成する。

その後、第５図（Ｇ）に示すように、全面にCVD酸化
膜118を堆積し、コンタクトホールを開口し、金属電極
配線119を形成することにより、素子形成を終了する。

第６図に、上記従来の製造方法により形成したバイポ
ーラ型トランジスタの平面図を示す。第５図と同様に10
7はベースエミッタ形成領域、108はコレクタ電極取出し
領域である。各々分離酸化膜で画定されたエピタキシャ
ル島領域である。ベースエミッタ形成領域107はベース
領域113,114に対応する。117は、そのベース領域中に自
己整合形成されたエミッタ領域、102はN⁺型埋込拡散層
である。また、109aはベース電極多結晶シリコン、109b
はコレクタ電極多結晶シリコン、120aはベースコンタク
ト開口部、120bはエミッタコンタクト開口部、120cはコ
レクタコンタクト開口部、119はベース，エミッタ，コ
レクタの各金属電極配線である。

（発明が解決しようとする課題） しかしながら、上記のような従来の素子構造及び製造
方法では、素子特性の改善に関して以下に述べる問題点
を有していた。

先ず、第１に、低消費電力域での性能改善が不充分で
あることが挙げられる。

ECL回路では、使用電流域により、各寄生容量の動作
速度に対する影響が異なることは衆知の通りであり、ベ
ースコレクタ間接合容量は高電流域まで動作速度に影響
を与え、一方、コレクタ基板間接合容量は、低電流域で
特に動作速度に重大な影響を与える。現在、トランジス
タは微細化が進むと同時に集積度が向上しており、トラ
ンジスタの発熱が問題となっている。したがって、低消
費電力域での動作速度を改善することが実用上不可欠で
あるが、上記構造及び製造方法はベースコレクタ間接合
容量の低減を実現するものであり、特に低消費電力域で
の動作速度の改善に重要となるコレクタ基板間接合容量
の低減はなされていなかった。

第２に、上記従来技術では、不活性ベース領域113と
エミッタ領域117を自己整合技術により可能な限り近づ
け、ベース面積の削減を図っているが、分離領域に対し
てはエミッタ領域117が自己整合化されていないため、
動作上不必要なマスク合わせ余裕を確保する必要があ
り、ベース面積の削減、即ち、全電流域での動作速度改
善に重要なベースコレクタ間寄生容量の更なる低減に限
界があるという問題点を有していた。

この発明は、以上述べた、コレクタ基板間接合容量の
低減により低消費電力域での動作速度の改善を図ること
を第１の目的とし、更に、分離領域とエミッタ領域の自
己整合化を実現することにより、ベースコレクタ間接合
容量の低減を図ると同時にコレクタ基板間接合容量の更
なる低減をも可能とし、合わせて全消費電力域での動作
速度を改善することを第２の目的とする。

（課題を解決するための手段） この発明は、バイポーラ型半導体集積回路装置の製造
方法において、次のような製造方法とするものである。
まず、第１導電型半導体基体の一主面上に耐酸化性膜と
第１の多結晶半導体膜を順次形成した後、第１の多結晶
半導体膜の選択された第１の領域に第１の開口部を設け
る。その第１の開口部を有する前記第１の多結晶半導体
膜の表面および側面に第１の酸化膜を形成する。その第
１の酸化膜をマスクとして前記耐酸化性膜および前記半
導体基体を異方性エッチングし、側壁が概ね垂直な第１
の溝を形成することにより、この第１の溝に囲まれた半
導体島領域を形成する。その半導体島領域を分割する前
記第１の溝よりも浅い第２の溝を形成する。上記工程に
より形成された構造上に絶縁膜を形成する。前記絶縁膜
をエッチバックし、かつ前記第１の酸化膜を除去するこ
とによって、前記第１及び第２の溝に前記絶縁膜を充填
する。レジスタパターンをマスクとして、前記第１導電
型半導体基体上方に定義されるベースエミッタ形成領域
に位置する前記第１の多結晶半導体膜の一部を除去す
る。前記レジストパターンを除去後、前記第１の多結晶
半導体膜を第２の酸化膜に変換する。前記絶縁膜と第２
の酸化膜をマスクとして、露出している前記耐酸化性膜
を除去する。前記第２の酸化膜および前記耐酸化性膜か
らなる２層膜パターンの側面に第２導電型不純物ドープ
の第２の多結晶半導体膜を形成する。その第２の多結晶
半導体膜をマスクに前記第２の酸化膜を除去して凹部を
形成し、前記耐酸化性膜をマスクとして前記第２の多結
晶半導体膜の表面を酸化し、第３の酸化膜を形成し、同
時に前記第２の多結晶半導体膜からの不純物拡散により
前記半導体基体表面内に第２導電型の不活性ベース領域
を形成する。前記第３の酸化膜をマスクとして前記耐酸
化性膜を除去し、露出した前記半導体基体表面に第２導
電型の活性ベース領域を形成し、さらに第１導電型不純
物ドープの第３の多結晶半導体膜を形成する。その第３
の多結晶半導体膜からの不純物拡散により前記活性ベー
ス領域内にエミッタ領域を形成する。

（作 用） 上記この発明のバイポーラ型半導体集積回路装置の製
造方法においては、半導体基体上に耐酸化性膜、第１の
多結晶半導体膜を順次形成し、第１の多結晶半導体膜の
選択された領域に第１の開口部を開けた後、第１の多結
晶半導体膜の表面および側面に形成された第１の酸化膜
や、第１の多結晶半導体膜の全体を変換して得られた第
２の酸化膜などをマスクに利用してベースおよびエミッ
タ領域と溝堀り分離領域（トレンチ分離領域）が自己整
合で形成される。したがって、分離領域に対しエミッタ
領域を形成するためのマスク合わせ余裕を確保する必要
がなくなり、ベース領域面積の著しい削減が可能とな
る。

（実施例） 以下この発明の実施例を図面を参照して説明する。

第１図はこの発明のバイポーラ型半導体集積回路装置
の第１の実施例を示す図で、（ａ）は平面図、（ｂ）は
（ａ）のｂ−ｂ線断面図、（ｃ）は（ａ）のｃ−ｃ線断
面図である。これらの図において、201はP^-型シリコン
基体、202はコレクタ抵抗低減用に設けられたN⁺型埋込
み拡散層、203はN^-型エピタキシャル層である。また、2
04はトレンチ分離領域、205はフィールド領域、206はベ
ースコレクタ間分離領域である。さらに、207は不活性
ベース領域、208は活性ベース領域、209はエミッタ領域
であり、201はベース引き出し電極多結晶シリコン、211
はコレクタ電極多結晶シリコン、212はエミッタ電極多
結晶シリコンである。さらに、213はベースコンタク
ト、214はコレクタコンタクト、215はエミッタコンタク
トであり、216はベース金属電極配線、217はコレクタ金
属電極配線、218はエミッタ金属電極配線である。ま
た、219はコレクタ電極多結晶シリコン211上に重なった
多結晶シリコン、220,221は酸化膜であり、222,223はベ
ース引き出し電極多結晶シリコン210の側面に残った酸
化膜および多結晶シリコンである。

さて、上記の構成において、トレンチ分離領域204
は、エピタキシャル層203の表面からN⁺型埋込み拡散層2
02を貫通してシリコン基体201に到達する、側壁が概ね
垂直な深い溝（ただし絶縁膜で埋め戻される）を形成し
て構成されるが、このトレンチ分離領域204によりエピ
タキシャル層203および埋込み拡散層202の一部は他部と
分離され、半導体島領域（素子形成領域）となる。ま
た、この素子形成領域のエピタキシャル層203の一部
に、埋込み拡散層202に到達する浅い溝（ただし、絶縁
膜で埋め戻される）を形成して前記ベースコレクタ間分
離領域206が形成されており、このベースコレクタ間分
離領域206によりエピタキシャル層203は、ベースエミッ
タ形成領域224とコレクタ電極取出し領域225に分けられ
る。コレクタ電極取出し領域225はN⁺領域とされる。一
方、ベースエミッタ形成領域224に不活性ベース領域207
と活性ベース領域208が形成され、さらに活性ベース領
域208内にエミッタ領域209が形成されるが、このエミッ
タ領域209は、エミッタ直下の活性ベース領域のピンチ
抵抗低減と、エミッタベース間接合容量の低減を目的と
して、長方形状に形成される。これに対応して、ベース
領域207,208（ベースエミッタ形成領域224ともいえる）
も長方形状に形成される。そして、それらの長方形状の
長辺の延長方向上に前記コレクタ電極取出し領域225が
配置される構成となっている。

このような配置構成とすると、ベース領域207,208
（ベースエミッタ形成領域224）とコレクタ電極取出し
領域225間に設けられるベースコレクタ間分離領域206の
面積は第１図（Ａ）で示されるようにベース領域207,20
8（ベースエミッタ形成領域224）の短辺で決まるから、
第６図の長辺で決まる従来例に比較して、同一の設計基
準（同一のエミッタ，ベース，コレクタ面積）におい
て、ベースコレクタ間分離領域面積を削減することが可
能となり、このベースコレクタ間分離領域部を含む素子
形成領域部の面積を大幅に削減することが可能となる。
いま、同一設計基準において従来技術と比較すると、上
記構成によれば素子形成領域部の面積は30〜40％削減さ
れ、その結果、コレクタ基板間接合容量C_TSが大幅に低
減されるので、低消費電力域での動作速度の著しい改善
が期待できる。

また、上記構成によれば、N⁺型埋込み拡散層202を貫
く深い溝でベース領域207,208およびコレクタ電極取出
し領域225が囲まれ、深い溝で素子形成領域を分離する
構造となるので、分離領域を拡大することなくN⁺型埋込
み拡散層202を深く形成することが可能となり、そのシ
ート抵抗を充分低下させることができるので、コレクタ
抵抗の増大を防止することができる。

上記のようなバイポーラ型半導体集積回路装置は第２
図に示すようにして製造される。

まず、第２図（Ａ）に示すように、P^-型シリコン基体
201の表面に通常よりやや深く（２〜４μｍに）N⁺型埋
込み拡散層202を形成し、その上に約１μｍ厚のN^-型エ
ピタキシャル層203を成長させる。次に、そのN^-型エピ
タキシャル層203の全表面に、厚さ0.5μｍの第１の酸化
膜301,厚さ約0.2μｍの第１の窒化膜302,厚さ約0.5μｍ
の第２の酸化膜303を順次CVD法により形成する。そし
て、その３層膜に対して写真食刻法と異方性エッチング
技術を用いて開口部形成を行うことにより、トレンチ分
離領域部304のエピタキシャル層203表面を露出させる。
その後、ベースエミッタ形成領域とコレクタ電極取出し
領域を画定するための第１のレジストパターン305を形
成する。

次に、その第１のレジスタパターン305をマスクとし
て、ベースコレクタ間分離領域部306およびフィールド
領域部307の露出第２の酸化膜303および第１の窒化膜30
2を第２図（Ｂ）に示すように除去する。その後、第１
の酸化膜301および第２の酸化膜303をマスクとして、ト
レンチ分離領域部304のエピタキシャル層203およびN⁺型
埋込み拡散層202をエッチングすることにより、これら
に、トレンチ分離領域として側壁が概ね垂直の深さ４〜
５μｍの深い第１の溝308を形成する。

次に、第２の酸化膜303と、露出している第１の酸化
膜301を除去し、フィールド領域部307とベースコレクタ
間分離領域部306のエピタキシャル層203を露出させた
後、同領域部のエピタキシャル層203をシリコンの異方
性エッチングによりエッチングすることにより、エピタ
キシャル層203の同領域部に第２図（Ｃ）に示すように
深さ１μｍ程度の第２の溝309を形成する。この時、第
１の溝308は同時に更に深むエッチングされ、N⁺型埋込
み拡散層202を貫通してシリコン基体201に到達する深さ
５μｍ以上の溝となる。また、この時同時に第１の窒化
膜302が除去される。

次に、溝308,309の内壁を熱酸化し、500Å程度の薄い
酸化膜を図示しないが形成した後、第２図（Ｄ）に示す
ように全面にCVD法により厚さ１μｍ程度の第３の酸化
膜310を形成し、この第３の酸化膜310で第１の溝308お
よび第２の溝309を埋め戻す。その後、同第２図（Ｄ）
に示すように、フィールド領域部307の第３の酸化膜310
上に第２のレジストパターン311を形成後、さらに平坦
化用のレジスト層312を塗布し、表面を平坦とした後、
レジストと酸化膜のエッチングレートが概ね等しい公知
のエッチング条件を用いてレジスト層312,第２のレジス
トパターン311,第３の酸化膜310,第１の酸化膜301をエ
ッチバックし、エピタキシャル層203の表面が露出した
時点でエッチングを停止する。

以上の工程で分離領域の形成工程が終了し、第３の酸
化膜310で埋め戻した深い第１の溝308（トレンチ分離領
域204）によって囲まれたエピタキシャル層203およびN⁺
型埋込み拡散層202によって素子形成領域を形成するこ
とができる。また、第３の酸化膜310で埋め戻した浅い
第２の溝309部分によって、フィールド領域205とベース
コレクタ間分離領域206を形成でき、ベースコレクタ間
分離領域206は素子形成領域のエピタキシャル層203をベ
ースエミッタ形成領域224とコレクタ電極取出し領域225
に分ける。

以下は、ベースエミッタ自己整合型の高速バイポーラ
素子を素子形成領域上に形成する工程となる。

まず、第２図（Ｅ）に示すように、全表面に約3000Å
厚の多結晶シリコン313を形成し、その表面を200Å程度
酸化（図示せず）したのち、1000〜2000Å厚の第２の窒
化膜314をベース電極及びコレクタ電極を形成する部分
に選択的に形成する。

次に、第２図（Ｆ）に示すように、第２の窒化膜314
をマスクに多結晶シリコン313を選択酸化し、多結晶シ
リコン210,211を形成する。220は、多結晶シリコン313
から変換された酸化膜である。

次に、コレクタ電極多結晶シリコン211に燐をイオン
注入し、熱処理を行ってその燐を多結晶シリコン211か
らコレクタ電極取出し領域225に拡散させることによ
り、このコレクタ電極取出し領域225を第２図（Ｇ）に
示すようにコレクタ抵抗低減用N⁺型領域とする。その
後、ベース引き出し電極多結晶シリコン210に第２の窒
化膜314を介して硼素を１〜５×10¹⁵cm^-2程度イオン注
入により導入し、900℃程度の温度でアニールを行って
該ベース引き出し電極多結晶シリコン210中の硼素濃度
を均一化する。次いで、多結晶シリコン酸化膜220のう
ちエミッタ形成領域部分220a（第２図（Ｆ）に示す）を
選択的に除去し、それにより露出したシリコン面を酸化
して200Å厚程度の内壁酸化膜222を形成する。この時、
同時に多結晶シリコン210から硼素がベースエミッタ形
成領域224に拡散し、P⁺型不活性ベース領域207が形成さ
れる。その後、コレクタ電極多結晶シリコン211上の第
２の窒化膜314は除去する。

次に、前記多結晶シリコン酸化膜220のエミッタ形成
領域部分220aを除去した部分（以下、酸化膜除去部分と
いう）に硼素を１〜５×10¹³cm^-2程度イオン注入して、
第２図（Ｈ）に示すようにベースエミッタ形成領域224
内に活性ベース領域208を形成したのち、全面に膜厚100
0Å程度の酸化膜（図示せず）と、第２図（Ｈ）に示す
膜厚2000Å程度の多結晶シリコン223をCVDで形成する。

次に反応性イオンエッチングを用いて多結晶シリコン
223と図示しないCVD酸化膜及び内壁酸化膜222のエッチ
ングを行い、第２図（Ｉ）のようにエミッタ形成用の開
口を行う。この時、多結晶シリコン223と図示しないCVD
酸化膜及び内壁酸化膜222は、前記酸化膜除去部分の側
壁部においては残り、したがって、酸化膜除去部分の開
口部よりも狭いエミッタ形成用の開口部がセルフアライ
ンで開口される。又、同時に第２図（Ｉ）に示すように
コレクタ電極多結晶シリコン211が露出する。

次に、全面に膜厚3000Å程度の多結晶シリコン315を
堆積し、表面を200Å程度酸化（図示せず）した後、該
多結晶シリコン315に砒素を10¹⁶cm^-2程度イオン注入す
る。続いて、図示しない前記酸化膜、多結晶シリコン31
5及び窒化膜302をエッチングし、多結晶シリコン315を
第２図（Ｊ）に示すように前記開口を形成したエミッタ
形成領域及びコレクタ電極多結晶シリコン211上に、エ
ミッタ電極多結晶シリコン212および多結晶シリコン219
として残す。その後、熱処理により、エミッタ形成領域
に残存した多結晶シリコン212からの不純物拡散で活性
ベース領域208中にエミッタ領域209を形成する。

その後、第２図（Ｊ）に示すように、全面にCVD酸化
膜221を堆積し、コンタクトホールを開口し、金属電極
配線216,217,218（ただしベースの金属電極配線216は図
示されず）を形成することにより素子形成を終了する。

なお、この製造法は第１図の装置の製造方法を単に示
しただけにすぎず、トレンチ分離領域に対するベースお
よびエミッタ領域の自己整合化は達成されていない。自
己整合化は、次の第３図の製造方法（この発明の製造方
法の一実施例）により満足される。次に、その製造方法
を第３図を参照して説明する。

まず第３図（Ａ）に示すように、P^-型シリコン基体40
1の表面に通常よりやや深く厚さ２〜５μｍのN⁺型埋込
み拡散層402を形成した後、シリコン基体401上に厚さ１
μｍ程度のN^-型エピタキシャル層403を成長させる。次
にそのエピタキシャル層403の表面全面に厚さ500Å程度
の熱酸化膜（図示せず）を形成後、CVD法により厚さ0.2
μｍ程度の第１の窒化膜404、厚さ0.5μｍ程度の第１の
多結晶シリコン405を順次形成し、写真食刻法により、
トレンチ分離領域部において第１の多結晶シリコン405
に開口部を設ける。その後、第１の多結晶シリコン405
表面及び側面を厚さ0.6μｍ程度の第１の熱酸化膜406に
変換し、この第１の熱酸化膜406に、第１の多結晶シリ
コン405の開口部に対応して開口部407が形成された状態
とする。この時、写真食刻法で形成された第１の多結晶
シリコン405のエッジは、熱酸化によるシリコンの消費
により片側0.3μｍ程度後退し、また第１の熱酸化膜406
上の開口部407は、熱酸化膜の張り出しにより、第１の
多結晶シリコン405上の当初の開口部より片側0.3μｍ程
度狭まって形成される。

次に、第１の熱酸化膜406をマスクとして露出してい
る第１の窒化膜404を第３図（Ｂ）に示すようにエッチ
ング除去し、N^-型エピタキシャル層403の表面を露出さ
せた後、同じく第１の熱酸化膜406をマスクとして異方
性エッチング技術によりN^-型エピタキシャル層403およ
びN⁺型埋込み拡散層402を連続エッチングすることによ
り、側壁が概ね垂直でN⁺型埋込み拡散層402をほぼ貫通
する深さ５μｍ以上のトレンチ分離用の深い溝408を形
成する。その後、同第３図（Ｂ）に示すように、写真食
刻法により、ベースエミッタ形成領域とコレクタ電極取
出し領域を画定するためのレジストパターン409を形成
する。この時、レジストパターン409の端部は、第３図
（Ｂ）に示すように、溝408のほぼ中央に位置するよう
にし、その溝外側のフィールド領域部は自己整合的に完
全に開口させるようにする。又、溝408内に充填された
レジストは、露光不足となるが構わない。

次に、第３図（Ｃ）に示すように、レジストパターン
409をマスクとして、ベースコレクタ間分離領域部410及
びフィールド領域部411の第１の熱酸化膜406,第１の多
結晶シリコン405,第１の窒化膜404を順次除去した後、
レジストパターン409を除去し、更に前記第１の窒化膜4
04などの除去により露出したフィールド領域部411及び
ベースコレクタ間分離領域部410のエピタキシャル層403
を約１μｍ異方性エッチングでエッチングすることによ
り、浅い溝412を形成する。この時、深い溝408は更にエ
ッチングされ、P^-型シリコン基体401に到達するより深
い溝となる。そして、この深い溝408により囲まれたエ
ピタキシャル層403およびN⁺型埋込み拡散層402により素
子形成領域が形成されることになる。また、この素子形
成領域のエピタキシャル層403は、浅い溝412によりベー
スエミッタ形成領域403aおよびコレクタ電極取出し領域
403bに分かれる。

続いて、露出しているシリコン面に対し500Å程度の
熱酸化膜（図示せず）を形成し、更に全面に厚さ約0.2
μｍの第２の窒化膜413を形成後、異方性エッチングに
より、前記トレンチ分離用の深い溝408及びベースコレ
クタ間分離用の浅い溝412の側壁に第２の窒化膜413を第
３図（Ｄ）に示すように残存形成する。次に全面に厚さ
約１μｍの第１のCVD酸化膜414を形成し、前記トレンチ
分離用の深い溝408およびフィールド領域部及びベース
コレクタ間分離領域部の浅い溝412の内部をCVD酸化膜41
4で充填する。更に、平坦化のためのレジストダミーパ
ターン415を形成後、再度全面にレジスト層416を塗布
し、表面を完全に平坦化する。

次に、酸化膜とレジストのエッチング速度を等しくす
る条件下で公知のエッチバックを行うことにより、第３
図（Ｅ）に示すように、ベースエミッタ形成領域403aお
よびコレクタ電極取出し領域403b上の酸化膜414および4
06を除去し、同時にフィールド領域部，トレンチ分離領
域部及びベースコレクタ間分離領域部の酸化膜414の表
面を平坦化する。

次に、第３図（Ｆ）に示すようにレジストパターン41
7を形成し、このレジストパターン417をマスクとしてコ
レクタ電極取出し領域403b上の第１の多結晶シリコン40
5及び、ベースエミッタ形成領域403a上でベースコレク
タ間分離領域部の第２の窒化膜413に接触している部分
の第１の多結晶シリコン405を除去する。ここで、ベー
スエミッタ形成領域403a上の第１の多結晶シリコン405
の一部を除去するのは、エミッタ形成の際、エミッタ拡
散領域とベースコレクタ間分離領域が接触する構造（い
わゆるウォールドエミッタ構造）を避ける目的で行って
いるが、積極的にウォールドエミッタ構造を採用する場
合は、ベースエミッタ形成領域403a上の第１の多結晶シ
リコン405を除去する必要はない。

次にレジストパターン417を除去後、第３図（Ｇ）に
示すようにベースエミッタ形成領域403a上の第１の多結
晶シリコン405を完全に第２の熱酸化膜418に変換する。
その後、コレクタ電極取出し領域403bに選択的に燐をイ
オン注入して、該領域403bをN⁺層とする。

次に、各分離領域およびフィールド領域の酸化膜414
と第２の熱酸化膜418をマスクとして、露出している第
１の窒化膜404及び第２の窒化膜413を第３図（Ｈ）に示
すように除去し、ベースエミッタ形成領域403aの肩部の
エピタキシャル層を露出させた後、全面に第２の多結晶
シリコン419を0.3〜0.4μｍ程度形成し、それに硼素を
イオン注入法により１〜５×10¹⁵cm^-2程度導入する。そ
の後、第２の多結晶シリコン419上に平坦化用のレジス
ト層420を塗布する。

次に、ベースエミッタ形成領域403a上に凸状に形成さ
れた第２の多結晶シリコン419上に薄く塗布されたレジ
スト層420をエッチングにより選択的に除去し、更に同
領域の第２の多結晶シリコン419をレジスタ層420をマス
クとして選択的にエッチングする。その後、ベース引き
出し電極領域以外の第２の多結晶シリコン419をエッチ
ング除去する。これにより、第３図（Ｉ）に示すよう
に、第２の多結晶シリコン419は、第２の熱酸化膜418と
その下の第１の窒化膜404からなる２層膜パターンを囲
むように、その側面に残存形成される。

次に、第３図（Ｊ）に示すように、第２の熱酸化膜41
8を除去後、熱酸化法により第２の多結晶シリコン419の
表面に厚さ約0.2μｍの第３の熱酸化膜421を形成する。
この時、第２の多結晶シリコン419よりベースエミッタ
形成領域403a中に硼素が拡散され、不活性ベース領域42
2が形成される。

次に、第３図（Ｋ）に示すように、第１の窒化膜404
を除去した後、その部分からイオン注入法によりベース
エミッタ形成領域403a中に１〜５×10¹³cm^-3程度の硼素
を導入し、活性ベース領域423を形成する。その後、全
面に厚さ約0.2μｍの第２のCVD酸化膜を形成した上で異
方性エッチング技術により全面エッチングを行うことに
より、第２の多結晶シリコン419の側壁にサイドウォー
ル酸化膜424を前記第２のCVD酸化膜で残存形成するとと
もに、活性ベース領域423の表面を露出させる。

次に、全面に厚さ0.2μｍ程度の第３の多結晶シリコ
ンを形成後、それに、イオン注入法により１〜２×10¹⁶
cm^-2程度の砒素を導入し、さらにその第３の多結晶シリ
コンを写真食刻法によりパターニングすることにより、
露出した活性ベース領域423の表面にエミッタ多結晶シ
リコン425を形成する。

次に、熱処理を行ってエミッタ多結晶シリコン425か
ら砒素を活性ベース領域423中に拡散させることによ
り、該活性ベース領域423中に第３図（Ｌ）に示すよう
にエミッタ領域426を形成する。続いて全面に0.1〜0.2
μｍ厚の第３のCVD酸化膜427を形成後、コンタクトホー
ルを開口し金属電極配線428を形成することにより半導
体集積回路装置が完成する。

第４図は上記のようにして製造された半導体集積回路
装置（この発明の装置の第２の実施例）を示し、（ａ）
は平面図、（ｂ）は（ａ）のｂ−ｂ線断面図、（ｃ）は
（ａ）のｃ−ｃ線断面図である。この装置でもエミッタ
領域426およびベース領域422,423（ベースエミッタ形成
領域403a）は長方形に形成され、その長辺の延長方向上
にコレクタ電極取出し領域403bが配置される。

そして、第３図の製造方法によれば、ベース及びエミ
ッタ領域422,423,426とトレンチ分離領域（深い溝408部
分）とを自己整合で形成できるので、トレンチ分離領域
に対しエミッタ領域426を形成するためのマスク合わせ
余裕を確保する必要がなくなり、ベース領域422,423
（ベースエミッタ形成領域403a）の面積を著しく削減す
ることが可能となる。例えば、最小寸法１μｍの設計ル
ールの場合、長方形エミッタを中央に配するベース領域
の幅は1.4μｍ程度まで削減され、ベース面積は従来技
術の約50％まで削減できる。そして、その結果ベースコ
レクタ間接合面積が約50％削減され、ひいてはコレクタ
基板間接合面積も60〜70％削減されるため、ベースコレ
クタ間接合容量C_TCとコレクタ基板間接合容量C_TSが大幅
に低減され、全電流域での動作速度の著しい改善が期待
できる。

また、この第３図の製造方法においても、トレンチ分
離とすることにより、分離領域を拡大することはく、N⁺
型埋込み拡散層402を深く形成してそのシート抵抗を充
分下げることができるから、同一の設計基準で同一のエ
ミッタ面積を有するトランジスタにおいても、コレクタ
抵抗を増大することなく、換言すればトランジスタの電
流駆動能力を犠牲にすることなく、上述のように動作速
度の改善ができる。

（発明の効果） 以上詳細に説明したように、この発明によれば、分離
領域とベースおよびエミッタ領域との自己整合化を実現
して、分離領域に対しエミッタ領域を形成する際のマス
ク合わせ余裕を不要とすることにより、ベース領域面積
の削減を図ることができるので、ベースコレクタ間接合
容量の低減さらにはコレクタ基板間接合容量の更なる低
減をも可能とし、合わせて全消費電力域での動作速度を
改善できる。さらにこの発明によれば、分離法としてト
レンチ分離法を採用することにより、分離領域を拡大す
ることなく、埋込み拡散層を深くしてコレクタ抵抗の増
大を防止できるから、トランジスタの電流駆動能力を犠
牲とすることなく上述のように動作速度の改善を図るこ
とができる。

【図面の簡単な説明】

第１図はこの発明のバイポーラ型半導体集積回路装置の
第１の実施例を示す平面図および断面図、第２図は上記
装置の製造法を示す工程断面図、第３図はこの発明のバ
イポーラ型半導体集積回路装置の製造方法の一実施例を
示す工程断面図、第４図は第３図の方法で製造されたこ
の発明のバイポーラ型半導体集積回路装置の第２の実施
例を示す平面図および断面図、第５図は従来の装置の製
造方法を示す工程断面図、第６図は従来の方法で製造さ
れた従来の装置を示す平面図である。 202……N⁺型埋込み拡散層、204……トレンチ分離領域、
206……ベースコレクタ間分離領域、207……不活性ベー
ス領域、208……活性ベース領域、209……エミッタ領
域、224……ベースエミッタ形成領域、225……コレクタ
電極取出し領域、401……P^-型シリコン基体、402……N⁺
型埋込み拡散層、403……N^-型エピタキシャル層、403a
……ベースエミッタ形成領域、403b……コレクタ電極取
出し領域、404……第１の窒化膜、405……第１の多結晶
シリコン、406……第１の熱酸化膜、407……開口部、40
8……溝、412……溝、414……第１のCVD酸化膜、418…
…第２の熱酸化膜、419……第２の多結晶シリコン、421
……第３の熱酸化膜、422……不活性ベース領域、423…
…活性ベース領域、425……エミッタ多結晶シリコン、4
26……エミッタ領域。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 21/8222 H01L 27/082 H01L 29/73

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型半導体基体の一主表面上に耐酸
   化性膜と第１の多結晶半導体膜を順次形成した後、この
   第１の多結晶半導体膜の選択された第１の領域に第１の
   開口部を設ける工程と、 その第１の開口部を有する前記第１の多結晶半導体膜の
   表面および側面に第１の酸化膜を形成する工程と、 その第１の酸化膜をマスクとして前記耐酸化性膜および
   前記半導体基体を異方性エッチングし、側壁が概ね垂直
   な第１の溝を形成することにより、この第１の溝に囲ま
   れた半導体島領域を形成する工程と、 その半導体島領域を分割する前記第１の溝よりも浅い第
   ２の溝を形成する工程と、 上記工程により形成された構造上に絶縁膜を形成する工
   程と、 前記絶縁膜をエッチバックし、かつ前記第１の酸化膜を
   除去することによって、前記第１及び第２の溝に前記絶
   縁膜を充填する工程と、 レジスタパターンをマスクとして、前記第１導電型半導
   体基体上方に定義されるベースエミッタ形成領域に位置
   する前記第１の多結晶半導体膜の一部を除去する工程
   と、 前記レジストパターンを除去後、前記第１の多結晶半導
   体膜を第２の酸化膜に変換する工程と、 前記絶縁膜と第２の酸化膜をマスクとして、露出してい
   る前記耐酸化性膜を除去する工程と、 前記第２の酸化膜および前記耐酸化性膜からなる２層膜
   パターンの側面に第２導電型不純物ドープの第２の多結
   晶半導体膜を形成する工程と、 その第２の多結晶半導体膜をマスクに前記第２の酸化膜
   を除去して凹部を形成し、前記耐酸化性膜をマスクとし
   て前記第２の多結晶半導体膜の表面を酸化し、第３の酸
   化膜を形成し、同時に前記第２の多結晶半導体膜からの
   不純物拡散により前記半導体基体表面内に第２導電型の
   不活性ベース領域を形成する工程と、 前記第３の酸化膜をマスクとして前記耐酸化性膜を除去
   し、露出した前記半導体基体表面に第２導電型の活性ベ
   ース領域を形成し、さらに第１導電型不純物ドープの第
   ３の多結晶半導体膜を形成する工程と、 その第３の多結晶半導体膜からの不純物拡散により前記
   活性ベース領域内にエミッタ領域を形成する工程とを具
   備してなるバイポーラ型半導体集積回路装置の製造方
   法。