JP2011238955A - バイポーラトランジスタ - Google Patents
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Abstract
【課題】高速動作性・高電流駆動力を有するヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。
【解決手段】バイポーラトランジスタは、コレクタとして機能するＳｉ単結晶層３と、Ｓｉ単結晶層３の上に形成された単結晶のＳｉ／ＳｉＧｅＣ層３０ａ及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、エミッタ開口部を有する酸化膜３１と、エミッタ電極５０と、エミッタ層３５とを備えている。単結晶のＳｉ／ＳｉＧｅＣ層３０ａに真性ベース層５２が形成され、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの一部と多結晶のＳｉ／ＳｉＧｅＣ層３０ｂとＣｏシリサイド層３７ｂとにより、外部ベース層５１が構成されている。エミッタ電極の厚みは、エミッタ電極５０に注入されたボロンがエミッタ電極５０内を拡散して、エミッタ−ベース接合部まで達しないように設定されている。
【選択図】図１
【解決手段】バイポーラトランジスタは、コレクタとして機能するＳｉ単結晶層３と、Ｓｉ単結晶層３の上に形成された単結晶のＳｉ／ＳｉＧｅＣ層３０ａ及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、エミッタ開口部を有する酸化膜３１と、エミッタ電極５０と、エミッタ層３５とを備えている。単結晶のＳｉ／ＳｉＧｅＣ層３０ａに真性ベース層５２が形成され、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの一部と多結晶のＳｉ／ＳｉＧｅＣ層３０ｂとＣｏシリサイド層３７ｂとにより、外部ベース層５１が構成されている。エミッタ電極の厚みは、エミッタ電極５０に注入されたボロンがエミッタ電極５０内を拡散して、エミッタ−ベース接合部まで達しないように設定されている。
【選択図】図１
Description
本発明は、バイポーラトランジスタおよびその製造方法に関し、特に、Ｓｉ／ＳｉＧｅ，Ｓｉ／ＳｉＧｅＣなどのヘテロ接合を有した高性能バイポーラトランジスタの構造およびその製造方法に関するものである。
従来より、ヘテロ接合バイポーラトランジスタは、Ｓｉホモ接合バイポーラトランジスタに比べて優れた高速動作性・高電流駆動能力を持つことから、高速・高集積を必要とする移動体通信等の通信用デバイスとして利用されている。特に、近年は、バイポーラトランジスタにＳｉ／ＳｉＧｅ，Ｓｉ／ＳｉＧｅＣ等のヘテロ接合構造を組み込んで、１００ＧＨｚを越える遮断周波数をもつヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと称す）が実現されている。
このようなヘテロ接合バイポーラトランジスタの製造方法に関する従来例として、特許文献１に開示されている方法が知られている。
この従来例のＨＢＴの製造方法の特徴は、外部ベース層（多結晶ＳｉＧｅ膜）にイオン注入を行なうことと、ポリシリコンエミッタ電極（エミッタコンタクト層）にイオン注入された不純物の横広がりの影響をスペーサーによって低減することである。このときのポリシリコンエミッタ電極のポリシリコン膜厚は約１４０ｎｍで、外部ベース層への追加注入の条件は、ボロン（Ｂ）の場合は、加速エネルギー６０ｋｅＶ，ドーズ量２×１０15ｃｍ-2程度であり、フッ化ボロン（ＢＦ2 ）の場合は、加速エネルギー３０ｋｅＶ，ドーズ量１×１０15ｃｍ-2程度である。
しかしながら、上記従来のＨＢＴ構造では、エミッタ電極を注入マスクとして外部ベース層にボロンを追加注入する際に、エミッタ電極内にもエミッタ内とは逆導電型の不純物であるボロンが注入される。これを回避しようとすると、外部ベース層へのボロンのドープ量を低減せざるを得ず、外部ベース層の電気抵抗が大きくなるという不具合があった。また、エミッタ電極の形状を決定する要因としてコンタクトホール等のアライメントマージンなど加工上の制約と前述の電気特性からの制約があり、基本的にはそれらの両立は困難である。そのため、従来のＨＢＴでは、高速動作性・高電流駆動能力の向上を併せて実現することは困難であった。
本発明の目的は、エミッタ電極の構造や外部ベース層の構造を改善することにより、高速動作性・高電流駆動能力の向上を併せて実現しうるバイポーラトランジスタおよびその製造方法を提供することにある。
本発明のバイポーラトランジスタは、エミッタ−真性ベース接合部がヘテロ接合であるバイポーラトランジスタにおいて、エミッタ電極が、その内部に注入された外部ベース形成用不純物の下部における濃度が低濃度になるように拡散させる膜厚を有している。
これにより、エミッタ−真性ベース接合部に外部ベースからの不純物が拡散することに起因するバイポーラトランジスタの電流駆動力の低下を防止しつつ、外部ベース層の不純物濃度を高めて、ベース抵抗を小さくすることができるので、高速動作性・高電流駆動力という特性を実現することが可能となる。
エミッタ電極の厚みが、２００ｎｍ以上で５００ｎｍ以下の範囲にあることにより、エミッタ電極の上面においてエミッタ開口部の上方に位置する部分に生じる凹みをできるだけ小さくすることができ、エミッタ電極のシリサイド層の抵抗の増大を抑制することができる。
そして、エミッタ電極の上面における凹みはアスペクト比が１／５以下であることが好ましい。
層間絶縁膜を貫通して形成される導体プラグが、外部ベース層のうち分離層の上にコンタクトしていることにより、第１の半導体層に導体プラグが突き抜けて形成されるのを防止することができる。
本発明のバイポーラトランジスタの製造方法は、分離層に囲まれた第１導電型の第１の半導体層の上に、第２導電型不純物を含む第２の半導体層と、第３の半導体層と、エミッタ開口部を有する絶縁膜と、第１導電型不純物を含むエミッタ電極とを順次形成とともに、エミッタ電極及び絶縁膜をマスクにして、基板表面に垂直な方向に対して傾いた方向から、第２導電型の不純物を第２及び第３の半導体層に注入する方法である。
この方法により、第２，第３の半導体層のうち真性ベース層となるエミッタ開口部直下法の領域に近い部分にまで第２導電型不純物を注入することができるので、ベース抵抗の低減を図ることができる。また、電気特性とエミッタ電極のレイアウトとの最適化を独立して行うことができる。
エミッタ電極となる多結晶層は、２００ｎｍ以上で５００ｎｍ以下の範囲にある厚みを有していることが好ましい。
以上説明したように、本発明のバイポーラトランジスタ又はその製造方法により、高速動作性・高電流駆動力という特性を実現することが可能となる。
（第１の実施形態）
以下、図面を参照しながら、本発明の第１の実施形態について詳細に説明する。図１は、本発明の第１の実施形態に係るバイポーラトランジスタの断面図である。
以下、図面を参照しながら、本発明の第１の実施形態について詳細に説明する。図１は、本発明の第１の実施形態に係るバイポーラトランジスタの断面図である。
図１に示すように、本実施形態のバイポーラトランジスタ（ＨＢＴ）は、基板内に、Ｐ型Ｓｉ基板１と、Ｓｉ基板１の表面部に形成されたサブコレクタ層２と、サブコレクタ層２の上にエピタキシャル成長によって形成され、コレクタとして機能するＳｉ単結晶層３と、シリコン酸化膜からなるシャロートレンチ４と、シャロートレンチ４の下方に形成され、シリコン酸化膜７及びポリシリコン膜６からなるディープトレンチ５と、サブコレクタ層２とはシャロートレンチ４を挟んだ離間した部位に形成されたＮ＋型コレクタ引き出し層８とを備えている。
さらに、バイポーラトランジスタは、Ｓｉ単結晶層３の上に形成された単結晶のＳｉ／ＳｉＧｅＣ層３０ａ及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの上に形成され、エミッタ開口部を有する酸化膜３１と、酸化膜３１の上に形成され、エミッタ開口部を有するポリシリコン膜３２と、エミッタ開口部を埋めて単結晶のＳｉ／ＳｉＧｅＣ層３０ａに接触するエミッタ電極５０と、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの上部に形成されたエミッタ層３５と、エミッタ電極５０，ポリシリコン膜３２及び酸化膜３１の側面上に形成されたシリコン酸化膜からなるサイドウォール３６と、エミッタ電極５０，Ｓｉ／ＳｉＧｅＣ層３０ａ，３０ｂ，及びＮ＋型コレクタ引き出し層８の上部に形成されたシリサイド層３７ａ，３７ｂ，３７ｃとを備えている。ここで、単結晶のＳｉ／ＳｉＧｅＣ層３０ａのうちエミッタ層３５とＳｉ単結晶層３（コレクタ層）とに挟まれた部分が真性ベース層５２である。また、Ｓｉ／ＳｉＧｅＣ層３０ａのうち真性ベース層５２を除く部分と、多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、Ｃｏシリサイド層３７ｂとにより、外部ベース層５１が構成されている。なお、本実施形態のＳｉＧｅＣ膜は、エミッタ側からコレクタ側に向かってバンドギャップが徐々に小さくなるように、傾斜組成を有しており、正確にはＳｉ1-x-yＧｅxＣyで表されるものである。
また、基板上には、エミッタ電極５０や外部ベース層５１を覆うシリコン酸化膜からなる層間絶縁膜３８と、層間絶縁膜３８を貫通してＨＢＴのエミッタ電極５０，外部ベース層５１及びＮ＋型コレクタ引き出し層８の各Ｃｏシリサイド層３７に到達する接続孔を埋めるＷプラグ３９と、層間絶縁膜３８の上に形成され、各Ｗプラグ３９に接続されるアルミニウム合金膜からなる金属配線４０とが設けられている。
次に、本発明の第１の実施形態における半導体装置の製造方法について説明する。図２〜図１２は、本発明の第１の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。
まず、図２に示すように、（００１）面を主面とするＰ型Ｓｉ基板１の上部の表面に、フォトリソグラフィーを用いて、Ｎ型のサブコレクタ層を形成しようとする領域を開口したレジスト膜（図示せず）を形成する。次に、レジスト膜を注入マスクとして用いて、Ｓｉ基板１にヒ素（Ａｓ）イオンを注入して、ＨＢＴ形成領域に深さ約１μｍのＮ型のサブコレクタ層２を形成する。このとき、サブコレクタ層２内におけるＡｓの濃度は、約６×１０19ｃｍ-3である。続いて、Ｓｉ基板１の上に、Ｎ型不純物をin-situ ドープしながらＳｉ単結晶層３（第１の半導体層）をエピタキシャル成長させる。このとき、Ｓｉ単結晶３内におけるＮ型不純物の濃度は、約１×１０15ｃｍ-3である。
次に、図３に示す工程で、分離層として、シリコン酸化膜が埋め込まれたシャロートレンチ４と、アンドープポリシリコン膜６およびこれを取り囲むシリコン酸化膜７により構成されるディープトレンチ５とを形成する。各トレンチ４、５の深さは、それぞれ約０．３μｍ、約３μｍである。
次に、図４に示す工程で、Ｎ＋型コレクタ引き出し層形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜を注入マスクとして用いて、加速エネルギー約６０ＫｅＶ，ドーズ量３×１０15ｃｍ-2の条件で、リン（Ｐ）イオンをＳｉ単結晶層３内に選択的に注入した後、酸素プラズマアッシングを用いてレジスト膜を除去する。続いて、温度が８５０℃程度で３０分程度の熱処理を行なって、シャロートレンチ５，５間にＮ＋型コレクタ引き出し層８を形成する。
次に、フォトリソグラフィーとイオン注入とを用いて、加速エネルギー約５０ＫｅＶ，ドーズ量３×１０15ｃｍ-2の条件で、Ｎ＋型コレクタ引き出し層８の上部にヒ素を注入し、続いて例えば温度が１０００℃程度、時間が１０〜１５秒程度の熱処理をして不純物を活性化させる。
次に、図５に示す工程で、減圧ＣＶＤ法により、基板上に厚さ約５０ｎｍの酸化膜２８を堆積させ、続いて、減圧ＣＶＤ法により、酸化膜２８の上に約１００ｎｍのポリシリコン膜２９を堆積させる。
次に、図６に示す工程で、フォトリソグラフィーを用いてＨＢＴ形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、エッチングにより、ポリシリコン膜２９をパターニングして、外部ベース層形成領域を開口する。その後、コレクタのリンプロファイルを形成するために、レジスト膜及びポリシリコン膜２９を注入マスクとして用いて、加速エネルギー２８０ｋｅＶ，ドーズ量約５×１０13ｃｍ-3の条件で、リンを酸化膜２８を通過させてＳｉ単結晶層３内に注入する。これにより、Ｓｉ単結晶層３内に所望のコレクタ用リンプロファイルが形成される。次に、酸素プラズマアッシングを用いてレジスト膜を除去し、続いて、ポリシリコン膜２９の開口部に露出している酸化膜２８をフッ酸により除去し、リンが注入されたＳｉ単結晶層３の表面を露出させる。
次に、図７に示す工程で、ＵＨＶ−ＣＶＤ法により、基板上に約６０ｎｍのＳｉバッファ層をエピした後に、ＳｉＧｅＣ膜（第２の半導体層）とその直上にＳｉ膜（第３の半導体層）をエピタキシャル成長させて、Ｓｉ／ＳｉＧｅＣ層を形成する。このとき、Ｓｉ単結晶層３の上には、厚さ約７０ｎｍのＳｉＧｅＣ膜と厚さ約３０ｎｍのＳｉ膜とからなる厚さ約１００ｎｍのＳｉ／ＳｉＧｅＣ層３０ａが成長され、シャロートレンチ４（酸化膜）及びポリシリコン膜２９の上には、厚さ約３０ｎｍの多結晶Ｓｉと厚さ３５ｎｍの多結晶ＳｉＧｅＣ膜と厚さ約１５ｎｍの多結晶Ｓｉ膜とからなる厚さ約８０ｎｍの多結晶のＳｉ／ＳｉＧｅＣ層３０ｂが成長される。また、in-situ ドープにより、ＳｉＧｅＣ膜にはボロン（Ｂ）が導入されて、ＳｉＧｅＣ膜はＰ型になっている。
ここで、高真空状態でＳｉＧｅＣ膜をエピタキシャル成長させるＵＨＶ−ＣＶＤ法では、成長反応が表面のみで起きるために、成長レートの面方位依存性が強い成長方法である。この現象を用いると、Ｓｉ単結晶層の表面（例えば（１００）面）とポリシリコン層や酸化膜の表面とでは、結晶成長速度が異なる。つまり、多くの結晶方位が存在するポリシリコン膜や非晶質層である絶縁膜の表面での成長レートが遅くなる。実験によれば、ポリシリコン層および酸化膜の上では、Ｓｉ単結晶層の（１００）面上に比べて約半分の成長レートであった。ＳｉＧｅＣ膜に続いて高真空状態で成長されるＳｉ膜についても同様である。したがって、Ｓｉ／ＳｉＧｅＣ層３０ｂの膜厚は約５０ｎｍである。このように、ＵＨＶ−ＣＶＤ法を用いれば、外部ベース層の主要部となる多結晶のＳｉ／ＳｉＧｅＣ層３０ｂを低成長レートで成長させることが可能となり、外部ベース層のうちで電気抵抗の高い多結晶のＳｉＧｅＣ膜は、真性ベース層となる単結晶のＳｉＧｅＣ膜の膜厚よりも薄くなる。この結果、真性ベース層と、後に形成される外部ベース層の一部となるシリサイド膜とは連続的に接続され、さらにその間の距離が短縮され、低ベース抵抗によるバイポーラトランジスタの高性能化が図れることになる。
次に、図８に示す工程で、減圧ＣＶＤ法により、基板上に、膜厚が約３０ｎｍの酸化膜３１および膜厚が約５０ｎｍで濃度約３×１０15ｃｍ-3のリンを含むポリシリコン膜３２を連続して堆積する。その後、フォトリソグラフィーを用いて、エミッタ形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、ドライエッチングにより、ポリシリコン膜３２をパターニングして、エミッタ開口部４５を形成する。その後、ウエットエッチングにより、エミッタ開口部４５内の酸化膜３１を除去する。
次に、図９に示す工程で、基板上に、in-situ ドープを伴う減圧ＣＶＤにより、膜厚が４００ｎｍ程度で濃度が１〜５×１０20ｃｍ-3程度のＮ型不純物（リン）を含むＮ＋型ポリシリコン３３を堆積する。続いて、フォトリソグラフィーにより、Ｎ＋型ポリシリコン膜３３の上に、エミッタ電極部分を覆うレジスト膜４６を形成する。そして、レジスト膜４６をエッチングマスクとして用いて、異方性エッチングにより、ポリシリコン膜３３，３２をパターニングしてエミッタ電極５０を形成する。続いて、レジスト膜４６及びエミッタ電極５０をエッチングマスクとして用いて、ウエットエッチングにより、酸化膜３１のうちエミッタ電極５０によって覆われていない部分を除去する。ポリシリコン膜３３の厚さは、２００ｎｍ以上５００ｎｍ以下の範囲にあることが好ましく、この範囲内で３００ｎｍ以上であることがより好ましい。
次に、外部ベースの抵抗を低減するために、Ｓｉ／ＳｉＧｅＣ層３０ａ，３０ｂに、基板表面に実質的に垂直な方向（チャネリングを生じない程度の傾きしかない方向）から、加速エネルギー約５ＫｅＶ，ドーズ量２×１０15ｃｍ-3の条件でボロンの追加注入を行なう。
次に、図１０に示す工程で、酸素プラズマアッシングにより、レジスト膜４６を除去する。その後、フォトリソグラフィーにより、エミッタ電極５０及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂのうち外部ベース層となる領域を覆うレジスト膜４７を形成し、レジスト膜４７をエッチングマスクとして用いて、多結晶のＳｉ／ＳｉＧｅＣ層３０ｂのうち外部ベース層よりも外側に位置する部分を除去する。
次に、図１１に示す工程で、減圧ＣＶＤ法により、基板上に、厚さが約３０〜１００ｎｍ程度の酸化膜を堆積した後、温度が９００℃程度で、時間が１０〜１５秒程度の熱処理を行なって、エミッタ電極５０からＳｉ／ＳｉＧｅＣ層３０ａ中のＳｉ膜内にヒ素を拡散させてエミッタ層３５を形成する。続いて、基板上に、酸化膜堆積した後、酸化膜を異方性エッチングして、エミッタ電極５０の側面上にサイドウォール３６を形成する。この時、ＨＢＴのエミッタ電極５０の上面、Ｓｉ／ＳｉＧｅＣ層３０ａ，３０ｂの上面、及びＮ＋型コレクタ引き出し層８の上面には、シリコン層が露出している状態である。
次に、図１２に示す工程で、スパッタリングにより、基板上にＣｏ膜を形成した後、加熱してＣｏとＳｉとを反応させて、ＨＢＴのエミッタ電極５０の上部、Ｓｉ／ＳｉＧｅＣ層３０ａ，３０ｂの上部、及びＮ＋型コレクタ引き出し層８の上部にＣｏシリサイド層３７ａ，３７ｂ，３７ｃを形成する。その後、ＣｏとＳｉとの未反応層を除去し、続いて、Ｃｏシリサイド層３７ａ，３７ｂ，３７ｃのアニールを行なうことにより、Ｃｏシリサイド層３７ａ，３７ｂ，３７ｃを低抵抗化する。これにより、Ｓｉ／ＳｉＧｅＣ層３０ａの一部と、Ｓｉ／ＳｉＧｅＣ層３０と、Ｃｏシリサイド層３７ｂとによって構成される外部ベース層５１とを形成する。
これ以降の工程では、標準的な多層配線工程プロセスを用いる。すなわち、基板上に酸化膜からなる層間絶縁膜３８を堆積した後に、層間絶縁膜３８を貫通してＨＢＴのエミッタ電極５０，外部ベース層５１及びＮ＋型コレクタ引き出し層８の各Ｃｏシリサイド層３７ａ，３７ｂ，３７ｃに到達する接続孔を形成する。
その後に、各接続孔内にＷ膜を埋め込んでＷプラグ３９を形成した後に、スパッタリングにより、基板上にアルミニウム合金膜を形成し、所定の領域を開口したレジスト膜をマスクとして用いて、アルミニウム合金膜をパターニングすることにより、各Ｗプラグ３９に接続され、層間絶縁膜３８の上に延びる金属配線４０を形成する。
なお、本実施形態では、ベース層の直下からサブコレクタ層にいたるまでのＳｉ単結晶における不純物濃度プロファイルを一度のリン注入で形成したが、不純物濃度プロファイルを最適化するにあたり多段注入を実施したり、エミッタ開口用マスク（図８に示すポリシリコン膜３２）を用いたセルフアラインの注入を用いたりしても構わない。
本実施形態によると、以下の効果を発揮することができる。
まず、エミッタ電極５０は、厚さが約４００ｎｍのポリシリコン膜によって構成されている。特許文献１に記載されている従来のバイポーラトランジスタでは、エミッタ電極を構成するポリシリコン膜の膜厚は１４０ｎｍであるのに対し、本実施形態においては、エミッタ電極５０を構成するポリシリコン膜３３の膜厚は４００ｎｍであり、極めて厚くなっている。
エミッタ電極５０（ポリシリコン膜３３）の厚さは、図９に示す工程で、エミッタ電極５０に注入されたボロンがエミッタ電極５０内を拡散して、エミッタ−ベース接合部まで達しないように設定されている。
また、エミッタ電極を構成するポリシリコン膜が厚いことにより、本実施形態におけるエミッタ電極５０の上面には、エミッタ開口部に対応する凹部がほとんどなくなる。
図１５は、エミッタ電極用ポリシリコン膜の膜厚に対するエミッタ電極上面の凹み量を示す図である。同図に示すように、ポリシリコン膜の膜厚が１５０ｎｍ程度の場合には、エミッタ電極の上面の凹み量が大きい。エミッタ電極５０の上面に深い凹部があると、シリサイド層３７ｃの形成の際に、シリサイド層３７ｃの薄膜化を引き起こし、コンタクト抵抗が増大するおそれがある。それに対し、本実施形態のエミッタ電極５０では、コンタクト抵抗を確実に低く維持することができる。ここで、図１５に示されるように、エミッタ電極５０に対するコンタクト抵抗を確実に低く維持するためには、エミッタ電極５０上面の凹みのアスペクト比が１／５以下、できれば１／１０以下であることが好ましい。本実施形態においては、エミッタ電極５０の幅が約０．７μｍであることから、ポリシリコン膜３３の厚さは、２００ｎｍ以上であることが好ましく、３００ｎｍ以上であることがより好ましい。一方、層間絶縁膜３８の厚さは約１μｍであるので、絶縁性や加工性を考慮すると、ポリシリコン膜の厚さは５００ｎｍ以下であることが好ましい。
また、本実施形態の製造方法においては、ＵＨＶ−ＣＶＤ法を用いて、外部ベースとなる多結晶ＳｉＧｅ膜を低成長レートで作成することが可能となり、外部ベース層５１における高抵抗の多結晶のＳｉ／ＳｉＧｅＣ層３０ｂの膜厚が、真性ベース層５２における単結晶のＳｉ／ＳｉＧｅＣ層３０ａの膜厚よりも薄くなる。この結果、真性ベース層５２と外部ベース層５１のシリサイド層３７ｂとの間の距離が短縮され、低ベース抵抗によるバイポーラトランジスタの高性能化が図れることになる。
（第２の実施形態）
以下、図面を参照しながら、本発明の第２の実施形態について説明する。図１３，図１４は、本発明の第２の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。
以下、図面を参照しながら、本発明の第２の実施形態について説明する。図１３，図１４は、本発明の第２の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。
本実施形態においても、第１の実施形態における図１に示す工程（Ｐ型Ｓｉ基板１にサブコレクタ層２を形成する工程）から図８に示す工程（エミッタ開口を形成する工程）までを行なう。
次に、本実施形態では、第１の実施形態における図９に示す工程に代えて、図１３に示す工程を行なう。すなわち、ポリシリコン膜３３のパターニングによるエミッタ電極５０の形成に続いて、レジスト膜４６を残した状態で、ウエットエッチングにより酸化膜３１をパターニングする。その後、ボロンを基板に垂直な方向に対して約２５°傾いた方向からＳｉ／ＳｉＧｅＣ層３０ａ，３０ｂ内に注入する斜め注入ステップを、基板を９０°ずつ回転させながら４回に分けて行なう（４ステップ注入）。これにより、Ｓｉ／ＳｉＧｅＣ層３０ａのうち酸化膜３１の下方に位置する領域、つまり、エミッタ電極５０の端部よりも真性ベース層５２に近い領域にまでボロンを導入する。その際、注入エネルギーは１０ＫｅＶであり、４回トータルのドーズ量は約１．５×１０14ｃｍ-3である。
さらに、レジスト膜４６をつけたままで、外部ベース層の抵抗を低減するために、実質的に垂直な方向（チャネリングを生じない程度の傾きしかない方向）から加速エネルギー約５ＫｅＶ、ドーズ量２×１０15ｃｍ-3の条件で、ボロンの追加注入を行なう。
次に、図１４に示す工程で、酸素プラズマアッシングにより、レジスト膜４６を除去する。その後、フォトリソグラフィーにより、エミッタ電極５０及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂのうち外部ベース層となる領域を覆うレジスト膜４７を形成し、レジスト膜４７をエッチングマスクとして用いて、多結晶のＳｉ／ＳｉＧｅＣ層３０ｂのうち外部ベース層よりも外側に位置する部分及びその下方の酸化膜２９を除去する。これにより、第１の実施形態と同様に、外部ベース層５１が形成される。その後、第１の実施形態の図１０〜図１２に示す工程と同じ工程を行なう。
本実施形態の製造方法によると、外部ベース部へのボロン注入として、基板主面に垂直な方向に対して傾いた方向からＳｉ／ＳｉＧｅＣ層３０ａ，３０ｂ内に注入する斜め注入を行なっているので、外部ベース層５１の高抵抗部であるＳｉ／ＳｉＧｅＣ層３０ａのうち酸化膜３１の下方に位置する領域、つまり、エミッタ電極５０の端部よりも真性ベース層５２に近い領域にまでボロンを導入することができる。よって、ベース抵抗を低減することができる。また、生産的には斜め注入の傾き角を適正に（例えば２５°に）調整すれば、電気特性に影響を与える外部ベース層５１からエミッタ−ベース接合部（エミッタ層３５と真性ベース層５２との境界領域）への高濃度ボロンの横広がりを気にすることなく、加工的な観点からエミッタ電極の形状を決めることが可能となる。これにより、歩留まりの改善や大規模な集積回路への応用が容易となる。よって、バイポーラトランジスタの高速動作・高電流駆動力を実現することができる。
一方、不純物イオンの斜め注入を行なうことにより、Ｎ型不純物を含むエミッタ電極５０にもＰ型不純物であるボロンが導入されることになる。したがって、エミッタ電極を構成するポリシリコン膜の膜厚が薄いとボロンの突き抜けやエミッタ電極の抵抗の増加などデバイス特性への悪影響が懸念される。それに対し、本発明ではエミッタ電極を構成するポリシリコン膜の膜厚を約４００ｎｍと通常よりは厚く設定しているために、Ｎ型不純物の総量が多く、ボロンの突き抜けや抵抗増加の影響を比較的受けにくくすることが可能である。つまり、本実施形態においても、エミッタ電極５０（ポリシリコン膜３３）の厚さは、図１３に示す工程で、エミッタ電極５０に注入されたボロンがエミッタ電極５０内を拡散して、エミッタ−ベース接合部まで達しないように設定されている。
図１６は、本実施形態の条件で、ベース形成時に２５°の傾き角による斜め注入を行なったときの注入エネルギーに対するバイポーラトランジスタのピーク遮断周波数ｆTとの関係を示すデータである。
同図に示すように、注入エネルギーが２０ｋｅＶを超えるとピーク遮断周波数ｆTが低下し始める。この原因は、エミッタ層付近におけるボロン濃度が上昇することにあると思われる。反面、注入エネルギーが６ｋｅＶに満たない場合にも、ピーク遮断周波数ｆTが低下する。
また、本実施形態の製造方法においては、ＵＨＶ−ＣＶＤ法を用いて、外部ベースとなる多結晶ＳｉＧｅ膜を低成長レートで作成することが可能となり、外部ベース層５１における高抵抗の多結晶のＳｉ／ＳｉＧｅＣ層３０ｂの膜厚が、真性ベース層５２における単結晶のＳｉ／ＳｉＧｅＣ層３０ａの膜厚よりも薄くなる。この結果、真性ベース層５２と外部ベース層５１のシリサイド層３７ｂとの間の距離が短縮され、低ベース抵抗によるバイポーラトランジスタの高性能化が図れることになる。
なお、本実施形態におけるエミッタ電極を構成するポリシリコン膜の膜厚や、エミッタ電極の横方向寸法は第１の実施形態と同様であり、従来のバイポーラトランジスタ比べると極めて厚い。したがって、第１の実施形態と同様に、エミッタ電極５０へのコンタクト抵抗を確実に低く維持するなどの効果を発揮することができる。
上記各実施形態においては、Ｓｉ／ＳｉＧｅＣヘテロ接合を有するバイポーラトランジスタについて説明したが、ＳｉＧｅＣ膜に代えて、Ｃを含まないＳｉ1-xＧｅx膜、あるいは、微量（組成比で０．１〜３．０％）のＣを含むＳｉ1-yＣy膜を設けても、各実施形態の基本的な効果を発揮することはできる。
また、上記各実施形態においては、エミッタ開口部を有する酸化膜３１の上に、エミッタ開口部を有する，リンを含むポリシリコン膜３２を設けたが、ポリシリコン膜３２は、必ずしも必要ではない。しかし、エミッタ電極と同じ導電型不純物を含むポリシリコン膜３２を設けることにより、エミッタ電極に注入されたボロンが下方及び内方に拡散する（突き抜ける）のをできるだけ阻止することができる利点がある。
また、上記各実施形態においては、ポリシリコン膜からなるエミッタ電極を設けたが、エミッタ電極を多結晶ＳｉＧｅ膜によって構成することも可能である。
また、ポリシリコン膜３２に代えて、多結晶ＳｉＧｅ膜または多結晶ＳｉＧｅＣ膜を設けてもよい。
本発明のバイポーラトランジスタは、移動体通信等の通信用デバイスに搭載される高周波信号増幅用トランジスタや、パワートランジスタとして利用することができる。
１ Ｐ型Ｓｉ基板
２ サブコレクタ
３ Ｓｉ単結晶層
４ シャロートレンチ
５ ディープトレンチ
６ アンドープポリシリコン膜
７ シリコン酸化膜
８ Ｎ＋型コレクタ引き出し層
９ Ｐ型ウェル
１０ Ｎ型ウェル
１１ 酸化膜
２８ 酸化膜
２９ ポリシリコン膜
３０ （単結晶の）Ｓｉ／ＳｉＧｅＣ層
３０ （多結晶の）Ｓｉ／ＳｉＧｅＣ層
３１ 酸化膜
３２ ポリシリコン膜
３３ ポリシリコン膜
３５ エミッタ層
３６ サイドウォール
３７ Ｃｏシリサイド層
３８ 層間絶縁膜
３９ Ｗプラグ
４０ アルミニウム金属配線
４５ エミッタ開口部
５０ エミッタ電極
５１ 外部ベース層
５２ 真性ベース層
２ サブコレクタ
３ Ｓｉ単結晶層
４ シャロートレンチ
５ ディープトレンチ
６ アンドープポリシリコン膜
７ シリコン酸化膜
８ Ｎ＋型コレクタ引き出し層
９ Ｐ型ウェル
１０ Ｎ型ウェル
１１ 酸化膜
２８ 酸化膜
２９ ポリシリコン膜
３０ （単結晶の）Ｓｉ／ＳｉＧｅＣ層
３０ （多結晶の）Ｓｉ／ＳｉＧｅＣ層
３１ 酸化膜
３２ ポリシリコン膜
３３ ポリシリコン膜
３５ エミッタ層
３６ サイドウォール
３７ Ｃｏシリサイド層
３８ 層間絶縁膜
３９ Ｗプラグ
４０ アルミニウム金属配線
４５ エミッタ開口部
５０ エミッタ電極
５１ 外部ベース層
５２ 真性ベース層
Claims (12)
- 第１の半導体層と、
前記第１の半導体層の上面領域に形成され、第１導電型不純物を含むコレクタ層と、
前記コレクタ層を挟んで互いに離間して形成され、絶縁膜からなる２つの分離層と、
前記第１の半導体層及び前記分離層の上に成長され、前記第１の半導体層とはバンドギャップが異なる，第２導電型不純物を含む第２の半導体層と、
前記第２の半導体層の上に成長され、前記第２の半導体層とはバンドギャップが異なる第３の半導体層と、
前記第２の半導体層の上に形成され、エミッタ開口部を有する絶縁膜と、
前記エミッタ開口部を埋めて形成され、第１導電型不純物を含む多結晶半導体からなるエミッタ電極と、
エミッタ電極と外部ベース層を覆う層間絶縁膜と、
前記外部ベース層に電気的に接続するように前記層間絶縁膜を貫通して設けられたベース引き出し用プラグとを備え、
前記第３の半導体層のうち前記エミッタ電極に接する領域は、第１導電型不純物を含むエミッタ層であり、
前記第２の半導体層のうち前記エミッタ層と前記コレクタ層とによって挟まれる領域は、第２導電型不純物を含む真性ベース層であり、
前記第２の半導体層のうち前記真性ベース層を囲む部分は、第２導電型不純物を含む外部ベース層であり、
前記外部ベース層の少なくとも一部は、前記分離層に跨っており、
前記第２の半導体層のうち、前記第１の半導体層の上に形成された部分は単結晶の半導体層であり、前記分離層の上に形成された部分は多結晶の半導体層であり、
前記第２の半導体層のうちの、前記分離層の上に形成された前記外部ベース層である部分の膜厚は、前記第１の半導体層の上に形成された前記真性ベース層である部分の膜厚よりも薄く、
前記第２の半導体層は、ＳｉＧｅまたはＳｉＧｅＣ混晶組成を有し、
前記ベース引き出し用プラグは前記分離層上のみに設けられていることを特徴とするバイポーラトランジスタ。 - 請求項１記載のバイポーラトランジスタにおいて、
前記エミッタ電極にはシリサイドを有していることを特徴とするバイポーラトランジスタ。 - 請求項１又は２に記載のバイポーラトランジスタにおいて、
前記エミッタ電極は凹みを有していることを特徴とするバイポーラトランジスタ。 - 請求項１〜３のいずれか１つに記載のバイポーラトランジスタにおいて、
前記分離層から、前記第２の半導体層が設けられている領域とは逆方向の前記第１の半導体層を介して、さらにディープトレンチを有する分離層が設けられ、
前記分離層と前記ディープトレンチを有する分離層との間にある、前記第１の半導体層の表面に高濃度の第１の導電型不純物を有するコレクタ引き出し層が設けられていることを特徴とするバイポーラトランジスタ。 - 請求項１〜４のいずれか１つに記載のバイポーラトランジスタにおいて、
前記コレクタ引き出し層に電気的に接続するように前記層間絶縁膜を貫通して設けられたコレクタ引き出し用プラグをさらに備えていることを特徴とするバイポーラトランジスタ。 - 請求項１〜５のいずれか１つに記載のバイポーラトランジスタにおいて、
前記多結晶半導体は、前記絶縁膜の上に形成され、前記第３の半導体層を露出する上部エミッタ開口部を有する第１の多結晶半導体膜と、前記第１の多結晶半導体膜の上に前記エミッタ開口部及び上部エミッタ開口部を埋めて形成され、前記第３の半導体層の前記エミッタ開口部及び上部エミッタ開口部から露出した部分と接する第２の多結晶半導体膜とからなることを特徴とするバイポーラトランジスタ。 - 請求項１〜６のいずれか１つに記載のバイポーラトランジスタにおいて、
前記外部ベース層は、表面部の少なくとも一部にシリサイド層を有していることを特徴とするバイポーラトランジスタ。 - 請求項１〜７のいずれか１つに記載のバイポーラトランジスタにおいて、
前記第１の半導体層は、Ｓｉ単一組成を有していることを特徴とするバイポーラトランジスタ。 - 請求項１〜８のいずれか１つに記載のバイポーラトランジスタにおいて、
前記エミッタ電極の凹みのアスペクト比は、１／５以下であることを特徴とするバイポーラトランジスタ。 - 請求項１〜９のいずれか１つに記載のバイポーラトランジスタにおいて、
前記エミッタ電極の厚みは、２００ｎｍ以上で５００ｎｍ以下の範囲にあることを特徴とするバイポーラトランジスタ。 - 請求項１〜１０のいずれか１つに記載のバイポーラトランジスタにおいて、
前記エミッタ電極の厚みは、３００ｎｍ以上で５００ｎｍ以下の範囲にあることを特徴とするバイポーラトランジスタ。 - 請求項１〜１１のいずれか１つに記載のバイポーラトランジスタにおいて、
前記エミッタ電極は、その内部に注入された，外部ベース層形成用の第２導電型不純物が、該エミッタ電極内を拡散して、エミッタ−ベース接合部まで達しない膜厚を有していることを特徴とするバイポーラトランジスタ。
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