KR101762048B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

이미터 전극에 폴리실리콘막을 사용한 바이폴라 트랜지스터를 구비하는 반도체 장치이며, 이 바이폴라 트랜지스터는, Si 기판(1)에 형성된 콜렉터 영역과, 콜렉터 영역 상에 형성된 베이스층(30)과, 베이스층(30) 중의 콜렉터 영역으로부터 이격된 상측 부위에 형성된 이미터 영역(39)과, 베이스층(30) 상에 형성되고, 베이스층(30)과 이미터 영역(39)과의 접합부를 덮는 실리콘 산화막(41)을 갖는다. 상기의 접합부이고, 또한 실리콘 산화막(41)과의 계면에 존재하는 불소 원소의 농도는, 1×1020㎝-3 이상이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PRODUCTION METHOD FOR SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 바이폴라 트랜지스터의 전류 증폭률 β의 편차를 더 저감시킬 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에는, 이미터 전극에 폴리실리콘막을 사용한 바이폴라 트랜지스터는, 고속·고집적을 필요로 하는 통신용 디바이스 등에서 많이 이용되고 있다. 바이폴라 트랜지스터의 구조와 그 제조 방법은, 예를 들어 특허문헌 1에 개시되어 있다.
또한, 바이폴라 트랜지스터의 대표적인 특성으로서 전류 증폭률 β(혹은 hFE라고 함)가 있다. 일반적으로 β는 매우 편차가 발생되기 쉬운 파라미터라고 전해지고 있으며, β의 편차(즉, β 편차) 저감에 대해서는 다양안 검토가 이루어지고 있다. 예를 들어, 특허문헌 2에는, 이미터 전극이 되는 폴리실리콘막에 불소(F)를 이온 주입하고, 또한 열처리를 가함으로써, 폴리실리콘막과 베이스층의 경계부에 존재하는 자연 산화막을 브레이크 업하고, 정공 역 주입 장벽을 저감시켜서, 자연 산화막 두께의 편차가 발생하는 것에 기인하는 β 편차를 저감시키는 방법이 기재되어 있다.
일본 특허 공개 제2004-311971호 공보 일본 특허 공개 평11-40572호 공보
그런데, 특허문헌 2에 기재된 방법은, 이미터 전극이 되는 폴리실리콘막과 베이스층과의 경계부에 존재하는 자연 산화막의 막 두께 편차에 기인하는 β 편차밖에 억제할 수 없다.
도 20에 도시한 바와 같이, 실제의 디바이스를 제조하면, 이미터 영역(239)과 베이스 영역(235)의 접합부이고, 또한 절연막(241)과의 계면에 존재하는 계면 준위(도 20의 ×표)가 β 편차의 원인이 되어 있는 경우가 적지 않다. 이 계면 준위에 의해 베이스 전류의 편차가 증대되고, 그 결과, β 편차가 증대되기 때문이다.
즉, 특허문헌 2에 기재된 방법으로, 이미터 전극이 되는 폴리실리콘막(250) 중에 불소를 이온 주입해도, × 표로 나타낸 계면 준위를 저감시킬 수 없으면 β 편차를 충분히 저감시킬 수 없는 경우가 있다. 불소는 미결합수(댕글링 본드)의 종단부에 효과적인 원소이며, 계면 준위를 저감시키는데 유효하지만, 특허문헌 2에 기재된 이온 주입 방법은, 자연 산화막의 브레이크 업만이 목적이기 때문에, × 표로 나타낸 계면 준위가 존재하는 영역까지 고농도의 불소를 도달시킬 수 없다. 이로 인해, 특허문헌 2에 기재된 방법에서는, 계면 준위 저감에 의한 β 편차 저감 효과를 충분히 얻을 수 없다고 하는 과제가 있었다.
따라서, 본 발명은, 상기의 과제를 감안하여 이루어진 것이며, 바이폴라 트랜지스터의 β 편차를 더 저감시킬 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 일 형태에 관한 반도체 장치는, 기판에 형성된 콜렉터 영역과, 상기 콜렉터 영역 상에 형성된 베이스층과, 상기 베이스층 중 상측 부위에 형성된 이미터 영역과, 상기 베이스층 상이며, 상기 베이스층과 상기 이미터 영역의 접합부의 일부를 덮도록 형성된 절연막과, 상기 이미터 영역 상에 형성된 폴리실리콘막을 포함하는 이미터 전극을 갖고, 상기 접합부이고 또한 상기 절연막과의 계면에 존재하는 할로겐 원소의 농도는, 1×1020㎝-3 이상이다.
본 발명의 다른 형태에 관한 반도체 장치는, 기판에 형성된 콜렉터 영역과, 상기 콜렉터 영역 상에 형성된 베이스층과, 상기 베이스층 중 상측 부위에 형성된 이미터 영역과, 상기 이미터 영역의 단부 영역을 덮도록, 베이스층 상에 형성된 절연막과, 상기 이미터 영역 상에 형성된 폴리실리콘막을 포함하는 이미터 전극을 갖고, 상기 단부 영역이고 또한 상기 절연막과의 계면에 존재하는 할로겐 원소의 농도는, 1×1020㎝-3 이상이다.
본 발명의 또 다른 형태에 관한 반도체 장치는, 이미터 전극에 폴리실리콘막을 사용한 바이폴라 트랜지스터를 구비하는 반도체 장치이며, 상기 바이폴라 트랜지스터는, 기판에 형성된 콜렉터 영역과, 상기 콜렉터 영역 상에 형성된 베이스층과, 상기 베이스층 중 상기 콜렉터 영역으로부터 이격된 상측 부위에 형성된 이미터 영역과, 상기 베이스층 상에 형성되고, 상기 베이스층과 상기 이미터 영역과의 접합부의 일부를 덮는 절연막을 갖고, 상기 접합부이고 또한 상기 절연막과의 계면에 존재하는 할로겐 원소의 농도는, 1×1020㎝- 3 이상이다.
본 발명의 일 형태에 관한 반도체 장치의 제조 방법은, 기판에 제1 도전형의 불순물을 주입해서 콜렉터 영역을 형성하는 공정과, 상기 콜렉터 영역 상에, 베이스 영역이 되는 제2 도전형의 불순물층을 형성하는 공정과, 상기 제2 도전형의 불순물층 상에 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막 상에 폴리실리콘막을 형성하는 공정과, 할로겐 원소를 도프하는 공정과, 상기 할로겐 원소를 도프한 후에, 상기 폴리실리콘막과 상기 실리콘 산화막을 에칭해서 개구부를 형성하는 공정과, 폴리실리콘막을 퇴적하여, 상기 개구부에 이미터 전극을 형성하는 공정과, 상기 제2 도전형의 불순물층에 이미터 영역을 형성하는 공정을 갖는다.
본 발명의 다른 형태에 관한 반도체 장치의 제조 방법은, 이미터 전극에 폴리실리콘막을 사용한 바이폴라 트랜지스터를 구비하는 반도체 장치의 제조 방법이며, 기판에 콜렉터 영역을 형성하는 공정과, 상기 콜렉터 영역 상에 베이스층을 형성하는 공정과, 상기 베이스층 상에 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막 상에 폴리실리콘막을 형성하는 공정과, 상기 실리콘 산화막과 상기 베이스층의 계면 부근을 피크로, 상기 폴리실리콘막, 상기 실리콘 산화막 및 상기 베이스층에 1×1015cm-2 이상, 1×1016cm-2 이하의 도우즈량으로 할로겐 원소를 이온 주입하는 공정과, 상기 할로겐 원소를 이온 주입한 후에 어닐 처리를 실시하고, 상기 실리콘 산화막과 상기 베이스층의 계면에 할로겐 원소를 편석시키는 공정과, 레지스트 마스크를 사용해서 상기 폴리실리콘막을 에칭하는 공정과, 상기 레지스트 마스크를 제거하는 공정과, 상기 폴리실리콘막을 마스크로 사용해서 상기 실리콘 산화막을 습식 에칭하고, 상기 베이스층을 저면으로 하는 개구부를 형성하는 공정과, 폴리실리콘막을 퇴적하고, 상기 개구부에 이미터 전극을 형성하는 공정과, 상기 개구부를 통해서 상기 베이스층에 불순물이 도입되고, 상기 베이스층 중 상기 콜렉터 영역으로부터 이격된 상측 부위에 이미터 영역을 형성하는 공정을 갖는다.
본 발명의 일 형태에 의하면, 베이스층과 이미터 영역과의 접합부이고, 또한 절연막과의 계면에 할로겐 원소(예를 들어, 불소 원소)가 1×1020cm-3 이상의 고농도로 존재한다. 또는, 상기 계면 부근을 피크로, 폴리실리콘막, 실리콘 산화막 및 베이스층에 1×1015cm-2 이상, 1×1016cm-2 이하의 도우즈량으로 할로겐 원소를 이온 주입함으로써, 상기 계면에 할로겐 원소를 1×1020㎝-3 이상의 고농도로 도입할 수 있다.
이에 의해, 상기 계면에 존재하는 댕글링 본드를 할로겐 원소에 의해 효과적으로 종단시킬 수 있고, 상기 계면에 존재하는 계면 준위를 충분히, 안정적으로 저감시킬 수 있다. 따라서, 바이폴라 트랜지스터에 있어서, 계면 준위 저감에 의한 β 편차 저감 효과를 충분히 얻는(즉, 계면 준위를 저감시켜 β 편차를 더 저감시키는) 것이 가능하게 된다.
도 1은 실시 형태에 관한 반도체 장치의 구성예를 도시하는 단면도이다.
도 2는 실시 형태에 관한 반도체 장치의 제조 방법을 공정 순으로 나타낸 단면도이다.
도 3은 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 4는 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 5는 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 6은 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 7은 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 8은 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 9는 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 10은 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 11은 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 12는 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 13은 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 14는 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 15는 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 16은 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 17은 비교 형태에 관한 바이폴라 트랜지스터의 구성예를 도시하는 단면도이다.
도 18은 본 발명자가 행한 시뮬레이션의 결과를 도시하는 도면이다.
도 19는 본 발명자가 행한 실제의 실험 결과를 도시하는 도면이다.
도 20은 과제를 설명하기 위한 단면도이다.
이하, 본 발명에 의한 실시 형태를, 도면을 이용해서 설명한다. 또한, 이하에 설명하는 각 도면에 있어서, 동일한 구성에서 동일한 기능을 갖는 부분에는 동일한 부호를 부여하고, 그 반복된 설명은 생략한다.
(구성)
도 1은, 본 발명의 실시 형태에 관한 반도체 장치의 구성예를 도시하는 단면도이다.
도 1에 도시하는 반도체 장치는, 이미터 전극(50)에 폴리실리콘막을 사용한 헤테로 접합 구조의 NPN 바이폴라 트랜지스터(100)를 구비한다.
NPN 바이폴라 트랜지스터(100)는, 실리콘(Si) 기판(1)에 형성된 N 형의 콜렉터 영역[고농도 콜렉터 영역(11) 및 저농도 콜렉터 영역(13)]과, 콜렉터 영역 상에 형성된 P 형의 베이스층(30)과, 베이스층(30) 중 콜렉터 영역으로부터 이격된 상측 부위에 형성된 N 형의 이미터 영역(39)과, 베이스층(30) 상에 형성된 실리콘 산화(SiO2)막(41)을 갖는다.
여기서, 베이스층(30)은, 후술하는 도 7에 도시한 바와 같이, Si층(31)과, Si층(31) 상에 적층된 실리콘 게르마늄(SiGe)층(32)과, SiGe층(32) 상에 적층된 Si층(33)을 포함하는 헤테로 접합 구조의 반도체층이다. 이미터 영역(39)은, 이 베이스층(30)의 상측 부위인 Si층(33)에 형성되어 있다. 이 베이스층(30)에 있어서 이미터 영역(39)과 콜렉터 영역 사이에 끼워진 영역이, 베이스로서 실효적으로 기능하는 실효 베이스 영역(35)이다.
또한, 이 NPN 바이폴라 트랜지스터(100)에 있어서, 실리콘 산화막(41)은, 베이스층(30)과 이미터 영역(39)과의 접합부의 일부를 덮고 있다. 그리고, 베이스층(30)과 이미터 영역(39)과의 접합부이고, 또한 실리콘 산화막(41)과의 계면에는, 할로겐 원소[예를 들어, 불소 원소(F)]가 존재한다. 이 계면에 있어서의 불소 원소의 농도는, 예를 들어1×1020㎝-3 이상으로 되어 있다.
또한, 본 발명의 다른 실시 형태에서는, 이미터 영역(39)의 단부 영역을 덮도록, 베이스층(30) 상에 형성된 실리콘 산화막(41)과, 이미터 영역(39) 상에 형성된 폴리실리콘막을 포함하는 이미터 전극(50)을 갖고, 해당 단부 영역이며 또한 실리콘 산화막(41)과의 계면에 존재하는 할로겐 원소의 농도는, 1×1020㎝-3 이상으로 되어 있다.
또한, 베이스층(30)과 실리콘 산화막(41)과의 계면에 존재하는 할로겐 원소의 농도도, 1×1020㎝-3 이상으로 되어 있는 것이 바람직하다.
(제조 방법)
이어서, 도 1에 도시한 반도체 장치의 제조 방법에 대해서 설명한다.
도 2 내지 도 16은, 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다. 또한, 도 15은, 주요부를 확대한 단면도이다. 또한, 여기서는, 베이스층에 Si/SiGe를 사용한 헤테로 접합 구조의 NPN 바이폴라 트랜지스터(HBT)를 예로 들어 설명하지만, 본 발명은 이 구조에 한정하는 것은 아니다.
도 2에 도시한 바와 같이, 먼저, P 형의 실리콘(Si) 기판(1)을 준비한다. 이어서, 이 Si 기판(1)의 표면에, 막 두께 100Å 정도의 열산화막(3)을 형성한다. 이어서, 리소그래피에 의해, HBT 형성 영역의 상방을 개구하고, 그것 이외의 영역을 덮는 포토레지스트(5)를 열산화막(3) 상에 형성한다. 그리고, 이 포토레지스트(5)를 마스크로 사용하여, Si 기판(1)에 N 형 불순물을 고농도로 이온 주입한다. 이 이온 주입 공정에서는, N 형 불순물로서 비소 혹은 인을 사용한다. 또한, 이온 주입의 도우즈량은 1×1015 내지 1×1016cm-2 정도로 한다. 이 이온 주입 후, 포토레지스트(5)를 제거한다. 계속해서, 열산화막(3)을 웨트에치로 제거하고, Si 기판(1)의 표면에 단결정 Si층을 1㎛ 정도 에피택셜 성장시킨다.
이어서, 도 3에 도시한 바와 같이, Si 기판(1)의 표면에, 막 두께 100Å 정도의 열산화막(7)을 형성한다. 그리고, 리소그래피에 의해, HBT 형성 영역의 상방을 개구하고, 그것 이외의 영역을 덮는 포토레지스트(9)를 형성한다. 계속해서, 이 포토레지스트(9)를 마스크로 사용하여, Si 기판(1)에 N 형 불순물을 저농도로 이온 주입한다. 이 이온 주입 공정에서는, N 형 불순물로서 비소 혹은 인을 사용한다. 또한, 이온 주입의 도우즈량은 1×1012 내지 1×1013cm-2 정도로 한다. 이 이온 주입 후에, 포토레지스트(9)는 제거한다.
이어서, Si 기판(1) 전체에 1000 내지 1200℃/60 내지 120min의 열처리를 실시하고, Si 기판(1)에 주입한 N 형 불순물을 활성화 및 확산시킨다. 이에 의해, 도 4에 도시한 바와 같이, Si 기판(1)에, 고농도 콜렉터 영역(N+층)(11)과, 고농도 콜렉터 영역(11) 상에 위치하는 저농도 콜렉터 영역(N-층)(13)을 형성한다.
이어서, 도 4에 도시한 바와 같이, 소자 분리층으로서, 실리콘 산화막에 의해 구성되는 깊이 약 0.3㎛의 쉘로우 트렌치(21)와, 논 도프 폴리실리콘막 및 이것을 둘러싸는 실리콘 산화막에 의해 구성되는 깊이 약 6㎛의 딥 트렌치(22)를 형성한다.
이어서, CVD법 등에 의해 막 두께 500 내지 2000Å의 실리콘 산화막, 막 두께 500 내지 2000Å의 폴리실리콘막을 Si 기판(1)의 상방 전체면에 퇴적한다. 그리고, 도 5에 도시한 바와 같이, 리소그래피, 건식 에칭, 습식 에칭에 의해, HBT 형성 영역 상에서 폴리실리콘막(25)과 실리콘 산화막(23)을 부분적으로 제거한다. 이에 의해, 저농도 콜렉터 영역(13)의 표면을 부분적으로 노출시킨다.
이어서, 도 6에 도시한 바와 같이, Si 기판(1) 상에 베이스층(30)을 형성한다. 베이스층(30)의 형성 공정에서는, 예를 들어 도 7에 도시한 바와 같이, 막 두께 50 내지 300Å의 Si층(31), 막 두께 500 내지 1000Å의 실리콘 게르마늄(SiGe)층(32), 막 두께 50 내지 300Å의 Si층(33)을, 이 순서대로 에피택셜 성장시킨다. 이때, 단결정의 Si 기판(1) 상에서는 단결정 Si, SiGe가 성장하고, 도 6에 나타낸 폴리실리콘막(25)이나 도시하지 않은 실리콘 산화막 상에서는 다결정 혹은 아몰퍼스 Si, SiGe가 성장한다. 또한, 베이스층(30)의 형성 공정에서는, 예를 들어 in-situ 도프에 의해, SiGe층(32)에 붕소를 도입한다. 이에 의해, SiGe층(32)의 도전형을 P 형으로 한다.
이어서, 도 8에 도시한 바와 같이, Si 기판(1) 상에 막 두께 약 350Å의 실리콘 산화막(41)을 형성하고, 계속해서, 실리콘 산화막(41) 상에 막 두께 약 500Å의 폴리실리콘막(43)을 퇴적한다. 실리콘 산화막(41)의 형성 방법은, 예를 들어 CVD법이다.
이어서, 도 9에 도시한 바와 같이, 불소 원소를 1×1015 내지 1×1016cm- 2정도의 도우즈량으로 이온 주입한다. 이 이온 주입 공정에서는, HBT 형성 영역의 실리콘 산화막(41)과 베이스층(30)의 계면 부근을 피크로, 폴리실리콘막(43), 실리콘 산화막(41) 및 베이스층(30)에 불소가 분포하도록, 주입 에너지를 설정한다.
이어서, 도 10에 도시한 바와 같이, 리소그래피 및 건식 에칭에 의해, 폴리실리콘막(43)에 개구 패턴을 형성한다. 개구 패턴의 형성 후, 도시하지 않은 포토레지스트를 애싱에 의해 제거한다. 그 후, 습식 에칭에 의해, 개구 패턴을 갖는 폴리실리콘막(43)을 마스크로 사용해서 실리콘 산화막(41)을 개구시킨다. 이에 의해, HBT 형성 영역에, 폴리실리콘막(43) 및 실리콘 산화막(41)을 관통해서 베이스층(30)을 저면으로 하는 개구부(45)를 형성한다.
이어서, 도 11에 도시한 바와 같이, CVD법 등에 의해, Si 기판(1) 상에 이미터 전극이 되는 논 도프의 폴리실리콘막(50´)을 두께 약 2500Å 정도 퇴적하고, 개구부(45)를 매립한다. 그리고, 퇴적한 폴리실리콘막(50´)에 N 형 불순물을 이온 주입한다. 이 이온 주입의 도우즈량은 5×1015 내지 1×1016cm-2 정도로 한다. 또한, 논 도프의 폴리실리콘막(50´)의 퇴적과 이온 주입을 행하는 대신, 인을 in-situ 도프한, 소위 도프드 폴리실리콘막을 퇴적해도 좋다.
이어서, 리소그래피, 건식 에칭에 의해, 폴리실리콘막(50´)을 패터닝한다. 이에 의해, 도 12에 도시한 바와 같이, 폴리실리콘막(50´)을 포함하는 이미터 전극(50)을 형성한다. 계속해서, 이미터 전극(50) 상에 포토레지스트(53)를 남긴 채, 외부 베이스 영역(즉, 실효 베이스 영역을 외부로 인출하기 위한 영역)의 저항을 저감시키기 위해서, 베이스층(30)의 이미터 전극(50) 아래에서 노출되어 있는 영역에 1×1015 내지 1×1016cm-2 정도의 도우즈량으로 붕소 혹은 BF2를 이온 주입한다. 그 후, 이미터 전극(50) 상에서 포토레지스트(53)를 제거한다.
이어서, 도 13에 도시한 바와 같이, 리소그래피와 건식 에칭에 의해, 베이스층(30)을 패터닝해서 외부 베이스 영역(37)을 형성한다. 그 후, 베이스층(30)의 패터닝에 사용한 도시하지 않은 포토레지스트를 제거한다.
이어서, 도 14에 도시한 바와 같이, Si 기판(1)의 상방에 두께 약 100Å의 실리콘 산화막(55)을 형성한다. 그리고, 리소그래피에 의해, 저농도 콜렉터 영역(13)의 콘택트 영역(즉, 콜렉터 콘택트 영역)(14)의 상방을 개구하고, 그것 이외의 영역을 덮는 포토레지스트(57)를 형성한다. 이어서, 이 포토레지스트(57)를 마스크로 사용하여, 1×1015 내지 5×1015cm-2 정도의 도우즈량으로 비소를 이온 주입한다. 그 후, 포토레지스트(57)를 제거한다.
이어서, 온도 950 내지 1050℃/시간 10 내지 60sec 정도의 어닐을 Si 기판(1) 전체에 실시한다. 이에 의해, 도 15에 도시한 바와 같이, 폴리실리콘막을 포함하는 이미터 전극(50)에 포함되어 있는 N 형 불순물을, 이미터 전극(50)으로부터 베이스층(30) 측으로 확산시켜서, 베이스층(30)의 저농도 콜렉터 영역으로부터 이격된 상측 부위(예를 들어, 도 7에 나타낸 Si층(33))에 이미터 영역(39)을 형성한다.
이때, 폴리실리콘막(43), 실리콘 산화막(41), 베이스층(30) 중에 분포하고 있는 불소는, 그 대부분이 실리콘 산화막(41) 중 및 실리콘 산화막(41)과 베이스층(30)의 계면에 흡입되기 때문에, 불소를 실리콘 산화막(41)과 베이스층(30)의 계면에 분포시킬 수 있다. 그 이유는, 불소의 Si/SiO2 계면의 편석 계수가 5.6×10- 8 정도이고, Si/SiO2 계면에서는 불소의 농도비가 8자리 이격된 상태(즉, SiO2 중에 있어서의 불소의 농도가, Si 중에 있어서의 불소의 농도보다도 8자리 높은 상태)가 평형 상태이기 때문이다.
이어서, 실리콘 산화막을 300Å 정도 퇴적하고, 계속해서 실리콘 산화막에 이방성의 에치 백을 실시한다. 이에 의해, 도 16에 도시한 바와 같이, 폴리실리콘막(50)의 측벽에 사이드 월(59)을 형성한다.
이어서, 셀퍼라인드 실리사이드에 의해, 저농도 콜렉터 영역(13)의 노출되어 있는 표면과, 이미터 전극(50)의 노출되어 있는 표면과, 외부 베이스 영역(37)의 노출되어 있는 표면에 각각 CoSi층(61)을 형성한다. 이 이후의 공정은, 표준적인 다층 배선 프로세스를 사용하고, 각 소자 간의 전기적 접속을 행한다. 즉, 도 1에 도시한 바와 같이, 층간 절연막(65)을 형성하고, 층간 절연막(65)을 관통해서 CoSi층(61)을 저면으로 하는 콘택트 홀을 형성하고, 이들 콘택트 홀 내에 각각 전극재를 매립한다. 이에 의해, 이미터 전극(50)에 전기적으로 접속하는 이미터 콘택트부(71)와, 외부 베이스 영역(37)에 전기적으로 접속하는 베이스 콘택트부(73)와, 저농도 콜렉터 영역(13)에 전기적으로 접속하는 콜렉터 콘택트부(75)를 형성한다.
이상의 공정을 거쳐, β 편차를 저감시킨 헤테로 접합 구조의 NPN 바이폴라 트랜지스터(100)가 완성된다.
이 실시 형태에서는, 고농도 콜렉터 영역(11) 및 저농도 콜렉터 영역(13)이 본 발명의 콜렉터 영역에 대응하고 있다. 또한, 실리콘 산화막(41)이 본 발명의 절연막에 대응하고 있다. 또한, 불소가 본 발명의 할로겐 원소에 대응하고, 헤테로 접합 구조의 NPN 바이폴라 트랜지스터(100)가 본 발명의 바이폴라 트랜지스터에 대응하고 있다.
(실시 형태의 효과)
본 발명의 실시 형태는, 이하의 효과를 발휘한다.
(1) 베이스층(30)과 이미터 영역(39)의 접합부이고, 또한 실리콘 산화막(41)과의 계면에 불소 원소가 1×1020㎝-3 이상의 고농도로 존재한다. 또는, 폴리실리콘막(43), 실리콘 산화막(41) 및 베이스층(30)에 1×1015cm-2 이상, 1×1016m-2 이하의 도우즈량으로 불소 원소를 이온 주입함으로써, 상기 계면에 불소 원소를 1×1020㎝-3 이상의 고농도로 도입할 수 있다.
이에 의해, 상기 계면에 존재하는 댕글링 본드를 불소로 효과적으로 종단시킬 수 있고, 상기 계면에 존재하는 계면 준위를 충분히, 안정적으로 저감시킬 수 있다. 따라서, 바이폴라 트랜지스터에 있어서, 계면 준위 저감에 의한 β 편차 저감 효과를 충분히 얻는(즉, 계면 준위를 저감시켜 β 편차를 더 저감시키는) 것이 가능하게 된다.
즉, 이미터 전극에 폴리실리콘막을 사용한 바이폴라 트랜지스터에 있어서, 폴리실리콘막과 베이스층의 경계부에 존재하는 자연 산화막을 브레이크 업시킨 후에 이미터 영역과 베이스 영역의 접합부이고, 또한 절연막과의 계면에 접촉하는 영역에 불소 등의 할로겐 원소를 1×1020㎝-3 이상의 농도로 분포시킨다. 또한, 폴리실리콘막과 베이스층의 경계부에 존재하는 자연 산화막을 브레이크 업할 수 있는 이유는, 본 실시예에서는 베이스층에도 불소를 주입하고 있기 때문에, 폴리실리콘막과 베이스층의 경계부에도 당연히 불소를 도입할 수 있기 때문이다.
이에 의해, 상기 계면에 존재하는 계면 준위를 저감시켜서, β 편차를 억제한 바이폴라 트랜지스터를 실현할 수 있다.
(2) 또한, 베이스층(30)은, SiGe층(32)과, SiGe층(32) 상에 적층된 Si층(33)을 포함한다. 즉, 베이스층(30)은, SiGe/Si층이다. 이에 의해, 헤테로 접합 구조 바이폴라 트랜지스터를 구성할 수 있고, 호모 접합 구조 바이폴라 트랜지스터와 비교하여, 베이스 전류 Ib를 작게 할 수 있으므로, β를 크게 할 수 있다.
(변형예)
(1) 상기의 실시 형태에서는, 베이스층(30)과 이미터 영역(39)과의 접합부이고, 또한 실리콘 산화막(41)과의 계면에 존재하는(또는, 도입하는) 할로겐 원소가 불소인 경우에 대해서 설명했다. 그러나, 본 발명에 있어서, 상기 할로겐 원소는 불소에 한정되는 것은 아니다. 할로겐 원소는, 예를 들어 염소(Cl), 브롬(Br), 요오드(I) 중 어느 하나의 원소이어도 좋다. 이러한 경우라도, 실시 형태의 효과(1) (2)와 동일한 효과를 발휘한다.
(2) 또한, 상기의 실시 형태에서는, 본 발명의 바이폴라 트랜지스터가, 헤테로 접합 구조의 NPN 바이폴라 트랜지스터인 경우에 대해서 설명했다. 그러나, 본 발명에 있어서 바이폴라 트랜지스터는 이것에 한정되는 것은 아니다.
예를 들어, 본 발명의 바이폴라 트랜지스터는, 헤테로 접합 구조의 PNP 바이폴라 트랜지스터이어도 좋다. 그 경우는, 상기의 실시 형태에 있어서, 각 반도체층에 포함되는 불순물의 도전형을, P 형을 N 형으로, N 형을 P 형으로 치환하면 좋다. 이러한 경우라도, 실시 형태의 효과(1) (2)와 동일한 효과를 발휘한다.
혹은, 본 발명의 바이폴라 트랜지스터는, 호모 접합 구조이어도 좋다. 그 경우는, 베이스층이 예를 들어 SiGe/Si가 아니고, Si만으로 구성된다. 이러한 경우라도, 실시 형태의 효과 (1)과 동일한 효과를 발휘한다.
(3) 또한, 상기의 실시 형태에서는, 실리콘 산화막(41)을 개구하기 위해서, 폴리실리콘막(43)을 하드 마스크로 하는 제조 방법을 사용했지만, 폴리실리콘막(43)을 사용하지 않고, 실리콘 산화막(41) 상에 직접 레지스트 패턴을 형성해서 실리콘 산화막(41)을 개구하고, 그 후 레지스트 패턴의 제거를 실시하는 제조 방법을 적용하는 것도 고려된다. 단, 그러한 경우, 베이스층(30)을 저면으로 하는 개구부(45)를 형성한 후에 레지스트 제거 공정이 필요해지기 때문에, 개구부(45)의 저면인 베이스층(30)에 손상이 발생해, 이미터 전극(50)과 베이스층(30)의 계면 상태가 열화되어 HBT 특성이 열화된다고 하는 별도의 문제가 발생한다. 따라서, 폴리실리콘막(43)을 하드 마스크로 하여 실리콘 산화막(41)을 개구한다고 하는, 본 실시예에서 사용한 제조 방법과 동등한 β 편차 저감 효과를 얻을 수 없다.
(4) 또한, 상기의 실시 형태에서는, 실리콘 산화막(41) 및 폴리실리콘막(43)을 형성한 직후에 불소 주입을 실시하고 있지만, 실리콘 산화막(41)을 형성한 직후나, 이미터 개구부(45)를 형성한 직후에 불소 주입하는 제조 방법을 적용하는 것도 고려된다.
또한, 실리콘 산화막(41)을 형성한 직후에 불소 주입을 하는 경우, 실리콘 산화막(41)의 막 두께가 비교적 얇기 때문에, 이온 주입에 있어서의 불소의 피크를 실리콘 산화막(41)과 베이스층(30)의 계면 부근에 컨트롤하는 것이 곤란한 경우가 있다.
또한, 이미터 개구부(45)를 형성한 직후에 불소 주입하는 경우, 베이스층(30)의 표면이 노출되어 있기 때문에, 고 도우즈의 불소 이온 주입에 의해 베이스층(30)에 손상이 발생해, 이미터 전극(50)과 베이스층(30)의 계면 상태가 열화되어 HBT 특성이 열화된다고 하는 별도의 문제가 발생하기도 한다. 따라서, 바람직하게는 폴리실리콘막(43)을 형성한 직후에 불소 이온 주입하는 본 실시예에서 사용한 제조 방법이 좋다.
(측정 방법)
본 실시 형태에 있어서, 바이폴라 트랜지스터에 있어서의 F 농도의 측정 방법으로서는, EELS나 TEM-EXD, 3차원 아톰 프로브(3DAP) 등의 해석 방법에 의해 측정할 수 있다.
(비교 형태)
이미터 전극에 폴리실리콘막을 사용한 바이폴라 트랜지스터의 제조 방법에 있어서, 특허문헌 2에 기재된 방법, 즉 폴리실리콘막(150)에 불소를 이온 주입해서 열처리를 실시하는 경우를, 본 발명의 비교 형태로 한다.
도 17에 도시한 바와 같이, 이 비교 형태에서는, 불소는, 폴리실리콘막(150)의 상층에 존재하는 실리콘 산화막(155)이나, 폴리실리콘막(150)과 폴리실리콘막(43)과의 사이에 존재하는 자연 산화막(144) 등에 주로 흡입된다. 이로 인해, 본 발명의 실시 형태와 달리, 비교 형태는, 실리콘 산화막(41)과 베이스층(30)과의 계면에 1×1020㎝-3 이상의 고농도의 불소를 도입할 수는 없다. 이로 인해, 댕글링 본드(도 17의 × 표)를 불소로 효과적으로 종단시킬 수 없어, β 편차의 원인이 되는 계면 준위를 충분히 저감시킬 수는 없다.
폴리실리콘막(150)의 상층이나, 폴리실리콘막(150)과 폴리실리콘막(43)과의 사이에는, 적극적으로 실리콘 산화막을 형성하지 않아도, 공기와 접촉함으로써, 수Å의 자연 산화막(144)이 반드시 형성되어 버린다. 이로 인해, 비교 형태에서는 본 발명의 과제를 피할 수 없다. 본 발명자는, 이 점에 대해서, 이하의 검증을 행했다.
(검증)
도 18은, 본 발명의 실시 형태에 관한 바이폴라 트랜지스터(100)(즉, 도 9에 도시한 바와 같이, 폴리실리콘막(43), 실리콘 산화막(41), 베이스층(30)에 불소를 이온 주입해서 형성한 바이폴라 트랜지스터)에 있어서의 불소 농도 분포와, 비교 형태에 관한 바이폴라 트랜지스터(200)(즉, 도 17에 도시한 바와 같이, 폴리실리콘막(150)에 불소를 이온 주입해서 형성한 바이폴라 트랜지스터)에 있어서의 불소 농도 분포를 시뮬레이션으로 비교한 결과를 도시하는 도면이다. 또한, 도 18의 그래프로 나타내는 불소 농도 분포(즉, F 농도 프로파일)는, 동도에 나타내는 실시 형태의 단면도의 굵은 선 부분 및 비교 형태의 단면도의 굵은 선 부분에 있어서의 각 시뮬레이션 값이다.
도 18에 도시한 바와 같이, 본 발명의 실시 형태는, 비교 형태와 비교하여, 실리콘 산화막(41)과 베이스층(30)과의 계면에 1자리 이상 고농도의 불소를 도입 할 수 있는 것을 확인했다. 또한, 본 시뮬레이션에서는, 실시 형태, 비교 형태의 어떤 경우이든, 불소의 도우즈량을 5×1015㎝-2로 하고, 폴리실리콘막(50), (150)의 상층의 실리콘 산화막(55), (155)의 막 두께를 20Å로 하고, 폴리실리콘막(50),(150)과 폴리실리콘막(43)과의 사이의 자연 산화막의 막 두께를 5Å로 했다.
도 19는, 실시 형태에 관한 바이폴라 트랜지스터(100)와, 비교 형태에 관한 바이폴라 트랜지스터(200)와, 바이폴라 트랜지스터(100),(200)와 동일한 구조로 불소를 주입하지 않는 경우에서, 8인치 웨이퍼의 β의 면내 편차를 비교한 실제의 실험 결과를 도시한 도면이다. 도 19의 횡축은 전류 증폭률 β를 나타내고, 종축은 누적 도수를 나타낸다.
도 19에 도시한 바와 같이, 실시 형태와, 비교 형태와, 불소를 주입하지 않는 경우를 비교하여, 실시 형태의 β 편차가 가장 작은 것을 확인했다. 즉, 본 발명에 의해, β 편차가 작은 바이폴라 트랜지스터를 실현할 수 있는 것을 확인했다. 또한 본 실험에서는, 실시 형태, 비교 형태의 어느 쪽의 경우에 있어서도, 불소의 도우즈량을 5×1015㎝-2로 설정했다.
<기타>
본 발명은, 이상에 기재한 실시 형태에 한정될 수 있는 것은 아니다. 당업자의 지식에 기초하여 실시 형태에 설계의 변경 등을 추가하는 것이 가능하고, 그러한 변형이 추가된 형태도 본 발명의 범위에 포함된다.
1 : 기판
3, 7 : 열산화막
5, 9, 53, 57 : 포토레지스트
11 : 고농도 콜렉터 영역
13 : 저농도 콜렉터 영역
14 : 콜렉터 콘택트 영역
23, 41, 55 : 실리콘 산화(SiO2)막
21 : 쉘로우 트렌치
22: 딥 트렌치
25, 43 : 폴리실리콘막
30 : 베이스층
31, 33 : Si층
32 : SiGe층
35 : 실효 베이스 영역
37 : 외부 베이스 영역
39 : 이미터 영역
45 : 개구부
50 : 이미터 전극
50´ : 폴리실리콘막
59 : 사이드 월
61 : CoSi층
65 : 층간 절연막
71 : 이미터 콘택트부
73 : 베이스 콘택트부
75 : 콜렉터 콘택트부
100 : 헤테로 접합 구조의 NPN 바이폴라 트랜지스터

Claims (12)

  1. 기판에 형성된 콜렉터 영역과,
    상기 콜렉터 영역 상에 형성된 베이스층과,
    상기 베이스층 중 상측 부위에 형성된 이미터 영역과,
    상기 베이스층 상에, 상기 베이스층과 상기 이미터 영역과의 접합부의 일부를 덮도록 형성된 절연막과,
    상기 이미터 영역 상에 형성된 폴리실리콘막을 포함하는 이미터 전극을 갖고,
    상기 접합부이고 또한 상기 절연막과의 계면에 존재하는 할로겐 원소의 농도는, 1×1020㎝-3 이상인 반도체 장치.
  2. 기판에 형성된 콜렉터 영역과,
    상기 콜렉터 영역 상에 형성된 베이스층과,
    상기 베이스층 중 상측 부위에 형성된 이미터 영역과,
    상기 이미터 영역의 단부(端部) 영역을 덮도록, 베이스층 상에 형성된 절연막과,
    상기 이미터 영역 상에 형성된 폴리실리콘막을 포함하는 이미터 전극을 갖고,
    상기 단부 영역이고 또한 상기 절연막과의 계면에 존재하는 할로겐 원소의 농도는, 1×1020㎝-3 이상인 반도체 장치.
  3. 이미터 전극에 폴리실리콘막을 사용한 바이폴라 트랜지스터를 구비하는 반도체 장치로서,
    상기 바이폴라 트랜지스터는,
    기판에 형성된 콜렉터 영역과,
    상기 콜렉터 영역 상에 형성된 베이스층과,
    상기 베이스층 중 상기 콜렉터 영역으로부터 이격된 상측 부위에 형성된 이미터 영역과,
    상기 베이스층 상에 형성되고, 상기 베이스층과 상기 이미터 영역과의 접합부의 일부를 덮는 절연막을 갖고,
    상기 접합부이고 또한 상기 절연막과의 계면에 존재하는 할로겐 원소의 농도는, 1×1020㎝-3 이상인 반도체 장치.
  4. 제1항 또는 제3항에 있어서, 상기 접합부이고 또한 상기 절연막과의 계면보다 깊은 위치에 존재하는 할로겐 원소의 농도가, 1×1014㎝-3 이상인 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 베이스층은, 실리콘 게르마늄층과, 해당 실리콘 게르마늄층 상에 적층된 실리콘층을 포함하는, 또는, 실리콘층만으로 구성되는 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 베이스층과, 상기 절연막과의 계면에 존재하는 할로겐 원소의 농도가, 1×1020㎝-3 이상인 반도체 장치.
  7. 기판에 제1 도전형의 불순물을 주입해서 콜렉터 영역을 형성하는 공정과,
    상기 콜렉터 영역 상에, 베이스 영역이 되는 제2 도전형의 불순물층을 형성하는 공정과,
    상기 제2 도전형의 불순물층 상에 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막 상에 폴리실리콘막을 형성하는 공정과,
    상기 폴리실리콘막, 상기 실리콘 산화막 및 상기 제2 도전형의 불순물층에 할로겐 원소를 도프하는 공정과,
    상기 할로겐 원소를 도프한 후에, 상기 폴리실리콘막과 상기 실리콘 산화막을 에칭해서 개구부를 형성하는 공정과,
    폴리실리콘막을 퇴적하고, 상기 개구부에 이미터 전극을 형성하는 공정과,
    상기 제2 도전형의 불순물층에 이미터 영역을 형성하는 공정
    을 갖는 바이폴라 트랜지스터를 구비하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 할로겐 원소를 도프하는 공정에서는,
    상기 실리콘 산화막과 상기 제2 도전형의 불순물층의 계면 부근을 피크로, 1×1015cm-2 이상, 1×1016cm-2 이하의 도우즈량으로 할로겐 원소를 이온 주입한 후에 어닐 처리를 실시하는 반도체 장치의 제조 방법.
  9. 이미터 전극에 폴리실리콘막을 사용한 바이폴라 트랜지스터를 구비하는 반도체 장치의 제조 방법으로서,
    기판에 콜렉터 영역을 형성하는 공정과,
    상기 콜렉터 영역 상에 베이스층을 형성하는 공정과,
    상기 베이스층 상에 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막 상에 폴리실리콘막을 형성하는 공정과,
    상기 실리콘 산화막과 상기 베이스층의 계면 부근을 피크로, 상기 폴리실리콘막, 상기 실리콘 산화막 및 상기 베이스층에 1×1015cm-2 이상, 1×1016cm-2 이하의 도우즈량으로 할로겐 원소를 이온 주입하는 공정과,
    상기 할로겐 원소를 이온 주입한 후에 어닐 처리를 실시하고, 상기 실리콘 산화막과 상기 베이스층의 계면에 할로겐 원소를 편석시키는 공정과,
    레지스트 마스크를 사용해서 상기 폴리실리콘막을 에칭하는 공정과,
    상기 레지스트 마스크를 제거하는 공정과,
    상기 폴리실리콘막을 마스크로 사용해서 상기 실리콘 산화막을 습식 에칭하고, 상기 베이스층을 저면으로 하는 개구부를 형성하는 공정과,
    폴리실리콘막을 퇴적하고, 상기 개구부에 이미터 전극을 형성하는 공정과,
    상기 개구부를 통해서 상기 베이스층에 불순물이 도입되고, 상기 베이스층 중 상기 콜렉터 영역으로부터 이격된 상측 부위에 이미터 영역을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 베이스층은, 실리콘 게르마늄층과, 해당 실리콘 게르마늄층 상에 적층된 실리콘층을 포함하는, 또는, 실리콘층만으로 구성되는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 개구부에 이미터 전극을 형성하는 공정에 있어서, 상기 폴리실리콘막을 퇴적 후에, 제1 도전형의 불순물을 주입하고,
    상기 이미터 영역을 형성하는 공정에 있어서, 어닐함으로써, 상기 베이스층에 이미터 영역이 형성되는 반도체 장치의 제조 방법.
  12. 제9항에 있어서, 상기 개구부에 이미터 전극을 형성하는 공정에 있어서, 퇴적시키는 폴리실리콘막이 제1 도전형의 불순물을 포함하는 도프 폴리실리콘막이며,
    상기 이미터 영역을 형성하는 공정에 있어서, 어닐함으로써, 상기 베이스층에 이미터 영역이 형성되는 반도체 장치의 제조 방법.
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