TWI556293B - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
TWI556293B
TWI556293B TW103106539A TW103106539A TWI556293B TW I556293 B TWI556293 B TW I556293B TW 103106539 A TW103106539 A TW 103106539A TW 103106539 A TW103106539 A TW 103106539A TW I556293 B TWI556293 B TW I556293B
Authority
TW
Taiwan
Prior art keywords
film
layer
region
base layer
semiconductor device
Prior art date
Application number
TW103106539A
Other languages
English (en)
Other versions
TW201447991A (zh
Inventor
Toshiro Sakamoto
Original Assignee
Asahi Kasei Microdevices Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei Microdevices Corp filed Critical Asahi Kasei Microdevices Corp
Publication of TW201447991A publication Critical patent/TW201447991A/zh
Application granted granted Critical
Publication of TWI556293B publication Critical patent/TWI556293B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，尤其是關於一種可進而減少雙極電晶體之電流增益β之偏差之半導體裝置及其製造方法。
近年來，將多晶矽膜用於發射電極之雙極電晶體係廣泛地利用於以高速/高積體為必需之通信用裝置等。雙極電晶體結構及其製造方法例如揭示於專利文獻1中。
又，作為雙極電晶體之代表性特性，有電流增益β(或者稱為hFE)。一般而言，β被認為係非常易偏差之參數，關於減少β之偏差(即β偏差)，有各種研究。例如，於專利文獻2中記載有如下之方法：對成為發射電極之多晶矽膜進行氟(F)之離子注入，進而增加熱處理，藉此將存在於多晶矽膜與基底層之交界部之自然氧化膜分解，使電洞逆向注入障壁減少，從而使由於自然氧化膜厚偏差而引起之β偏差減少。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2004-311971號公報
[專利文獻2]日本專利特開平11-40572號公報
且說，於專利文獻2中所記載之方法只可抑制由存在於成為發射電極之多晶矽膜與基底層之交界部之自然氧化膜之膜厚偏差所引起之β偏差。
如圖20所示，若製造實際之裝置，則有不少下述之情況，即，存在於發射極區域239與基底區域235之接合部且與絕緣膜241之界面之界面能階(圖20之×記號)成為β偏差之原因。其原因在於：由於該界面能階，基底電流之偏差增大，其結果為β偏差增大。
即，以於專利文獻2所記載之方法，即便於成為發射電極之多晶矽膜250中進行氟之離子注入，亦有如下之情況，即若無法減少以×記號表示之界面能階，則無法充分減少β偏差。氟係對懸鍵(dangling bond)之終結有效之元素，且對減少界面能階有效，但因於專利文獻2中所記載之離子注入方法僅以自然氧化膜之分解為目的，故無法使高濃度之氟到達以×記號所表示之界面能階存在之區域。因此，於專利文獻2中所記載之方法中，存在無法充分地獲得由界面能階減少所引起之β偏差減少之效果之問題。
因此，本發明係鑒於上述之問題而成者，其目的在於提供一種可進而減少雙極電晶體之β偏差之半導體裝置及其製造方法。
為解決上述之問題，本發明之一態樣之半導體裝置包括：集電極區域，其形成於基板；基底層，其形成於上述集電極區域上；發射極區域，其形成於上述基底層中之上側部位；絕緣膜，其於上述基底層上，以覆蓋上述基底層與上述發射極區域之接合部之一部分之方式而形成；及發射電極，其形成於上述發射極區域上且包含多晶矽膜；存在於上述接合部且與上述絕緣膜之界面之鹵素元素之濃度為1×1020cm-3以上。
本發明之另一態樣之半導體裝置包括：集電極區域，其形成於 基板；基底層，其形成於上述集電極區域上；發射極區域，其形成於上述基底層中之上側部位；絕緣膜，其以覆蓋上述發射極區域之端部區域之方式形成於基底層上；及發射電極，其形成於上述發射極區域上且包含多晶矽膜；存在於上述端部區域且與上述絕緣膜之界面之鹵素元素之濃度為1×1020cm-3以上。
本發明之又一態樣之半導體裝置係具備將多晶矽膜用於發射電極之雙極電晶體之半導體裝置，上述雙極電晶體包括：集電極區域，其形成於基板；基底層，其形成於上述集電極區域上；發射極區域，其形成於上述基底層中之自上述集電極區域隔開之上側部位；及絕緣膜，其形成於上述基底層上，且覆蓋上述基底層與上述發射極區域之接合部之一部分；存在於上述接合部且與上述絕緣膜之界面之鹵素元素之濃度為1×1020cm-3以上。
本發明之一態樣之半導體裝置之製造方法包括下述之步驟：將第一導電型雜質注入至基板，從而形成集電極區域；於上述集電極區域上形成成為基底區域之第二導電型雜質層；於上述第二導電型雜質層上形成氧化矽膜；於上述氧化矽膜上形成多晶矽膜；摻雜鹵素元素；於摻雜上述鹵素元素之後，對上述多晶矽膜與上述氧化矽膜進行蝕刻從而形成開口部；堆積多晶矽膜，從而於上述開口部形成發射電極；及於上述第二導電型雜質層形成發射極區域。
本發明之另一態樣之半導體裝置之製造方法係具備將多晶矽膜用於發射電極之雙極電晶體之半導體裝置之製造方法，其包括下述之步驟：於基板形成集電極區域；於上述集電極區域上形成基底層；於上述基底層上形成氧化矽膜；於上述氧化矽膜上形成多晶矽膜；以上述氧化矽膜與上述基底層之界面附近為波峰，於上述多晶矽膜、上述氧化矽膜及上述基底層以1×1015cm-2以上、1×1016cm-2以下之劑量進行鹵素元素之離子注入；於進行上述鹵素元素之離子注入之後實施退 火處理，於上述氧化矽膜與上述基底層之界面使鹵素元素偏析；使用抗蝕劑遮罩，對上述多晶矽膜進行蝕刻；去除上述抗蝕劑遮罩；將上述多晶矽膜用作遮罩，對上述氧化矽膜進行濕式蝕刻，從而形成以上述基底層為底面之開口部；堆積多晶矽膜，於上述開口部形成發射電極；及通過上述開口部向上述基底層導入雜質，從而於上述基底層中之自上述集電極區域隔開之上側部位形成發射極區域。
根據本發明之一態樣，於基底層與發射極區域之接合部且與絕緣膜之界面，鹵素元素(例如氟元素)係以1×1020cm-3以上之高濃度存在。或者，以上述界面附近為波峰，以1×1015cm-2以上、1×1016cm-2以下之劑量對多晶矽膜、氧化矽膜及基底層進行鹵素元素之離子注入，藉此可以1×1020cm-3以上之高濃度向上述界面導入鹵素元素。
藉此，可以鹵素元素有效地終止存在於上述界面之懸鍵，並可充分且穩定地減少存在於上述界面之界面能階。因此，於雙極電晶體中，可充分地獲得由界面能階減少所引起之β偏差減少之效果(即減少界面能階從而進而減少β偏差)。
1‧‧‧基板
3、7‧‧‧熱氧化膜
5、9、53、57‧‧‧光阻
11‧‧‧高濃度集電極區域
13‧‧‧低濃度集電極區域
14‧‧‧集電極接觸區域
21‧‧‧淺溝槽
22‧‧‧深溝槽
23、41、55‧‧‧氧化矽(SiO2)膜
25、43‧‧‧多晶矽膜
30‧‧‧基底層
31、33‧‧‧Si層
32‧‧‧SiGe層
35‧‧‧有效基底區域
37‧‧‧外部基底區域
39‧‧‧發射極區域
45‧‧‧開口部
50‧‧‧發射電極
50'‧‧‧多晶矽膜
59‧‧‧側壁
61‧‧‧CoSi層
65‧‧‧層間絕緣膜
71‧‧‧發射極接觸部
73‧‧‧基底接觸部
75‧‧‧集電極接觸部
100‧‧‧異質接合結構之NPN雙極電晶體
144‧‧‧自然氧化膜
150‧‧‧多晶矽膜
155‧‧‧氧化矽膜
200‧‧‧雙極電晶體
235‧‧‧基底區域
239‧‧‧發射極區域
241‧‧‧絕緣膜
250‧‧‧多晶矽膜
圖1係表示實施形態之半導體裝置之構成例之剖面圖。
圖2係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖3係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖4係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖5係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖6係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖7係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖8係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖9係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖10係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖11係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖12係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖13係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖14係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖15係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖16係按步驟順序表示實施形態之半導體裝置之製造方法之剖面圖。
圖17係表示比較形態之雙極電晶體之構成例之剖面圖。
圖18係表示本發明者所進行之模擬之結果之圖。
圖19係表示本發明者所進行之實際之實驗結果之圖。
圖20係用以說明問題之剖面圖。
以下，使用圖式對本發明之實施形態進行說明。再者，於以下說明之各圖中，對於相同之構成中具有相同之功能之部分附加相同之符號，從而省略其重複之說明。
(構成)
圖1係表示本發明之實施形態之半導體裝置之構成例之剖面圖。
圖1所示之半導體裝置具備將多晶矽膜用於發射電極50之異質接合結構之NPN雙極電晶體100。
NPN雙極電晶體100包括：形成於矽(Si)基板1之N型集電極區域(高濃度集電極區域11及低濃度集電極區域13)、形成於集電極區域上之P型基底層30、形成於基底層30中之自集電極區域隔開之上側部位之N型發射極區域39、及形成於基底層30上之氧化矽(SiO2)膜41。
此處，如下述之圖7所示，基底層30係包含Si層31、積層於Si層31上之矽鍺(SiGe)層32、及積層於SiGe層32上之Si層33之異質接合結構之半導體層。發射極區域39形成於作為該基底層30之上側部位之Si層33。於該基底層30中，夾於發射極區域39與集電極區域之區域係作為基底有效地發揮功能之有效基底區域35。
又，於該NPN雙極電晶體100中，氧化矽膜41覆蓋基底層30與發射極區域39之接合部之一部分。而且，於基底層30與發射極區域39之接合部且與氧化矽膜41之界面存在鹵素元素(例如氟元素(F))。該界面中之氟元素之濃度為例如1×1020cm-3以上。
又，關於本發明之另一實施形態，其係包括：氧化矽膜41，其以覆蓋發射極區域39之端部區域之方式形成於基底層30上；及發射電極50，其形成於發射極區域39上且包含多晶矽膜；存在於該端部區域且與氧化矽膜41之界面之鹵素元素之濃度為1×1020cm-3以上。
又，較佳為存在於基底層30與氧化矽膜41之界面之鹵素元素濃 度亦成為1×1020cm-3以上。
(製造方法)
繼而，就圖1所示之半導體裝置之製造方法進行說明。
圖2~圖16係按步驟順序表示本發明之實施形態之半導體裝置之製造方法之剖面圖。再者，圖15係放大主要部分之剖面圖。又，此處係以將Si/SiGe用於基底層之異質接合結構之NPN雙極電晶體(HBT)為例進行說明，但本發明並不限定於該結構。
如圖2所示，首先，準備P型矽(Si)基板1。其次，於該Si基板1之表面形成膜厚100Å左右之熱氧化膜3。繼而，藉由微影法而將HBT形成區域之上方開口，於熱氧化膜3上形成覆蓋除此之外之區域之光阻5。然後，將該光阻5用作遮罩，於Si基板1以高濃度進行N型雜質之離子注入。於該離子注入步驟中，係使用砷或磷作為N型雜質。又，離子注入之劑量設為1×1015~1×1016cm-2左右。於該離子注入之後，去除光阻5。然後，以濕式蝕刻去除熱氧化膜3，於Si基板1之表面使單晶Si層磊晶成長1μm左右。
繼而，如圖3所示，於Si基板1之表面形成膜厚100Å左右之熱氧化膜7。然後，藉由微影法而將HBT形成區域之上方開口，從而形成覆蓋除此之外之區域之光阻9。然後，將該光阻9用作遮罩，對Si基板1以低濃度進行N型雜質之離子注入。於該離子注入步驟中，係使用砷或者磷作為N型雜質。又，使離子注入之劑量為1×1012~1×1013cm-2左右。於該離子注入步驟之後，去除光阻9。
繼而，對Si基板1整體實施1000~1200℃/60~120min之熱處理，使向Si基板1注入之N型雜質活性化及擴散。藉此，如圖4所示，於Si基板1形成高濃度集電極區域(N+層)11與位於高濃度集電極區域11上之低濃度集電極區域(N-層)13。
繼而，如圖4所示，係形成藉由氧化矽膜而構成之深度約0.3μm 之淺溝槽21與藉由非摻雜多晶矽膜及圍繞其之氧化矽膜而構成之深度約6μm之深溝槽22作為元件分離層。
繼而，藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法等而於Si基板1之上方整個面堆積膜厚500~2000Å之氧化矽膜、膜厚500~2000Å之多晶矽膜。然後，如圖5所示，藉由微影法、乾式蝕刻、濕式蝕刻，而自HBT形成區域上局部地去除多晶矽膜25與氧化矽膜23。藉此，使低濃度集電極區域13之表面局部地露出。
繼而，如圖6所示，於Si基板1上形成基底層30。於基底層30之形成步驟中，例如，如圖7所示，係使膜厚50~300Å之Si層31、膜厚500~1000Å之矽鍺(SiGe)層32、膜厚50~300Å之Si層33按此順序磊晶成長。此時，於單晶之Si基板1上成長單晶Si、SiGe，於圖6所示之多晶矽膜25或未圖示之氧化矽膜上成長多晶或非晶Si、SiGe。又，於基底層30之形成步驟中，藉由例如就地(in-situ)摻雜而將硼導入至SiGe層32。藉此，使SiGe層32之導電型為P型。
繼而，如圖8所示，於Si基板1上形成膜厚約350Å之氧化矽膜41，然後，於氧化矽膜41上堆積膜厚約500Å之多晶矽膜43。氧化矽膜41之形成方法為例如CVD法。
繼而，如圖9所示，以1×1015~1×1016cm-2左右之劑量進行氟元素之離子注入。該離子注入步驟中，以HBT形成區域之氧化矽膜41與基底層30之界面附近為波峰，以氟分佈於多晶矽膜43、氧化矽膜41及基底層30之方式設定注入能量。
繼而，如圖10所示，藉由微影法及乾式蝕刻，而於多晶矽膜43形成開口圖案。形成開口圖案之後，藉由灰化而去除未圖示之光阻。其後，藉由濕式蝕刻，而將具有開口圖案之多晶矽膜43用作遮罩從而使氧化矽膜41開口。藉此，於HBT形成區域，貫通多晶矽膜43及氧化矽膜41從而形成以基底層30為底面之開口部45。
繼而，如圖11所示，藉由CVD法等，而於Si基板1上堆積厚度約2500Å左右之成為發射電極之非摻雜之多晶矽膜50'，並埋入開口部45。然後，於已堆積之多晶矽膜50'進行N型雜質之離子注入。使該離子注入之劑量為5×1015~1×1016cm-2左右。再者，亦可堆積in-situ(在內)摻雜有磷之所謂之摻雜多晶矽膜而代替進行非摻雜之多晶矽膜50'之堆積與離子注入。
繼而，藉由微影法、乾式蝕刻而將多晶矽膜50'圖案化。藉此，如圖12所示，形成包含多晶矽膜50'之發射電極50。然後，為了保持於發射電極50上留下光阻53之狀態，減少外部基底區域(即用以向外部拉出有效基底區域之區域)之電阻，而於自基底層30之發射電極50下露出之區域，以1×1015~1×1016cm-2左右之劑量進行硼或BF2之離子注入。其後，自發射電極50上去除光阻53。
繼而，如圖13所示，藉由微影法與乾式蝕刻，而將基底層30圖案化從而形成外部基底區域37。其後，去除用於基底層30之圖案化之未圖示之光阻。
繼而，如圖14所示，於Si基板1之上方形成厚度約100Å之氧化矽膜55。而且，藉由微影法，而將低濃度集電極區域13之接觸區域(即集電極接觸區域)14之上方開口，從而形成覆蓋除此之外之區域之光阻57。然後，將該光阻57用作遮罩，以1×1015~5×1015cm-2左右之劑量進行砷之離子注入。其後，去除光阻57。
繼而，對Si基板1整體實施溫度950~1050℃/時間10~60秒左右之退火。藉此，如圖15所示，使含於具有多晶矽膜之發射電極50之N型雜質自發射電極50向基底層30側擴散，於基底層30之自低濃度集電極區域隔開之上側部位(例如圖7所示之Si層33)形成發射極區域39。
此時，關於分佈於多晶矽膜43、氧化矽膜41、基底層30中之氟，因其大部分被吸入至氧化矽膜41中、及氧化矽膜41與基底層30之 界面，故可使氟分佈於氧化矽膜41與基底層30之界面。其原因在於，氟之Si/SiO2界面之偏析係數為5.6×10-8左右，於Si/SiO2界面中氟之濃度相差8位數之狀態(即SiO2中之氟之濃度為比Si中之氟之濃度高8位數之狀態)為平衡狀態。
繼而，堆積300Å左右氧化矽膜，然後對氧化矽膜實施各向異性之回蝕。藉此，如圖16所示，於晶矽膜50之側壁形成側壁(side wall)59。
繼而，藉由自動對準金屬矽化物，而於低濃度集電極區域13之露出之表面、發射電極50之露出之表面、及外部基底區域37之露出之表面分別形成CoSi層61。其後之步驟係使用標準多層佈線製程而進行各元件間之電性連接。即，如圖1所示，形成層間絕緣膜65，並貫穿層間絕緣膜65從而形成以CoSi層61為底面之接觸孔，向該等接觸孔內分別埋入電極材料。藉此，形成電性連接於發射電極50之發射極接觸部71、電性連接於外部基底區域37之基底接觸部73、及電性連接於低濃度集電極區域13之集電極接觸部75。
經由以上之步驟，完成已減少β偏差之異質接合結構之NPN雙極電晶體100。
於該實施形態中，高濃度集電極區域11及低濃度集電極區域13對應於本發明之集電極區域。又，氧化矽膜41對應於本發明之絕緣膜。進而，氟對應於本發明之鹵素元素，異質接合結構之NPN雙極電晶體100對應於本發明之雙極電晶體。
(實施形態之效果)
本發明之實施形態具有以下之效果。
(1)氟元素以1×1020cm-3以上之高濃度存在於基底層30與發射極區域39之接合部，且存在於與氧化矽膜41之界面。或者，以1×1015cm-2以上、1×1016cm-2以下之劑量對多晶矽膜43、氧化矽膜41及基底 層30進行氟元素之離子注入，藉此可以1×1020cm-3以上之高濃度將氟元素導入至上述界面。
藉此，可利用氟有效地終止存在於上述界面之懸鍵，從而可充分且穩定地減少存在於上述界面之界面能階。因此，於雙極電晶體中，可充分地獲得由界面能階減少所導致之β偏差減少之效果(即減少界面能階，進而減少β偏差)。
即，於將多晶矽膜使用於發射電極之雙極電晶體中，不僅使存在於多晶矽膜與基底層之交界部之自然氧化膜分解，而且使氟等鹵素元素於發射極區域與基底區域之接合部，且於相當於與絕緣膜之界面之區域中以1×1020cm-3以上之濃度分佈。再者，可分解存在於多晶矽膜與基底層之交界部之自然氧化膜之原因在於：由於本實施例中係亦將氟注入至基底層，故而當然亦可將氟導入至多晶矽膜與基底層之交界部。
藉此，可減少存在於上述界面之界面能階，實現已抑制β偏差之雙極電晶體。
(2)又，基底層30包含SiGe層32、及積層於SiGe層32上之Si層33。即，基底層30為SiGe/Si層。藉此，可構成異質接合結構雙極電晶體，與同質接合結構雙極電晶體相比，由於其可減少基底電流Ib，故可增大β。
(變化例)
(1)於上述之實施形態中，係就存在(或導入)於基底層30與發射極區域39之接合部且與氧化矽膜41之界面之鹵素元素為氟之情形進行了說明。然而，於本發明中，上述鹵素元素並不限定於氟。鹵素元素亦可為例如氯(Cl)、溴(Br)、碘(I)中之任一元素。即便於此種情形時，亦可獲得與實施形態之效果(1)(2)相同之效果。
(2)又，於上述之實施形態中，係就本發明之雙極電晶體為異質 接合結構之NPN雙極電晶體之情形進行了說明。然而，於本發明中雙極電晶體並不限定於此。
例如，本發明之雙極電晶體亦可為異質接合結構之PNP雙極電晶體。於該情形時，係可於上述之實施形態中將含於各半導體層之雜質之導電型之P型置換為N型，N型置換為P型。即便於此種情形時，亦可獲得與實施形態之效果(1)(2)相同之效果。
或者，本發明之雙極電晶體亦可為同質接合結構。於該情形時，基底層例如不由SiGe/Si而僅由Si所構成。即便於此種情形時，亦可獲得與實施形態之效果(1)相同之效果。
(3)又，於上述之實施形態中，為了將氧化矽膜41開口，係使用以多晶矽膜41作為硬質遮罩之製造方法，但亦考慮不使用多晶矽膜43，而於氧化矽膜41之上直接形成抗蝕劑圖案，而將氧化矽膜41開口，其後實施抗蝕劑圖案之去除之製造方法。但是，於此種情形時，由於形成以基底層30為底面之開口部45之後，抗蝕劑去除步驟成為必需，故而產生下述之另一問題，即，對作為開口部45之底面之基底層30造成損害，使發射電極50與基底層30之界面狀態劣化，使HBT特性劣化。因此，無法獲得與以多晶矽膜43作為硬質遮罩而將氧化矽膜41開口之於本實施例中所使用之製造方法相同之β偏差減少之效果。
(4)又，於上述之實施形態中，係於形成氧化矽膜41及多晶矽膜43之後即刻實施氟注入，但亦可考慮於形成氧化矽膜41之後或形成發射極開口部45之後即刻注入氟之製造方法。
再者，於形成氧化矽膜41之後即刻進行氟注入之情形時，因氧化矽膜41之膜厚比較薄，故存在難以將離子注入之氟之波峰控制於氧化矽膜41與基底層30之界面附近之情形。
又，於形成發射極開口部45之後即刻進行氟注入之情形時，亦有因基底層30之表面露出，故產生由於高劑量之氟之離子注入而對基 底層30造成損害，從而使發射電極50與基底層30之界面狀態劣化，使HBT特性劣化之另一問題。因此，較佳為於形成多晶矽膜43之後即刻進行氟之離子注入之本實施例中所使用之製造方法。
(測定方法)
於本實施形態中，作為雙極電晶體中之F濃度之測定方法，可藉由EELS(electron energy loss spectroscopy，電子能量損失能譜法)或TEM-EXD(Transmission electron microscope-EXD，穿透式電子顯微鏡-EXD)、三維原子探針(3DAP)等分析方法而測定。
(比較形態)
於將多晶矽膜用於發射電極之雙極電晶體之製造方法中，係以於專利文獻2所記載之方法，即於多晶矽膜150進行氟之離子注入並實施熱處理之情形作為本發明之比較形態。
如圖17所示，於該比較形態中，氟係主要被吸入至存在於多晶矽膜150之上層之氧化矽膜155或存在於多晶矽膜150與多晶矽膜43之間之自然氧化膜144等。因此，與本發明之實施形態不同，比較形態無法將1×1020cm-3以上之高濃度之氟導入至氧化矽膜41與基底層30之界面。因此，無法利用氟有效地終止懸鍵(圖17之×記號)，從而無法充分地減少成為β偏差之原因之界面能階。
於多晶矽膜150之上層或多晶矽膜150與多晶矽膜43之間，即便不積極地形成氧化矽膜，亦可藉由與空氣接觸而使數Å之自然氧化膜144必定形成。因此，於比較形態中無法避免本發明之問題。本發明者等人係就該點而進行了以下之驗證。
(驗證)
圖18係表示利用模擬對本發明之實施形態之雙極電晶體100(即如圖9所示，對多晶矽膜43、氧化矽膜41、基底層30進行氟之離子注入而形成之雙極電晶體)中之氟濃度分佈與比較形態之雙極電晶體 200(即如圖17所示，對多晶矽膜150進行氟之離子注入而形成之雙極電晶體)中之氟濃度分佈進行比較而得之結果之圖。再者，以圖18之圖表所示之氟濃度分佈(即F濃度分佈)係於該圖所示之實施形態之剖面圖之粗線之部分及比較形態之剖面圖之粗線之部分中之各個模擬值。
如圖18所示，本發明之實施形態與比較形態相比，確認有下述之情況，即，可將1位數以上高濃度之氟導入至氧化矽膜41與基底層30之界面。再者，關於本模擬，即便於實施形態、比較形態中之任一者中，亦係將氟之劑量設為5×1015cm-2，將多晶矽膜50、150之上層之氧化矽膜55、155之膜厚設為20Å，將多晶矽膜50、150與多晶矽膜43之間之自然氧化膜之膜厚設為5Å。
圖19係表示利用與雙極電晶體100、200相同之結構而於實施形態之雙極電晶體100、比較形態之雙極電晶體200、及未注入氟之情形時，對8英吋晶圓之β之面內偏差進行比較而得之實際之實驗結果之圖。圖19之橫軸表示電流增益β，縱軸表示累積度數。
如圖19所示，將實施形態、比較形態、及未注入氟之情形相比較，從而確認有實施形態之β偏差為最小之情況。即，確認有下述之情況：藉由本發明可實現β偏差之較小之雙極電晶體。再者，於本實驗中，即便於實施形態、比較形態之任一情形中，亦將氟之劑量設定為5×1015cm-2。
<其他>
本發明並不限定於以上所記載之實施形態。可基於業者之知識而於實施形態中增加設計之變更等，增加有如此之變化之態樣亦含於本發明之範圍內。
1‧‧‧基板
11‧‧‧高濃度集電極區域
13‧‧‧低濃度集電極區域
14‧‧‧集電極接觸區域
21‧‧‧淺溝槽
22‧‧‧深溝槽
30‧‧‧基底層
35‧‧‧有效基底區域
37‧‧‧外部基底區域
39‧‧‧發射極區域
41‧‧‧氧化矽(SiO2)膜
43‧‧‧多晶矽膜
50‧‧‧發射電極
61‧‧‧CoSi層
65‧‧‧層間絕緣膜
71‧‧‧發射極接觸部
73‧‧‧基底接觸部
75‧‧‧集電極接觸部
100‧‧‧NPN雙極電晶體

Claims (11)

  1. 一種半導體裝置，其包括：集電極區域，其形成於基板；基底層，其形成於上述集電極區域上；發射極區域，其形成於上述基底層中之上側部位；絕緣膜，其係於上述基底層上，以覆蓋上述基底層與上述發射極區域之接合部之一部分之方式而形成；及發射電極，其形成於上述發射極區域上且包含多晶矽膜；存在於上述接合部且與上述絕緣膜之界面之鹵素元素之濃度為1×1020cm-3以上。
  2. 一種半導體裝置，其包括：集電極區域，其形成於基板；基底層，其形成上述集電極區域上；發射極區域，其形成於上述基底層中之上側部位；絕緣膜，其係以覆蓋上述發射極區域之端部區域之方式而形成於基底層上；及發射電極，其形成於上述發射極區域上且包含多晶矽膜；存在於上述端部區域且與上述絕緣膜之界面之鹵素元素之濃度為1×1020cm-3以上。
  3. 一種半導體裝置，其係具備將多晶矽膜用於發射電極之雙極電晶體之半導體裝置，且上述雙極電晶體包括：集電極區域，其形成於基板；基底層，其形成於上述集電極區域上； 發射極區域，其形成於上述基底層中之自上述集電極區域隔開之上側部位；及絕緣膜，其形成於上述基底層上，且覆蓋上述基底層與上述發射極區域之接合部之一部分；存在於上述接合部且與上述絕緣膜之界面之鹵素元素之濃度為1×1020cm-3以上。
  4. 如請求項1至3中任一項之半導體裝置，其中存在於上述接合部且較與上述絕緣膜之界面更深之位置之鹵素元素之濃度為1×1014cm-3以上。
  5. 如請求項1至3中之任一項之半導體裝置，其中上述基底層包含矽鍺層、及積層於該矽鍺層上之矽層，或僅由矽層所構成。
  6. 如請求項1至3中之任一項之半導體裝置，其中存在於上述基底層與上述絕緣膜之界面之鹵素元素之濃度為1×1020cm-3以上。
  7. 一種具備雙極電晶體之半導體裝置之製造方法，其包括如下步驟：將第一導電型雜質注入至基板，從而形成集電極區域；於上述集電極區域上形成成為基底區域之第二導電型雜質層；於上述第二導電型之雜質層上形成氧化矽膜；於上述氧化矽膜上形成多晶矽膜；摻雜鹵素元素；於摻雜上述鹵素元素之後，對上述多晶矽膜與上述氧化矽膜進行蝕刻從而形成開口部；堆積多晶矽膜，於上述開口部形成發射電極；及於上述第二導電型雜質層形成發射極區域；於上述摻雜鹵素元素之步驟中， 以上述氧化矽膜與上述第二導電型雜質層之界面附近為波峰，以1×1015cm-2以上、1×1016cm-2以下之劑量進行鹵素元素之離子注入之後實施退火處理。
  8. 一種半導體裝置之製造方法，其係具備將多晶矽膜用於發射電極之雙極電晶體之半導體裝置之製造方法，且包括如下步驟：於基板形成集電極區域；於上述集電極區域上形成基底層；於上述基底層上形成氧化矽膜；於上述氧化矽膜上形成多晶矽膜；以上述氧化矽膜與上述基底層之界面附近為波峰，以1×1015cm-2以上、1×1016cm-2以下之劑量對上述多晶矽膜、上述氧化矽膜及上述基底層進行鹵素元素之離子注入；於進行上述鹵素元素之離子注入之後實施退火處理，使鹵素元素於上述氧化矽膜與上述基底層之界面偏析；使用抗蝕劑遮罩對上述多晶矽膜進行蝕刻；去除上述抗蝕劑遮罩；將上述多晶矽膜用作遮罩，對上述氧化矽膜進行濕式蝕刻，從而形成以上述基底層為底面之開口部；堆積多晶矽膜，於上述開口部形成發射電極；及通過上述開口部而向上述基底層導入雜質，於上述基底層中之自上述集電極區域隔開之上側部位形成發射極區域。
  9. 如請求項7或8之半導體裝置之製造方法，其中上述基底層包括矽鍺層、及積層於該矽鍺層上之矽層，或僅由矽層所構成。
  10. 如請求項7或8之半導體裝置之製造方法，其中於上述開口部形成發射電極之步驟中，堆積上述多晶矽膜之後，注入第一導電型之雜質， 於形成上述發射極區域之步驟中，藉由退火而於上述基底層形成發射極區域。
  11. 如請求項7或8之半導體裝置之製造方法，其中於上述開口部形成發射電極之步驟中，堆積之多晶矽膜係含有第一導電型雜質之摻雜多晶矽膜，於形成上述發射極區域之步驟中，藉由退火而於上述基底層形成發射極區域。
TW103106539A 2013-02-28 2014-02-26 Semiconductor device and manufacturing method thereof TWI556293B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013039188 2013-02-28

Publications (2)

Publication Number Publication Date
TW201447991A TW201447991A (zh) 2014-12-16
TWI556293B true TWI556293B (zh) 2016-11-01

Family

ID=51427894

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103106539A TWI556293B (zh) 2013-02-28 2014-02-26 Semiconductor device and manufacturing method thereof

Country Status (5)

Country Link
US (1) US9343554B2 (zh)
JP (1) JP6059333B2 (zh)
KR (1) KR101762048B1 (zh)
TW (1) TWI556293B (zh)
WO (1) WO2014132616A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9543403B2 (en) * 2015-01-21 2017-01-10 Globalfoundries Inc. Bipolar junction transistor with multiple emitter fingers
FR3060201B1 (fr) * 2016-12-12 2019-05-17 Aledia Dispositif electronique comprenant une tranchee d'isolation electrique et son procede de fabrication

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04250632A (ja) * 1991-01-25 1992-09-07 Nec Corp 半導体装置の製造方法
US20040195655A1 (en) * 2003-03-25 2004-10-07 Matsushita Electric Industrial Co., Ltd. Bipolar transistor and method for fabricating the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01243582A (ja) 1988-03-25 1989-09-28 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
US5654209A (en) * 1988-07-12 1997-08-05 Seiko Epson Corporation Method of making N-type semiconductor region by implantation
JPH02237024A (ja) * 1988-07-12 1990-09-19 Seiko Epson Corp 半導体装置及びその製造方法
JPH10189470A (ja) 1996-12-24 1998-07-21 Sony Corp 半導体装置の製造方法
JPH1140572A (ja) 1997-07-18 1999-02-12 Texas Instr Japan Ltd 半導体装置及びその製造方法
US6856000B2 (en) * 2002-10-08 2005-02-15 Texas Instruments Incorporated Reduce 1/f noise in NPN transistors without degrading the properties of PNP transistors in integrated circuit technologies
JP2004311971A (ja) 2003-03-25 2004-11-04 Matsushita Electric Ind Co Ltd バイポーラトランジスタおよびその製造方法
JP2004356554A (ja) * 2003-05-30 2004-12-16 Semiconductor Leading Edge Technologies Inc 半導体装置及び半導体装置の製造方法
US7651919B2 (en) * 2005-11-04 2010-01-26 Atmel Corporation Bandgap and recombination engineered emitter layers for SiGe HBT performance optimization

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04250632A (ja) * 1991-01-25 1992-09-07 Nec Corp 半導体装置の製造方法
US20040195655A1 (en) * 2003-03-25 2004-10-07 Matsushita Electric Industrial Co., Ltd. Bipolar transistor and method for fabricating the same

Also Published As

Publication number Publication date
KR20150089066A (ko) 2015-08-04
TW201447991A (zh) 2014-12-16
JP6059333B2 (ja) 2017-01-11
US20160005840A1 (en) 2016-01-07
US9343554B2 (en) 2016-05-17
KR101762048B1 (ko) 2017-07-26
WO2014132616A1 (ja) 2014-09-04
JPWO2014132616A1 (ja) 2017-02-02

Similar Documents

Publication Publication Date Title
KR100486304B1 (ko) 자기정렬을 이용한 바이씨모스 제조방법
US20060226446A1 (en) Bipolar transistor and method for fabricating the same
US8802532B2 (en) Bipolar transistor and method for manufacturing the same
JP5558243B2 (ja) 半導体装置
US8415762B2 (en) Semiconductor device for performing photoelectric conversion
JP5616720B2 (ja) 半導体装置およびその製造方法
TWI556293B (zh) Semiconductor device and manufacturing method thereof
JP2015041644A (ja) Ｍｏｓ型半導体装置の製造方法
CN108133892B (zh) 双极晶体管的制作方法
JP5135920B2 (ja) 半導体装置の製造方法
KR100818535B1 (ko) 반도체 디바이스 및 그 제작 방법
US8729662B2 (en) Semiconductor device and manufacturing method thereof
CN111710716B (zh) 一种鳍状半导体器件及其制作方法、电子设备
JP2615652B2 (ja) バイポーラトランジスタの製造方法
JP2015103551A (ja) 半導体装置及びその製造方法
JP3216287B2 (ja) 半導体装置
KR20060062487A (ko) 바이폴라 트랜지스터 및 그 제조방법
JP2006049663A (ja) 半導体装置の製造方法
JP2674568B2 (ja) 半導体装置の製造方法
JPH04361533A (ja) 半導体集積回路装置の製造方法
CN112397388A (zh) 二极管及其制备方法
KR20180041978A (ko) 초정렬 바이폴라 트랜지스터 및 그 제조방법
JPH0621077A (ja) 半導体装置およびその製造方法
JP2005079518A (ja) 半導体装置及びその製造方法
JP2004335890A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees