JP3216287B2

JP3216287B2 - 半導体装置

Info

Publication number: JP3216287B2
Application number: JP35818092A
Authority: JP
Inventors: 満孝堅田; 裕治長谷部
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1992-12-26
Filing date: 1992-12-26
Publication date: 2001-10-09
Anticipated expiration: 2016-10-09
Also published as: JPH06204474A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は微細半導体装置特有の現
象（短チャネル効果、パンチスルー効果、ホットキャリ
ア劣化等）を抑制し、0.8μｍ以下のゲート長を有する
半導体装置の製造方法、構造に関する。

【０００２】

【従来の技術】半導体素子の微細化が進むにつれ、素子
の各構成領域がより近接化することにより、装置内部の
電界が従来に比べ非常に増大し、高エネルギーのキャリ
アが発生して、例えばゲート酸化膜と半導体基板との界
面に界面準位が生成され、あるいはゲート酸化膜中に高
エネルギーのキャリアが注入されトラップが生成される
ことにより、移動度の低下やしきい値電圧が変化するい
わゆるホットキャリア劣化が発生する。またドレインか
ら生じた反転領域がソースの空乏層端に影響を及ぼし、
しきい値電圧が低下するいわゆる短チャネル効果が発生
する。この現象がさらに著しくなると、ゲート電圧でド
レイン電流が制御できなくなるいわゆるパンチスルー現
象も発生する。これらを解決するためには、ドレインの
接合深さを極めて浅くすると共に、電界緩和層を設ける
ことが有効であるとされている。

【０００３】最近、これらの思想を取り入れた半導体装
置が幾つか提案されている。接合深さを浅くするため
に、たとえばIEEE Electron Device vol.38,No.11,p.24
81や、IEDM 91(p.950)に見られるように、ドレインを積
層形成しチャネル領域よりも上層に形成することが試み
られている。前者では、ゲート長0.1μｍ級のn-MOSトラ
ンジスタにおいてゲート電極形成後、電界緩和層に相当
するｎ^-領域をあらかじめ垂直イオン注入法で形成した
後、熱酸化で側壁を形成し、次にソース、ドレイン上に
シリコンを選択エピタキシャル積層成長させ、それを再
びイオン注入法でｎ⁺化させ、アルミ配線を形成する。
後者では、ｎ⁺のソース、ドレインを連続積層膜として
形成後、ドライエッチングで分離形成し、次に側壁を形
成しつつ熱拡散で基板中に不純物拡散層を形成する。そ
してゲート電極を形成後絶縁保護層を形成し、配線を形
成する。

【０００４】

【発明が解決しようとする課題】しかしながら、これら
従来技術の問題点としては次の３点が考えられる。 (A) 前者においては、垂直イオン注入法により電界緩
和層を形成するため、必然的に緩和層の深さを浅くする
のに制限があり、その深さに応じた短チャネル効果をそ
れ以上抑えられない。 (B) 後者においては、積層したソース、ドレインから
基板への不純物拡散層を形成するため、異種領域間の熱
拡散に依存することになり、その制御性に問題がある。 (C) 更に後者においては、ソース、ドレイン分離の際
にチャネル領域までドライエッチングされるため、チャ
ネル領域にダメージが形成され特性劣化の生じる可能性
がある。

【０００５】これらの問題に鑑み、本発明では、電界緩
和層深さを更に浅くし、しかもゲート電極とのオーバー
ラップ量を大きくし、さらにホットキャリアが多量に発
生する領域の直上には逆導電型または高抵抗の電流反発
層を形成して、ゲート絶縁膜とシリコン基板界面からホ
ットキャリア発生場所を遠ざけて、ゲート絶縁膜とシリ
コン基板との界面に到達するホットキャリアの割合を低
減させてデバイス特性の劣化に関与する界面準位の発生
を抑制し、さらにソース、ドレイン領域に選択的に低抵
抗層を成長させて、浅い接合でもソース、ドレイン領域
のシート抵抗値を実効的に下げ、短チャネル効果を発生
させない半導体装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
の第一発明の構成は、第１導電型の半導体基板上で、ゲ
ート絶縁膜を介してゲート電極が形成されている半導体
装置において、ゲート絶縁膜と半導体基板との界面上
で、そのゲート電極の側周を囲む側壁絶縁膜の横に、側
壁絶縁膜に対して所定間隔にて形成された少なくとも一
つの積層構造の第２導電型の通電領域と、前記所定間隔
でこの通電領域と前記側壁絶縁膜との間に連続接触して
設けられた第１導電型の電流反発層と、通電領域および
電流反発層の下面に接合し、一部が前記ゲート絶縁膜の
下にまでもぐり込んだゲートオーバーラップ構造をして
おり、前記通電領域よりも低不純物濃度の第２導電型の
電界緩和層とを有することを特徴とする。また，第二発
明の構成は、第１導電型の半導体基板上で、ゲート絶縁
膜を介してゲート電極が形成されている半導体装置にお
いて、ゲート絶縁膜と半導体基板との界面上で、ゲート
電極の側周を囲む側壁絶縁膜の横に、側壁絶縁膜に対し
て所定間隔にて形成された少なくとも一つの積層構造の
第２導電型の通電領域と、所定間隔で通電領域と側壁絶
縁膜との間に連続接触して設けられた１×１０ ¹⁵ ／cm ³
以下の不純物濃度の第２導電型の電流反発層と、通電領
域および電流反発層の下面に接合し、一部がゲート絶縁
膜の下にまでもぐり込んだゲートオーバーラップ構造を
しており、通電領域よりも低不純物濃度で、電流反発層
よりも高不純物濃度で電流反発層と抵抗値で３桁の違い
を有する第２導電型の電界緩和層とを有することを特徴
とする。

【０００７】

【作用】本発明の構造によれば、ホットキャリアの発生
する場所である電界が集中する領域、即ち通電領域のゲ
ート側の端から電界緩和層のゲートオーバーラップ部に
かけての領域の直ぐ上に、電流の流れる通電領域とは異
なる導電型の電流反発層、あるいは同一導電型であって
も極めて高い抵抗を有する電流反発層が形成されている
ため、その電流反発層には電流が流れず、また電流反発
層から遠ざけるように電流を流させる。そのため、電界
は電流反発層直下の電界緩和層の深い側、即ちゲート絶
縁膜とシリコン基板との界面から離れた領域に集中する
ようになり、ホットエレクトロンの発生個所が前記界面
から離れ、ゲート酸化膜に影響を与えにくくなる。ま
た、ソース、ドレインにあたる通電領域を低抵抗層形成
で積層してあることから、通電回路の抵抗値を低下させ
る。

【０００８】

【発明の効果】本発明によれば以下の効果がある。すな
わち、ホットキャリアの発生する領域は、直上に電流通
路領域とは異なる導電型の層、あるいは同一導電型であ
っても極めて高い抵抗を有する層が形成されているた
め、ゲート端よりも離れた所に位置し、また絶縁膜・シ
リコン基板界面から遠ざけることが可能である。そのた
めホットキャリア劣化や短チャネル効果やパンチスルー
効果を有効的に抑えることができる。この電流反発層の
幅の分だけ電界緩和層領域を広くとれるので、導電不純
物濃度の設定など電界緩和の設計余裕が充分とれ、装置
の特性の信頼性が向上する。かつ、ソース、ドレインに
当たる通電領域を高不純物濃度で積層形成してあること
から、短チャネル効果抑制に不可欠な浅い接合の形成に
よって生じる抵抗成分の増大を抑えることができる。ま
た、ゲート絶縁膜を形成する領域は何ら損傷なく形成可
能であるので従来と変わらぬ品位を保てる。

【０００９】

【実施例】以下、本発明を図に示す実施例にもとづいて
詳細に説明する。図１は第１発明の一実施例のn-MOSト
ランジスタを示した断面図で、図２は、その各製造工程
順に断面図を示したものである。図２おいて、 (a) まず、公知の技術に従い、例えばp-シリコンの単結
晶半導体基板１上にゲート酸化膜２を熱酸化により形成
し、しかる後ゲート酸化膜２上に、例えば何も不純物を
添加しない、あるいは燐を高濃度にドープした多結晶シ
リコン等により形成されたゲート電極材料３を化学気相
成長法、スパッタ、蒸着等により成膜する。 (b) しかる後、公知のリソグラフィー法により、トラン
ジスタのゲート配線を形成する領域にのみゲート電極材
料３を残し、ゲート電極３１を形成する。 (c) さらに、酸化膜、窒化膜等の絶縁膜４を、熱酸化、
熱窒化といった熱処理、化学気相成長法、スパッタ法あ
るいは蒸着法により成膜する。その厚さは高々300nm程
度である。この絶縁膜４の膜厚は表面の凹凸に関係なく
均一となることが望ましい。

【００１０】(d) しかる後、絶縁膜４のうちエッチング
が基板表面（界面）１aに垂直方向にのみ優先的に除去
されるいわゆる異方性エッチングを行うことにより、絶
縁膜４がゲート電極４の側面にのみ残るようにし、第一
側壁４１、４２を形成する。また、このときシリコン基
板表面１ａ上あるいはゲート電極表面３１ａ上は絶縁膜
４が完全に除去されるまで異方性エッチングを行う。さ
らに、この表面を８００℃以上の、例えばシリコンをエ
ッチングする性質を有した塩化水素等の高温雰囲気中に
暴露することにより、基板表面１ａおよびゲート電極表
面３１ａをエッチングして清浄化し、その後、表面に清
浄なシリコンが露出している基板表面１ａおよびゲート
電極表面３１ａに、SiH₄(シラン）、HCl(塩化水素）、H
₂(水素）の混合気体あるいはSiH₂Cl₂(ジクロルシラン）
気体を暴露、および半導体基板を約８００℃〜９５０℃
に加熱する事により、多結晶シリコン層３２または単結
晶のエピタキシャルシリコン層１１、１２を選択的に成
長させる。なお、選択的に、とはシリコン上にのみを意
味し、側壁４１、４２上には成長しないことを意味す
る。この時の成長厚さｔは５０nm〜１５０nm程度が望ま
しい。

【００１１】(e) さらに、燐イオン、砒素イオン、アン
チモンイオン等のドナー型イオン５を基板表面１ａの法
線に対して１５°以上の角度θでイオン注入する。具体
的には基板１がθだけ傾斜される。また、トランジスタ
に対称性が要求される場合には基板１を逆方向にも−θ
だけ傾けて注入すれば良い。ゲート電極３１が紙面に対
して平行に形成されている場合には、基板１を９０°だ
け回転させて同様に角度θでイオン注入すれば良い。こ
のような注入により、同じエネルギーで垂直に打ち込む
よりも傾いた分だけ浅くなりながら、燐イオンをゲート
端部直下部分に深く入り込んで注入することが可能であ
る。特に本実施例では、シリコンが露出している部分に
のみ選択エピタキシャル層１１、１２を成長させたた
め、ゲート酸化膜とシリコン基板との界面１ａより上の
位置に表面１１ｂ、１２ｂが存在する。それでエピタキ
シャル層１１、１２が存在しない場合に比べ、注入され
る不純物は界面１ａに対しての深さ方向への侵入は浅く
なるうえ、しかもゲート電極端よりも横方向へ深く入る
という特徴がある。このイオン注入後、例えば８００℃
以上の温度で熱処理を施すことにより注入したイオンの
不純物を電気的に活性化する。なお、ゲート電極３２に
も燐イオンが注入され、ｎ型になっている。

【００１２】(f) しかる後、前述(d) と同様の方法で、
エピタキシャル層１１、１２のエピタキシャル層表面１
１ｂ、１２ｂおよび成長多結晶シリコン表面３２ｂ上に
選択エピタキシャル成長を行い、第２のエピタキシャル
成長層１３、１４および第２の成長多結晶シリコン層３
３を成長させる。このときのエピタキシャルシリコン層
１１と第２のエピタキシャルシリコン層１３を合わせた
厚さｈ₁、あるいはエピタキシャルシリコン層１２と第
２のエピタキシャルシリコン層１４を合わせた厚さｈ₂
は、側壁４１、４２の高さＨよりも低くする必要があ
る。さもなければ、第２のエピタキシャル成長層１３ま
たは１４は、成長多結晶シリコン層３２あるいは第２の
成長多結晶シリコン層３３とつながってしまい、電気的
に絶縁不可能となり正常なトランジスタ動作が不可能と
なるからである。

【００１３】(g) この後、全面にボロンイオンまたはＢ
Ｆ₂イオン等アクセプタ型の不純物イオン６の注入を行
い適当な熱処理を施すことにより第２のエピタキシャル
シリコン層１３、１４がｐ型の半導体層１３ａ、１４ａ
となるようにする。このときのｐ型半導体層１３ａ、１
４ａの不純物濃度は１０¹⁶〜１０¹⁸/cm³程度でよい。も
ちろんこのとき、ゲート電極である第２の成長多結晶シ
リコン層３３ａにも同様にイオンは注入され弱いｐ型に
なっている。この不純物導入法はイオン注入に限らず、
二回目の選択エピタキシャル成長時に行っても構わな
い。 (h) 基板全面に酸化膜、窒化膜等の絶縁膜７を化学気相
成長法、スパッタ、蒸着等により成膜する。 (i) しかる後、(d) で行ったのと同様の異方性エッチン
グを行い、ゲート電極側面にのみ絶縁膜７を残し、第二
側壁絶縁膜７１、７２を形成する。

【００１４】(j) しかる後、全面にヒ素または燐イオン
といったドナー型イオン１６を基板面に対しほぼ垂直に
注入する。このとき、注入されたイオンのほとんどが基
板１に到達しないように、さらに第二側壁７１、７２を
マスクとして利用してドナー型となるイオン１６が第二
側壁７１、７２の直下に注入されないようにする事が可
能である。具体的には、例えば第２のエピタキシャルシ
リコン層１３ａ，１４ａ厚さが１５０nmであれば、ヒ素
を用いた場合８０KeVを用いればその９９％以上が第２
のエピタキシャルシリコン層１３ａ、１４ａに注入でき
る。さらに第二側壁７１、７２にはイオンが到達しな
い。また、注入量は１.５×１０¹⁵/cm²程度にすれば、
そのシート抵抗は１００Ω／□以下には十分低減可能で
ある。なお、図１、２では、１３ｂ、１４ｂの深さは
(d)で形成した選択エピタキシャル層の上面１１ａまで
となっているが、この深さは明確なものではなく、むし
ろ抵抗値を下げるためにはより深く形成された方が利点
があり、場合によっては基板の電界緩和層１７領域の下
部まで到ってもよい。しかし、電界緩和層１７領域を越
える深さは短チャネル効果を引き起こすことになるため
形成できない。

【００１５】ゲート電極である第２の多結晶シリコン層
３３ａにもイオン１６は注入される（３３ｂ）。しか
も、注入されるドナー型の不純物の量は(g) で注入され
たアクセプタ型不純物に比べ十分多いため、イオン注入
後熱処理を施すことにより第１の多結晶シリコン層、第
２の多結晶シリコン層ともすべてｎ型となって導通には
支障は生じない。

【００１６】またこの後、酸化膜、窒化膜等による第１
の層間膜８を化学気相成長法、スパッタ法、蒸着法等に
より形成する（図１）。このとき、この第１の層間膜８
に酸化膜を用いる場合はボロン、燐等の不純物が添加さ
れていないことが望ましい。なぜなら、不純物がシリコ
ン層に拡散し、拡散層の抵抗、あるいはしきい値電圧を
変化させる可能性があるからである。

【００１７】しかる後、例えば高濃度の燐、ボロンを添
加したＢＰＳＧ（ボロン燐ガラス）膜、あるいは酸化
膜、窒化膜といった第２の層間膜９を化学気相成長法、
スパッタ法等により成膜する。しかる後、外部との電気
的な接続を可能とする接続孔１０ａ、１０ｂ、１０ｃを
形成し、しかる後、公知の技術により電極１５ａ、１５
ｂ、１５ｃを形成して完成する。

【００１８】本発明では、選択エピタキシャル成長によ
り、厚いシリコン層が電界緩和層上にゲート酸化膜界面
より上側に形成されている。それで、接合深さを深くす
ることなくソース領域、ドレイン領域を厚く形成するこ
とになる。したがって、ソース、ドレインの配線はトラ
ンジスタが微細となっても何等抵抗を上昇させること無
く実現可能である。

【００１９】第３図に、上記の形成工程で示した図１の
n-MOSトランジスタのＡ−Ａ’断面の不純物分布を示
す。ソース、ドレインのゲート近傍には前述のごとく第
２の側壁７１、７２が存在するため、これが実施例１の
(j) におけるイオン注入時のマスクとなり電界緩和層上
にｐ型の電流反発層（図３のＰ層）が残る。これによ
り、電流はＰ層を避けて図１中矢印９２のごとく流れる
（ただし反発される様子を強調してある模式的な矢印で
ある）。この電流経路は不純物濃度の一番多い部分、即
ち抵抗分の最も少ない経路を中心に通る。それで電界緩
和層の濃度、形状を適当に設定することにより、ホット
キャリアが発生する点を図１中Ｘ近傍、即ちゲート電極
直下よりもドレイン寄りの領域にすることが可能とな
る。図３では電界緩和層領域の最も不純物濃度の高い部
分近傍である。ちなみに電子が衝突無しに距離ｄだけ走
行できる確率Ｐi は、

【数１】ｅｘｐ（−ｄ／λ）に比例する値で与えられる。ここでλはホットエレクト
ロンの散乱平均自由工程である。従って、距離ｄを大き
くすることにより指数関数的に確率は小さくなるため、
ホットキャリアがゲート酸化膜−シリコン基板界面（酸
化膜界面）へ注入する量を極めて効果的に低減すること
が可能となる。更に、Ｐ層において電子のライフタイム
を低減するようにしてやればＰ層中のホットエレクトロ
ンは早く消滅するため、絶縁膜シリコン界面へのホット
エレクトロンの到達する量を更に低減でき、より効果を
あげることが可能である。

【００２０】従来技術ではｎ層あるいはｎ⁺層（本実施
例では図１の１３ｂ、１４ｂに相当する）が酸化膜界面
に必ず接しているので、ｎ層端あるいはｎ⁺層端近傍で
発生するホットキャリアが酸化膜界面に達する可能性が
極めて高い。本発明では電流反発層の下にそのようなホ
ットキャリア発生場所を形成することが可能であるた
め、従来技術に比べ、ホットキャリア発生領域と酸化膜
界面との距離を長くする事ができる。従って、酸化膜へ
のキャリアの注入あるいは酸化膜界面の界面準位の発生
が抑制される。即ち、移動度低下、しきい値電圧変動と
いったホットキャリアによるデバイス劣化が抑制され
る。

【００２１】さらに本発明では、選択エピタキシャル成
長により酸化膜界面よりも高い位置に高濃度ソース、ド
レイン領域１３ｂ，１４ｂが形成してある。したがっ
て、ソース、ドレイン領域の拡散深さは実質的に深くな
らない。したがって、短チャネル効果によるしきい値電
圧の低下、サブスレッショルド特性の上昇といった特性
劣化を抑制することが可能である。しかも高濃度ソース
ドレイン領域１３ｂ，１４ｂはゲート電極厚さ程度まで
厚くすることが可能で、シート抵抗は容易に１００Ω／
□程度にすることができる。故に、浅い接合を実現しな
がら低い配線抵抗の素子を実現できるので高速化には極
めて適した構造となっている。

【００２２】図４は本発明の第２実施例である。これは
第１実施例での電流反発層を低濃度のｎ^-型層１３ｃ、
１４ｃとした構造である。図４のＢ−Ｂ’断面とその深
さ方向の濃度プロファイルを図５に示す。低濃度ｎ層
（高抵抗層）の濃度としては１×１０¹⁵／cm³以下が望
ましい。電界緩和層の濃度は約１０¹⁸／cm³の程度であ
るので、抵抗値としては３桁程度の違いが発生し、電流
は第１実施例と同様に電界緩和層に優先的に流れる。し
たがって、第１実施例と同様の効果がある。すなわち、
本実施例においてもホットキャリア劣化の抑制が従来技
術に比べてより効果的に実現可能である。なお、本構造
に関してはn-MOSトランジスタについて説明したが、p-M
OSトランジスタに関しても、本実施例の説明において添
加する不純物の導電型をそれぞれｎ型についてはｐ型
に、ｐ型についてはｎ型にすれば同様の効果が期待され
る。また、基板についても実施例ではｐ型基板を用いた
が、ｎ型基板上のｐ型ウェルでも同様で、ｐチャネル型
ではｐ型基板のｎ型ウェルとなる。

【図面の簡単な説明】

【第１図】本発明第１実施例による半導体素子の断面
図。

【第２図】(a)〜(j)は第１実施例による半導体素子の製
造工程順の断面図。

【第３図】本発明第１実施例の断面の濃度分布図。

【第４図】本発明第２実施例によるトランジスタの断面
図。

【第５図】本発明第２実施例の断面の濃度分布図。

【符号の説明】

１ p-シリコン基板２ゲート酸化膜３１ゲート電極４１、４２第一側壁１３ａ、１４ａｐ型の半導体層（電流反発層）１３ｂ、１４ｂ選択エピタキシャル層（通電領域）７１、７２第二側壁８第１の層間膜９第２の層間膜１３ｃ、１４ｃ高抵抗層（電流反発層）１７電界緩和層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基板上で、ゲート絶縁
膜を介してゲート電極が形成されている半導体装置にお
いて、前記ゲート絶縁膜と前記半導体基板との界面上で、前記
ゲート電極の側周を囲む側壁絶縁膜の横に、前記側壁絶
縁膜に対して所定間隔にて形成された少なくとも一つの
積層構造の第２導電型の通電領域と、前記所定間隔で前記通電領域と前記側壁絶縁膜との間に
連続接触して設けられた第１導電型の電流反発層と、前記通電領域および前記電流反発層の下面に接合し、一
部が前記ゲート絶縁膜の下にまでもぐり込んだゲートオ
ーバーラップ構造をしており、前記通電領域よりも低不
純物濃度の第２導電型の電界緩和層とを有することを特
徴とする半導体装置。
【請求項２】第１導電型の半導体基板上で、ゲート絶縁
膜を介してゲート電極が形成されている半導体装置にお
いて、前記ゲート絶縁膜と前記半導体基板との界面上で、前記
ゲート電極の側周を囲む側壁絶縁膜の横に、前記側壁絶
縁膜に対して所定間隔にて形成された少なくとも一つの
積層構造の第２導電型の通電領域と、前記所定間隔で前記通電領域と前記側壁絶縁膜との間に
連続接触して設けられた１×１０ ¹⁵ ／cm ³ 以下の不純物
濃度の第２導電型の電流反発層と、前記通電領域および前記電流反発層の下面に接合し、一
部が前記ゲート絶縁膜の下にまでもぐり込んだゲートオ
ーバーラップ構造をしており、前記通電領域よりも低不
純物濃度で、前記電流反発層よりも高不純物濃度で電流
反発層と抵抗値で３桁の違いを有する第２導電型の電界
緩和層とを有することを特徴とする半導体装置。