JPH04299569A - Ｓｏｉｓの製造方法及びトランジスタとその製造方法 - Google Patents

Ｓｏｉｓの製造方法及びトランジスタとその製造方法

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JPH04299569A
JPH04299569A JP3085893A JP8589391A JPH04299569A JP H04299569 A JPH04299569 A JP H04299569A JP 3085893 A JP3085893 A JP 3085893A JP 8589391 A JP8589391 A JP 8589391A JP H04299569 A JPH04299569 A JP H04299569A
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俐昭 黄
Atsushi Ogura
厚志 小椋
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリ，論理回路等の
高集積性を要求される半導体装置及び製造方法に関する
。
【０００２】
【従来の技術】ＳＯＩＳＭＯＳＦＥＴの特性向上のため
にゲートオーバーラップドレイン（図２３）を検討した
報告が山口らによって１９９０アイ・イー・ディー・エ
ム・テクニカルダイジェスト（Ｙａｍａｇｕｃｈｉ他，
１９９０　　ＩＥＤＭ　　Ｔｅｃｈ．ｄｉｇ）に報告さ
れている。なお図２３において、１０１はシリコン基板
、１０２はシリコン酸化膜、１０３は低濃度ｐ型領域、
１０４は低濃度ｎ型領域，１０５は高濃度ｎ型領域、１
０６はゲート酸化膜、１０７はゲート電極である。
【０００３】ＳＯＩＳＭＯＳＦＥＴのドレイン電圧誘起
障壁低下効果を抑制できる構造として、ゲートをＳＯＩ
ＳＭＯＳＦＥＴの上下に設けるＸＭＯＳ（図２４）がセ
キガワらによってソリッドステートエレクロトニクス２
７巻８２７ページ（Ｔ．Ｓｅｋｉｇａｗａ．ｅｔ．ａｌ
．　　Ｓｏｌｉｄ　　ｓｔａｔｅ　　ｅｌｅｃｔｒｏｎ
．２７ｐ．８２７（１９８４））に、電位を固定したバ
ックゲートを用いる方法（図２５）が福間によって１９
８８シンポジウム・オン・ブイエルエスアイ・テクノロ
ジー・ダイジェスト・オブ・テクニカルペーパーズ　　
７ページ（Ｍ．Ｆｕｋｕｍａ　　１９８８　　ＶＬＳＩ
　　Ｓｙｍｐ．ｏｎ　　ｔｅｃｈ．　　Ｐ．７）に報告
されている。なお、図２４において１０８はシリコン基
板、１０９はシリコン酸化膜、１１０は第２の酸化膜、
１１１は上部ゲート電極、１１２は下部ゲート電極、１
１３はチャネル領域、１１４はソース、１１５はドレイ
ンである。また図２５において、１１７は高濃度ｐ型シ
リコン基板、１１８，１２２はシリコン酸化膜、１１９
は高濃度ｎ型領域、１２０は中性シリコン領域、１２３
はゲート電極である。
【０００４】またバルクウェハ上に作製するＭＯＳＦＥ
Ｔの電界緩和をソース，ドレイン領域において、縦方向
の構造により行う提案（図２６）がエー・エル・エフ・
タッシェによって１９９０シンポジウム・オン・ブイエ
ルエスアイ・テクノロジー・ダイジェスト・オブ・テク
ニカルペーパーズ，４３ページ（ＡｌＦ．Ｔａｓｃｈ他
、１９９０　　Ｓｙｍｐｏｓｉｕｍ　　ｏｎ　　ＶＬＳ
Ｉ　　ｔｅｃｈ．　　Ｐ．４３）に提案されている。な
お図２６において、１２４はシリコン基板、１２５は高
濃度ｎ型領域、１２６は低濃度ｎ型領域、１２７は第２
の高濃度ｎ型領域、１２８はシリコン酸化膜、１２９は
ゲート電極である。
【０００５】
【発明が解決しようとする課題】ＳＯＩＳＭＯＳＦＥＴ
を短チャネル化する際に、次の２点が問題となる。第１
は、ドレイン端で横方向電界強度が増加するために衝突
電離が起こりやすくなり、浮遊基板効果が発生すること
である（例えば吉見信他、アイ・イー・イー・イー・ト
ランザクション・オブ・エレクトロン・デバイシズ，３
７巻，９号，２０１５ページ［Ｙｏｓｈｉｍｉ他　　Ｉ
ＥＥＥ　　ＥＤ３７　　Ｐ．２０１５（１９９０）］）
。第２は、ドレインからの電界による障壁低下による短
チャネル効果とパンチスルーである。
【０００６】これらの問題を解決するためにソース、ド
レインに低濃度領域を設ける方法が、図２３に示した従
来例である。しかしこの方法を用いると低濃度領域の面
積だけ、トランジスタの面積が増加し、高集積化の障害
となる。また、バルク上のＭＯＳＦＥＴでは、図２４に
示した従来例のように、縦方向の積層構造により電界緩
和を行い、低濃度領域による面積の増加を抑制できる方
法が提案されているが、ゲート側壁とソース，ドレイン
間の寄生容量及びゲート電極下部のコーナーで電界集中
が問題となる。
【０００７】また、図２５及び図２６に示した従来例は
、第２の問題に対して有利な構造であるが、第１の問題
を解決するためには、他の方法と組み合わせる必要があ
る。
【０００８】本発明の目的は、上述の問題を解決した、
ＳＯＩＳの製造方法、トランジスタの構造、及びトラン
ジスタの製造方法を提供することにある。
【０００９】ＳＯＩＳＭＯＳＦＥＴの構造において、絶
縁体上に半導体薄膜を設け、チャネル領域をはさんだ２
つの領域を上方に突起させ、かつその突起の上端に第１
導電型不純物の高濃度層を設け、この高濃度層以外の部
分には、半導体中に低濃度の第１導電型不純物または低
濃度の第２導電型不純物の一方あるいは両方を導入する
か、あるいは不純物の導入を行わず、かつチャネル領域
の下方に絶縁体を介して制御電極を有する構造による。
【００１０】また、横方向気相エピタキシャル成長を用
いるＳＯＩＳの製造において、半導体基板上に形成され
た絶縁体上の第２の物質を堆積し、第２の物質をエッチ
ングによって、絶縁体基板面に対して垂直方向に凹凸部
を有する断面形状を持ち、かつ断面形状が長さ方向にわ
たり同一となるようパターニングすることによりスペー
サを形成し、このとき、スペーサの一部の領域は半導体
単結晶に接してシード領域を形成し、次にスペーサを絶
縁膜もしくは第３の物質からなるカバーで覆い、カバー
の一部、シード領域から離れた位置に開口部を設け、開
口部より第２の物質を選択的にエッチングすることによ
り除去してスリットを形成し、半導体単結晶をシードと
して、このスリット中に半導体を選択的かつエピタキシ
ャルに成長させ、同一断面形状をある長さにわたり有す
る単結晶半導体を得るＳＯＩＳ（Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ　　Ｏｎ　　Ｉｎｓｕｌａｔｉｎｇ　　Ｓｕｂｓ
ｔｒａｔｅ）を製造する。
【００１１】また、スペーサ形成工程において、半導体
基板上に形成された絶縁体をエッチングするか、あるい
は半導体基板上に形成された絶縁体上にダミーパターン
を配置することにより凹凸部を形成し、続いてスペーサ
となる物質を堆積する請求項１のＳＯＩＳを作製する。
【００１２】また、スペーサ形成工程において、半導体
基板上に形成された絶縁体上に第１のスペーサを堆積し
、第１のスペーサ上にダミーパターンを形成し、続けて
第２のスペーサを全面に堆積し、ダミーパターン上の第
２のスペーサの全てと、ダミーパターンのない平坦部に
おける第２のスペーサあるいは第１のスペーサと第２の
スペーサの両方をエッチバックにより除去するか同様に
ダミーパターンとスペーサの形成，加工を複数回行う。
【００１３】また、ＳＯＩＳＭＯＳＦＥＴを製造するた
めに、基板上に制御電極を形成し、制御電極表面に絶縁
膜を設けた後少なくともチャネル領域の一部が制御電極
上に位置するように、請求項１，請求項２，あるいは請
求項３の方法によりチャネル領域をはさみ上方に突起を
持つＳＯＩＳ膜を形成し、高濃度不純物層をイオン注入
、拡散により形成するか、あるいは気相エピタキシャル
成長により形成し、高濃度層以外の部分へ不純物をイオ
ン注入，拡散，あるいはＳＯＩＳ成長中にドーピングに
より導入するか、あるいは高濃度層以外の部分へは不純
物を導入しない。
【００１４】またＳＯＩＳＭＯＳＦＥＴの製造方法にお
いて、チャネル領域をはさみ上方に突起をもつＳＯＩＳ
膜を形成する手段として、絶縁体基板上に制御電極を形
成し、制御電極表面に絶縁膜を設けた後、制御電極上部
または制御電極上部とその周辺にＥＬＯ法，トンネルエ
ピタキシャル法，ＬＳＰＥ法によりＳＯＩＳ膜を形成し
、エッチングにより少なくとも制御電極上の一部の領域
を薄膜化する。
【００１５】また、ＳＯＩＳＭＯＳＦＥＴの製造方法に
おいて、チャネル領域をはさみ上方に突起をもつＳＯＩ
Ｓ膜を形成する手段として、基板上に制御電極を形成し
、制御電極表面に絶縁膜を設けた後、制御電極上部また
は制御電極上部とその周辺にＥＬＯ法，トンネルエピタ
キシャル法，ＬＳＰＥ法によりＳＯＩＳ膜を形成し、引
き続き、あるいはＳＯＩＳ膜をエッチングにより薄膜化
したのちに、突起を設ける領域に開口部を持つ絶縁膜を
設け、この開口部に半導体を選択的に気相エピタキシャ
ル成長させる。
【００１６】また、表面に凹凸部のあるＳＯＩＳ膜を製
造する方法において、平坦なＳＯＩＳ膜上にダミーパタ
ーンを形成し、続けてアモルファス半導体をダミーパタ
ーンの全面を覆うように堆積し異方性エッチングにより
ダミーパターン上の第２のスペーサの全てと、ダミーパ
ターンのない平坦部における第２のスペーサあるいは第
２のスペーサをＳＯＩＳ膜の両方を除去し、引き続き、
または全面を絶縁膜等で覆ったのち、あるいはダミーパ
ターンを除去したのちに加熱を行い、ＳＯＩＳ膜をシー
ドにアモルファス半導体の少なくとも下部を横方向固相
エピタキシャル成長により単結晶化する。
【００１７】また、ＳＯＩＳＭＯＳＦＥＴの製造方法に
おいて、チャネル領域をはさみ上方に突起をもつＳＯＩ
Ｓ膜を形成する手段として、ＳＯＩＳ膜を形成後、ある
いはＳＯＩＳ膜を形成し、薄膜化した後で、請求項８の
方法により突起部を作製する。
【００１８】
【作用】請求項４のトランジスタは、垂直部分で電界緩
和を行い、衝突電離、ドレイン電圧誘起障壁低下を抑制
する。また、ソース，ドレイン電極は上方に、ゲート電
極は下方にと、位置を分離することにより、これらの電
極の静電的結合を弱めるとともに、電極からの配線の配
置について、面内自由度を増す。
【００１９】請求項１，２，３のＳＯＩＳの製造方法は
、スペーサ物質を必要な形状に加工し、これをエッチン
グして形成したスリット中でエピタキシャル成長を行う
。請求項１の発明は、エッチングによってスペーサの形
状を決定する。請求項２の発明は、パターン上にスペー
サ物質を堆積することにより、スペーサの形状を決定す
る。請求項３の発明は、スペーサ物質の堆積を複数回行
うことにより、ＳＯＩＳ膜厚を場所により変えられる。 請求項８のＳＯＩＳの製造方法は、固相成長を用いて垂
直部分を形成する。
【００２０】請求項５の発明は、ゲート電極上に請求項
１，２，３の方法でＳＯＩＳ膜を成長させることによっ
て請求項４のトランジスタを作製する。請求項６の発明
は、ゲート電極上にＳＯＩＳ膜を成長させたあと、エッ
チングにより加工し、請求項５のトランジスタを作製す
る。請求項７の発明は垂直部分を選択的気相エピタキシ
ャル成長により、請求項９の発明は固相エピタキシャル
成長によりそれぞれ形成し、請求項５のトランジスタを
作製する。
【００２１】
【実施例】実施例１ 図１〜図５は請求項１，４，５記載の発明の一実施例で
ある。
【００２２】図１（正面図）に示すように、シリコン基
板１を０．５μｍ加熱酸化し、第１の酸化膜２を形成し
、ポリシリコン３を減圧ＣＶＤにより０．５μｍ堆積し
、ポリシリコン３中に高濃度のボロンを拡散したあと、
フォトリソグラフィーとＲＩＥにより、ポリシリコン３
を幅０．２μｍ，長さ５μｍに加工する。このとき長さ
方向と垂直な方向に０．６μｍ間隔で配列させる。 そしてポリシリコン表面をＯ２導入しながら加熱酸化し
膜厚０．０２μｍの酸化シリコン膜を形成し、第２の酸
化シリコン膜４を形成し、減圧ＣＶＤにより第３の酸化
シリコン膜５を０．５μｍ堆積し、スピンオングラスを
０．２μｍ塗布し平坦化した後、ＲＩＥによりスピンオ
ングラスを０．２μｍ、酸化膜を０．５２μｍエッチン
グし、露出したポリシリコン表面をＯ２導入しながら加
熱酸化し膜厚０．０１５μｍの酸化シリコン膜を形成し
、第４の酸化シリコン膜６を形成する。
【００２３】次に、図２（側面図）及び図３（正面図）
に示すように、ポリシリコン３のパターンに対して、紙
面に対して手前に２μｍの間隔をおき、第１の酸化膜２
を０．２μｍ角の開口部をフォトリソグラフィーとＲＩ
Ｅにより設ける。この開口はシリコン基板１に達する。 次に、例えばテトラクロロジシラン、ジハイドロジクロ
ロシランの一方又は両方を熱分解と水素還元反応による
選択的気相エピタキシャル成長により、Ｓｉ半導体基板
と同じ面方位を持った単結晶シリコン７を開口部に成長
させ、開口部を埋める。次に全面に第２のポリシリコン
８を０．２７μｍ減圧ＣＶＤにより堆積し、フォトリソ
グラフィーとＲＩＥにより第２のポリシリコン８をパタ
ーニングする。このときポリシリコン３の上部で第２の
ポリシリコン８がポリシリコン３のパターンに対して、
０．２μｍの余裕を持って重なり、図２の手前方向には
第２のポリシリコンが、単結晶シリコンの上部に達する
ように、かつ、ポリシリコン３のパターンに対応して、
第２のポリシリコン８のパターンが分離されている形状
とする。そして、再びフォトリソグラフィーとＲＩＥに
より、ポリシリコン３と第２のポリシリコン８が重なっ
ている部分の第２のポリシリコン８を０．２５μｍエッ
チングする。（０．０２μｍ残す）。そして全面に第５
の酸化シリコン膜９を０．５μｍ堆積する。
【００２４】次に、図４（正面図）に示すように、ポリ
シリコン３の単結晶シリコン７に接しない側の端部にお
いて、上部の第５の酸化シリコン膜９をフォトリソグラ
フィーとＲＩＥにより、例えば０．３μｍ角にエッチン
グして除去する。そしてこの開口部からポリシリコン３
を例えば塩素ガスを用いて選択的にケミカルエッチング
しポリシリコンを除去し、形成されてスリット中に、単
結晶シリコン７をシードとして、例えばテトラクロロジ
シラン，ジハイドロジクロロシランの一方又は両方を熱
分解と水素還元反応により、シリコンを選択的にエピタ
キシャル成長し、ポリシリコン８のあった位置に単結晶
シリコン１０形成する。そして、第５の酸化シリコン膜
に対してＲＩＥにより０．５μｍのエッチングを行い、
単結晶シリコン１０の突起部の表面を露出させる。そし
て単結晶シリコン１０の表面を０．０２μｍ加熱酸化し
、第６の酸化シリコン膜１１を形成したのち、Ｐ＋を１
８０ｋｅＶで５×１０１２ｃｍ−２、Ａｓ＋を７０ｋｅ
Ｖで５×１０１５ｃｍ−２イオン注入し、引き続き９０
０℃１０分間窒素中でアニールすることにより拡散し、
単結晶シリコン１０の突起部の上端に高濃度のｎ型とな
る高濃度不純物層１２を設け、単結晶シリコン１０のそ
の他の部分を低濃度のｎ型とする。
【００２５】次に、図５（側面図）に示すように、次に
くぼみに残る第５の酸化膜９をＲＩＥにより除去し、単
結晶シリコン１０を露出させた後、フォトリソグラフィ
ーとＲＩＥにより、単結晶シリコン１０の図面における
手前側と、奥側の端を除去し、ゲート電極であるポリシ
リコン３が、手前と奥に１μｍずつ単結晶シリコン１０
に対して突出するようにする。そして、単結晶シリコン
１０の表面を加熱酸化して、０．０２μｍ第７の酸化シ
リコン膜１３を形成し、全面に減圧ＣＶＤにより第８の
酸化シリコン膜１４を堆積する。
【００２６】高濃度不純物層１２がソース，ドレインと
なり、ポリシリコン３がゲートになる。ソース，ドレイ
ンに対する配線は、高濃度不純物層１２の上部で第８の
酸化膜１４に開口を設け、ゲートに対する配線は、ポリ
シリコン３の突出部（図５）においてポリシリコン３の
左端又は右端の上部で第８の酸化シリコン膜１４に開口
を設けることにより接続する。
【００２７】実施例２．請求項２によるＳＯＩＳの作製
方法についての一実施例を図６〜図８に示す。まず、図
６（正面図）及び図７（上面図）に示すように、シリコ
ン基板２１を１．０μｍ加熱酸化し、第１の酸化シリコ
ン膜２２を形成し、第１の酸化シリコン膜２２を０．２
μｍ間隔で幅０．６μｍ，深さ０．２７μｍエッチング
する。そして第１の酸化シリコン膜２２の凹部に０．６
μｍ角のシリコン基板に達する開口を設け、この開口部
にテトラクロロジシラン，ジハイドロジクロロシランの
一方又は両方を、熱分解と水素還元反応による選択的気
相エピタキシャル成長により単結晶シリコン２３を成長
させる。そして全面に減圧ＣＶＤ法により、ポリシリコ
ン２４を０．２μｍ堆積する。そしてポリシリコン２４
に対して０．１８μｍ異方的にエッチバックすることに
より、平坦部を薄膜化する。
【００２８】ポリシリコン２４を図７の上面図に示すよ
うに、一端で単結晶シリコン２３と重なる領域を持つよ
うに例えば長さ５μｍにフォトリソグラフィとＲＩＥに
よりパターニングし、全面に減圧ＣＶＤにより第２酸化
膜２５を堆積し、ポリシリコン２４の端部で、単結晶シ
リコン２３のない側において、第２の酸化膜２５を開口
し、この開口部から、ポリシリコン２４を例えば塩素ガ
スで選択的にケミカルエッチングし、形成されたスリッ
トに、単結晶シリコン２３をシードとして、テトラクロ
ロジシラン，ジハイドロジクロロシランの一方又は両方
を、熱分解と水素還元反応による選択的に気相エピタキ
シャル堆積成長により第２の単結晶シリコン２６を形成
する。この状態の側面図を図８に示す。
【００２９】なお、図７において２７は第１の酸化膜２
２の凸部、２８は凹部である。
【００３０】実施例３．請求項３によるＳＯＩＳの作製
方法についての一実施例を図９（上面図）及び図１０（
正面図）に示す。
【００３１】まず、シリコン基板３１を０．５μｍ加熱
酸化し、第１の酸化膜３２を形成し，フォトリソグラフ
ィとＲＩＥにより０．６μｍ角の開口部を設け、この開
口部にテトラクロロジシラン、ジハイドロジクロロシラ
ンの一方又は両方を、熱分解と水素還元反応による選択
的気相エピタキシャル堆積成長により単結晶シリコン３
３を形成する。次に全面に減圧ＣＶＤにより厚さ０．０
２μｍの第１のポリシリコン３４と、厚さ０．３μｍの
第２の酸化膜３５をこの順に堆積し、フォトリソグラフ
ィとＲＩＥにより第２の酸化膜３５を端部が単結晶シリ
コン３３に重なるよう、長方形にパターニングする。
【００３２】次に全面に第２のポリシリコン３６を０．
２μｍ堆積し、引き続き第２のポリシリコン３５と第１
のポリシリコン３４に対してＲＩＥによる異方性エッチ
バックを０．２２μｍ行い、第２の酸化膜３５のパター
ンの周辺部を残して第１のポリシリコン３４と第２のポ
リシリコン３６を除去する。そして第３の酸化膜３７を
減圧ＣＶＤにより０．５μｍ堆積する。
【００３３】そして、第１のポリシリコン３４の単結晶
シリコン３３に接していない側の端部で、第２の酸化膜
３５と第３の酸化膜３７に開口部を設け、この開口部か
ら第１のポリシリコン３４と第２のポリシリコン３６を
、例えば塩素ガスで選択的にエッチングし、形成された
スリットに、単結晶シリコン３３をシードとして、テト
ラクロロジシラン，ジハイドロジクロロシランの一方又
は両方と、熱分解と水素還元反応により、選択的に気相
エピタキシャル堆積成長により単結晶シリコンを形成す
る。
【００３４】実施例４．請求項６の発明のトランジスタ
の製造方法の一例を図１１及び図１２に示す。
【００３５】まず、図１１に示すように、シリコン基板
４１の上に加熱酸化により厚さ１μｍの第１の酸化膜４
２を構成し、エッチングした個所にゲート電極となるｐ
型ポリシリコン４３が第１の酸化膜中に埋め込まれ、ポ
リシリコン４３の上部に第２の酸化膜４４があり、さら
にその上に厚さ０．２７μｍの単結晶シリコン４５があ
る構造を作成する。これは例えば、実施例１の工程にお
いて、ポリシリコン３と第２ポリシリコン８が重なった
部分の第２ポリシリコン８をエッチングする工程を省く
ことにより形成できる。そして、単結晶シリコン４５を
加熱酸化し、表面に膜厚０．０１μｍの第３の酸化シリ
コン膜４６を形成し、Ａｓ＋を７０ｋｅＶで５×１０１
５ｃｍ−２、Ｐ＋を１８０ｋｅＶで５×１０１２ｃｍ−
２イオン注入し、９００℃で１０分間窒素中でアニール
する。これにより単結晶シリコン４５は低濃度のｎ型と
なるとともに、表面にｎ型の高濃度不純物層４７が形成
される。
【００３６】引き続きフォトリソグラフィとＲＩＥによ
り、単結晶シリコン４５とｐ型ポリシリコン４３が重な
る部分の第２酸化膜４４から０．０１μｍ入った単結晶
シリコンまで第３の酸化シリコン膜４６とｎ型高濃度不
純物層単結晶シリコン４５を通して０．２５μｍエッチ
ングし、図１２の形状を得る。
【００３７】実施例５．請求項７の発明のトランジスタ
の製造方法の一例を図１３〜図１６に示す。
【００３８】まず図１３に示すように、シリコン基板５
１に厚さ１μｍの第１の酸化膜５２があり、ゲート電極
となるポリシリコン５３が、第１の酸化膜中に埋め込ま
れ、ポリシリコン５３の上部に第２の酸化膜５４があり
、さらにその上に厚さ０．０１５μｍのシリコン単結晶
ＳＯＩＳ膜５５を有する構造を形成する。これは例えば
、実施例１のＳＯＩＳ膜を作る工程において、スペーサ
であるポリシリコンの膜厚を０．０１５μｍで一定とす
るか、あるいは膜厚が厚く、膜厚が一定のＳＯＩＳ膜を
形成後、加熱酸化，エッチングによって薄膜化すること
によって得られる。
【００３９】次にフォトリソグラフィとＲＩＥによりゲ
ート電極上のシリコン単結晶ＳＯＩＳ膜５５と、ゲート
電極のパターンに対して２方向にはみ出し部ができるよ
うにパターニングする。次に、シリコン単結晶ＳＯＩＳ
膜５５をＯ２導入しながら膜厚０．０１μｍ加熱酸化し
て、第３の酸化膜５６を形成し、減圧ＣＶＤにより０．
３μｍの第４の酸化膜５７を堆積し、フォトリソグラフ
ィとＲＩＥにより、はみ出し部に開口を設ける。そして
図１４に示すように、そして開口部に選択的に気相エピ
タキシャル堆積成長して単結晶シリコン５８を成長させ
る。そして、Ａｓ＋をｋｅＶで５×１０１５ｃｍ−２、
Ｐ＋を１８０ｋｅＶで５×１０１２ｃｍ−２イオン注入
し、９００℃窒素中で１０分アニールを行い、図示の構
造を得る。 図１４中の５９はｎ型の高濃度層、６０はｎ型の低濃度
層である。
【００４０】シリコン単結晶５８を成長させる開口を形
成する方法として、シリコン単結晶ＳＯＩＳ膜５５をパ
ターニングし、表面に第３の酸化膜５６を形成したあと
、ポリシリコン５３に重なるように、減圧ＣＶＤ，フォ
トリソグラフィ，ＲＩＥにより、厚さ０．３μｍのダミ
ーパターン６１を設け、スペーサとなるポリシリコン６
２を０．２μｍ減圧ＣＶＤにより堆積し、ＲＩＥにより
０．２１μｍエッチバックし、あるいは同時にシリコン
単結晶ＳＯＩＳ膜５５もエッチングし、ダミーパターン
６１の側壁にポリシリコン６２を形成し、減圧ＣＶＤに
より第４の酸化膜６３を０．５μｍ堆積したあと、第４
の酸化膜６３に開口を設けて、ここからポリシリコン６
２をエッチングしても良い、これを図１５に示す。
【００４１】また、同じく単結晶５８を成長させる開口
を形成する方法として、第４の酸化膜５７の内部か表面
に、ゲートポリシリコン５３の位置する上部にポリシリ
コン等の、酸化膜に対してエッチング速度の遅い物質の
パターン６４を形成したあと、フォトリソグラフィとＲ
ＩＥによりパターン６４を含む領域に対してエッチング
を行い、ある時点で、パターン６４に対してもエッチン
グを行い除去するか、レジスト除去後にパターン６４の
側面を酸化し、第５の酸化膜６５を形成したあと、異方
性酸化膜をエッチングしても良い（図１６に途中形状を
示す）。
【００４２】実施例６．請求項８，９に基づくトランジ
スタの製造方法の一実施例を図１７及び図１８に示す。
【００４３】実施例５の図１６において、ダミーパター
ン６１の側壁に設けたスペーサをポリシリコン６２で形
成したのに代えて、図１７に示すようにアモルファスシ
リコン７１（例えば厚さ０．２μｍ）の堆積をエッチバ
ックによって行う。そしてそのまま窒素雰囲気中で、あ
るいはスパッタ，ＣＶＤ等で酸化膜を堆積したあと、例
えば６００℃で５時間加熱し、アモルファスシリコン７
１をシリコン単結晶ＳＯＩＳ膜５５を単結晶種としてア
モルファスシリコン７１を堆積し加熱でポリシリコンに
単結晶化させる。そしてＡｓ＋を７０ｋｅＶで５×１０
１５ｃｍ−２、Ｐ＋を１８０ｋｅＶで５×１０１２ｃｍ
−２イオン注入し、９００℃窒素中で１０分アニールを
行い、図１８の構造を得る。
【００４４】ここで７２は高濃度の不純物ポリシリコン
層，７３は低濃度の不純物ポリシリコン層である。
【００４５】以上に述べた実施例において、絶縁膜とし
てシリコン酸化膜を用いたが、シリコン窒化膜，金属酸
化膜，シリコンカーバイト，ダイヤモンド等の他の絶縁
膜あるいはこれらの複合膜でも良い。
【００４６】またシリコンを酸化して酸化シリコン膜を
形成した工程は、絶縁膜をＣＶＤ，スパッタリング，真
空蒸着，ＭＢＥ法等の他の成膜方法でも良い。また請求
項５の発明において、請求項２のＳＯＩＳの製造方法を
用いる場合は、ダミーパターンのエッチング後に加熱酸
化によりゲート酸化膜を形成しても良い。
【００４７】実施例中では半導体としてシリコンを選ん
だが、ガリウムヒ素、アルミニウムガリウムヒ素等の他
の半導体でも良い。
【００４８】実施例中、減圧ＣＶＤで膜を形成した工程
には、常圧ＣＶＤ，スパッタリング，真空蒸着，ＭＢＥ
法等他の成膜方法を用いても良い。
【００４９】実施例中で、パターニングにはフォトリソ
グラフィとＲＩＥを用いたが、電子線露光，Ｘ線露光，
ウェットエッチング等の代替プロセスあるいは、自己整
合プロセス等によっても良い。
【００５０】実施例中に示した膜厚はあくまでも一例で
あり、この限りではない。但し、絶縁膜については、ト
ランジスタ形成後に、使用電圧において、充分に耐圧が
確保できるだけの膜厚が必要である。
【００５１】実施例中、単結晶種は酸化膜を角形に開口
し、半導体を選択的に成長させて形成したが、スペーサ
と単結晶半導体を接触できるいかなる方法を用いても良
い。実施例と同様に開口，選択的エピタキシャル成長を
行う場合においても、開口を角形でなく、線状でも良い
。
【００５２】実施例中示した、トランジスタ，ゲート電
極，スペーサ等の寸法及び、シードとスペーサの距離は
この限りではない。また、ゲート電極はタングステン等
他の導電体でも良い。
【００５３】実施例中、スペーサにはポリシリコンを用
いたが、下地及びカバーに対して選択的にエッチングを
行える他の物質でも良い。
【００５４】実施例中ダミーパターンは酸化膜を堆積、
エッチングして形成したが、選択性酸化プロセス等他の
方法を用いても良い。またダミーパターンは窒化膜ある
いは絶縁膜に覆われたシリコン，金属など半導体の選択
性気相エピタキシャル成長を阻害しないものであれば良
い。
【００５５】実施例中トランジスタはｎチャネルとした
が、ｐチャネルでも良い。
【００５６】不純物にはＡｓ＋とＰ＋を用いたが、使用
する半導体，チャネルタイプに応じてこの限りではない
。
【００５７】高濃度不純物層は、イオン注入により形成
したが、ドーピングを行って、気相エピタキシャル成長
させて形成しても良い、また、高濃度不純物を含んだポ
リシリコン，アモルファスシリコン等の半導体を付加し
て形成しても良い。また、気相，液層，固相からの拡散
を用いても良い。
【００５８】また実施例では第２導電型不純物層を用い
る例を示していないが例えばゲートと対向する水平部分
、あるいはＳＯＩＳの底部等に導入しても良い。また高
濃度不純物層以外には不純物層の導入を行わなくとも良
い。
【００５９】また、低濃度不純物層第２導電型不純物層
は、イオン注入、成長中のドーピング、気相，液層，固
相からの拡散のいずれによい形成しても良い。
【００６０】また実施例ではゲート電極は、トランジス
タの中心部にのみ対応しているが、この限りでなく、例
えばＳＯＩＳ底面の領域全体でも良い。また、実施例で
はゲート電極を埋め込んだポリシリコン半導体層は平坦
化しているが、平坦でない形状、例えば、ゲート電極部
が凸型に突出していても良い。
【００６１】請求項１，２，３の実施例では、断面形状
が凹字型の場合について述べたが、必ずしも凹字型であ
る必要はなく、上方に突起のある形状でも良い。
【００６２】請求項８については、断面形状が凹字型で
なくとも良く、かつ長手方向に断面形状が同一である必
要もない。
【００６３】
【発明の効果】請求項４のトランジスタについて、設計
ルールを０．１μｍとして、シュミレーションを行った
結果を図１９〜図２２に示す。図１９はトランジスタの
寸法、図２０はドレイン電流のドレイン電圧依存性、図
２１，図２２はゲート電圧をしきい値電圧とした状態に
おけるポテンシャル分布をドレイン電圧が０．１Ｖと３
．０Ｖの場合について示したものである。なお、図１９
において、２０１はソース（Ａｓ＋を５×１０２０ｃｍ
−３注入）、２０２はドレイン（Ａｓ＋を５×１０２０
ｃｍ−３注入）、２０３はシリコン酸化膜、２０４はゲ
ート（Ａｓ＋を５×１０２０ｃｍ−３注入）、２０５は
低濃度領域（Ｐ＋　を１×１０１７ｃｍ−３注入）であ
る。
【００６４】図２０は、パンチスルーやブレークダウン
のない良好な特性を示しており、請求項４のトランジス
タは短チャネル化に対して有利な構造である。また図２
１，図２２を見ると、垂直部分に等電位線があり、垂直
部分で電界緩和があることを示している。また、ドレイ
ン下部での等電位線の間隔は広く、オーバーラップ容量
が小さいことを示している。また、ドレイン下部での等
電位線が曲がりがゆるやかであることから、従来例（図
２４）で問題となるゲート電極下部コーナーでの電界集
中の問題もない。
【００６５】また、図２４の従来例と異なり、ゲート電
極を左右方向にも伸ばすことができ、配置の自由度が増
す。
【００６６】請求項１，２，３の発明は、凹凸部のある
ＳＯＩＳを形成できる。請求項１の発明は、形状をエッ
チングにより形成するので、プロセスが容易である。請
求項２の発明は、ＳＯＩＳ膜厚を垂直部においても、水
平部においても、スペーサの堆積膜厚により決定できる
ので、ＳＯＩＳ膜厚の制御性が良い。請求項３の発明は
、スペーサ物質を複数回堆積することにより、ＳＯＩＳ
膜厚を場所により変えられる。
【００６７】請求項５の発明により、ゲート電極上に請
求項１，２，３の方法でＳＯＩＳ膜を成長させ、請求項
４のトランジスタを形成することが可能となる。
【００６８】請求項６，７の発明もまた請求項４のトラ
ンジスタを形成するための手法を与えるが、設計寸法の
大きなところでは請求項６の発明により、作製が簡便と
なる。また請求項７の方法では、縦方法の成長時にドー
ピングを行うことにより、縦方向の不純物プロファイル
制御が容易となる。
【００６９】請求項８の発明は、縦方向の結晶成長時の
ドーピングができないが、縦方向の不純物プロファイル
の急峻さが要求されない場合に有効な方法である。
【００７０】請求項９の発明は請求項８の発明に基づき
、請求項４のトランジスタを作製する方法を与える。
【図面の簡単な説明】
【図１】請求項１，４，５の発明の一実施例を示す図で
ある。
【図２】請求項１，４，５の発明の一実施例を示す図で
ある。
【図３】請求項１，４，５の発明の一実施例を示す図で
ある。
【図４】請求項１，４，５の発明の一実施例を示す図で
ある。
【図５】請求項１，４，５の発明の一実施例を示す図で
ある。
【図６】請求項２の発明の一実施例を示す図である。
【図７】請求項２の発明の一実施例を示す図である。
【図８】請求項２の発明の一実施例を示す図である。
【図９】請求項３の発明の一実施例を示す図である。
【図１０】請求項３の発明の一実施例を示す図である。
【図１１】請求項６の発明の一実施例を示す図である。
【図１２】請求項６の発明の一実施例を示す図である。
【図１３】請求項７の発明の一実施例を示す図である。
【図１４】請求項７の発明の一実施例を示す図である。
【図１５】請求項７の発明の一実施例を示す図である。
【図１６】請求項７の発明の一実施例を示す図である。
【図１７】請求項８，９の発明の一実施例を示す図であ
る。
【図１８】請求項８，９の発明の一実施例を示す図であ
る。
【図１９】シミュレーションに用いた構造を示す図であ
る。
【図２０】ドレイン電流のドレイン電圧依存性を示す図
である。
【図２１】ポテンシャル分布を示す図である。
【図２２】ポテンシャル分布を示す図である。
【図２３】従来例を示す図である。
【図２４】従来例を示す図である。
【図２５】従来例を示す図である。
【図２６】従来例を示す図である。
【符号の説明】
１，２１，３１，４１，５１　　シリコン基板２，２２
，３２，４２，５２　　第１の酸化膜３，２４，５３，
６２　　ポリシリコン４，２５，３５，４４，５４　　
第２の酸化膜５，３７，４６，５６　　第３の酸化膜６
，５７，６３　　第４の酸化膜 ７，２３，３３，４５，５５，５８　　単結晶シリコン
８，３６　　第２のポリシリコン ９，６５　　第５の酸化膜 １０　　単結晶シリコン １１　　第６の酸化膜 １２，４７，７２　　高濃度不純物層 １３　　第７の酸化膜 １４　　第８の酸化膜 ２６　　第２の単結晶シリコン ２７　　第１の酸化膜の凸部 ２８　　第１の酸化膜の凹部 ３４　　第２のポリシリコン ４３　　ｐ型ポリシリコン ５９　　ｎ型の高濃度層 ６０　　ｎ型の低濃度層 ６１　　ダミーパターン ６４　　パターン ７１　　アモルファスシリコン ７３　　低濃度不純物層 １０１，１０８，１２４　　シリコン基板１０２，１０
９，１１８，１２２，１２８　　シリコン酸化膜 １０３　　低濃度ｐ型領域 １０４，１２６　　高濃度ｎ型領域 １０５，１１９，１２１，１２５　　高濃度ｎ型領域１
０６，１１６　　ゲート酸化膜 １０７，１２３，１２９　　ゲート電極１１０　　第２
の酸化膜 １１１　　上部ゲート電極 １１２　　下部ゲート電極 １１３　　チャネル領域 １１４　　ソース １１５　　ドレイン １１７　　高濃度ｐ型シリコン基板 １２０　　中性シリコン領域 １２７　　第２の高濃度ｎ型領域 ２０１　　ソース（Ａｓ＋を５×１０２０ｃｍ−３注入
）２０２　　ドレイン（Ａｓ＋を５×１０２０ｃｍ−３
注入）２０３　　シリコン酸化膜

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】横方向気相エピタキシャル成長を用いるＳ
    ＯＩＳの製造方法において、半導体基板上に形成された
    第１の物質である絶縁体上に第２の物質を堆積し、第２
    の物質をエッチングによって、半導体基板上に形成され
    た絶縁体基板面に対して垂直方向に凹凸部を有する断面
    形状を持ち、かつ断面形状が長さ方向にわたり同一とな
    るようパターニングすることによりスペーサの一部の領
    域は半導体単結晶に接してシード領域を形成し、次にス
    ペーサを絶縁膜並びに第３の物質からなるカバーで覆い
    、カバーの一部，シード領域から離れた位置に開口部を
    設け、開口部より第２の物質を選択的にエッチングする
    ことにより除去してスリットを形成し、半導体単結晶を
    シードとして、このスリット中に半導体を選択的にかつ
    エピタキシャルに成長させ、同一断面形状をある長さに
    わたり有する単結晶半導体を得ることを特徴とするＳＯ
    ＩＳの製造方法。
  2. 【請求項２】スペーサ形成工程において、半導体基板上
    に形成された絶縁体をエッチングするか、あるいは絶縁
    体上にダミーパターンを配置することにより凹凸部を形
    成し、続いてスペーサをなる物質を堆積することを特徴
    とする請求項１記載のＳＯＩＳの製造方法。
  3. 【請求項３】前記スペーサ形成工程において、半導体基
    板上に形成された絶縁体上に第１のスペーサを堆積し、
    第１のスペーサ上にダミーパターンを形成し、続けて第
    ２のスペーサを全面に堆積し、ダミーパターン上の第２
    のスペーサの全てと、ダミーパターンのない平坦部にお
    ける第２のスペーサあるいは第１のスペーサと第２のス
    ペーサの両方をエッチバックにより除去するか、同様に
    ダミーパターンをスペーサの形成，加工を複数回行うこ
    とを特徴とする請求項１記載のＳＯＩＳの製造方法。
  4. 【請求項４】ＳＯＩＳＭＯＳＦＥＴの構造において、半
    導体基板上に形成された絶縁体上に半導体薄膜を設け、
    チャネル領域をはさんだ２つの領域を上方に突起させ、
    かつその突起の上端に第１導電型不純物の高濃度層を設
    け、この高濃度層以外の部分には、半導体中に低濃度の
    第１導電型不純物または低濃度の第２導電型不純物の一
    方あるいは両方を導入するかあるいは不純物の導入を行
    わず、かつチャネル領域の下方に絶縁体を介して制御電
    極を有するトランジスタ。
  5. 【請求項５】請求項４のトランジスタを製造するために
    、半導体基板上に形成された絶縁体基板上に制御電極を
    形成し、制御電極表面に絶縁膜を設けた後、少なくとも
    チャネル領域の一部が制御電極上に位置するように、請
    求項１，請求項２，あるいは請求項３の方法によりチャ
    ネル領域をはさみ上方に突起を持つＳＯＩＳ膜を形成し
    、高濃度不純物層をイオン注入，拡散により形成するか
    、あるいはエピタキシャル成長により形成し、高濃度層
    以外の部分へ不純物をイオン注入、拡散、あるいはＳＯ
    ＩＳ成長膜中のドーピングにより導入するかあるいは高
    濃度層以外の部分へは不純物を導入しないことを特徴と
    するトランジスタの製造方法。
  6. 【請求項６】チャネル領域をはさみ上方に突起をもつＳ
    ＯＩＳ膜を形成する工程として、半導体基板上に形成し
    た絶縁体基板上に制御電極を形成し、制御電極表面に絶
    縁膜を設けた後、制御電極上部または制御電極上部とそ
    の周辺にＥＬＯ法、トンネルエピタキシャル法、ＬＳＰ
    Ｅ法によりＳＯＩＳ膜を形成し、エッチングにより少な
    くとも制御電極上の一部の領域を薄膜化することを特徴
    とする請求項５記載のトランジスタの製造方法。
  7. 【請求項７】チャネル領域をはさみ上方に突起をもつＳ
    ＯＩＳ膜を形成する工程として、半導体基板上に形成さ
    れた絶縁体基板上に制御電極を形成し、制御電極表面に
    絶縁膜を設けた後、制御電極上部または制御電極上部と
    その周辺にＥＬＯ法，トンネルエピタキシャル法，ＬＳ
    ＰＥ法によいＳＯＩＳ膜を形成し、引き続き、あるいは
    ＳＯＩＳ膜をエッチングにより薄膜化した後に、突起を
    設ける領域に開口部を持つ絶縁膜を設け、この開口部に
    半導体を選択的に気相エピタキシャル成長させることを
    特徴とする請求項５記載のトランジスタを製造する方法
    。
  8. 【請求項８】表面に凹凸部のあるＳＯＩＳ膜を製造する
    方法において、平坦なＳＯＩＳ膜上にダミーパターンを
    形成し、続けてアモルファス半導体をダミーパターンの
    全面を覆うように堆積し、異方性エッチングによりダミ
    ーパターン上の第２のスペーサの全てと、ダミーパター
    ンのない平坦部における第２のスペーサあるいは第２の
    スペーサとＳＯＩＳ膜の両方を除去し、引き続き、また
    は全面を絶縁膜等で覆った後、あるいはダミーパターン
    を除去した後に加熱を行い、ＳＯＩＳ膜をシードにアモ
    ルファス半導体の少なくとも下部を固相エピタキシャル
    成長により単結晶化するＳＯＩＳの製造方法。
  9. 【請求項９】チャネル領域をはさみ上方に突起をもつＳ
    ＯＩＳ膜を形成する工程として、ＳＯＩＳ膜を形成後、
    あるいはＳＯＩＳ膜を形成し薄膜化した後で、請求項８
    の方法により突起部を作製することを特徴とする請求項
    ６記載のトランジスタの製造方法。
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