JP2002198538A - 半導体側壁フィンを製造する方法 - Google Patents
半導体側壁フィンを製造する方法Info
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Abstract
(57)【要約】
【課題】 比較的薄いエピタキシャル成長チャネルを有
するデュアル・ゲート・トランジスタを提供する。 【解決手段】 エピタキシャル成長チャネルを形成し、
その後にダマシン・ゲートを形成することによって二重
ゲートのシリコン・オン・インシュレータ（ＳＯＩ）Ｍ
ＯＳＦＥＴを作成する。この二重ゲートＭＯＳＦＥＴは
狭いチャネルを特徴とし、これがレイアウト幅当たりの
電流ドライブを増加し、低いアウト・コンダクタンスを
提供する。
するデュアル・ゲート・トランジスタを提供する。 【解決手段】 エピタキシャル成長チャネルを形成し、
その後にダマシン・ゲートを形成することによって二重
ゲートのシリコン・オン・インシュレータ（ＳＯＩ）Ｍ
ＯＳＦＥＴを作成する。この二重ゲートＭＯＳＦＥＴは
狭いチャネルを特徴とし、これがレイアウト幅当たりの
電流ドライブを増加し、低いアウト・コンダクタンスを
提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にデュアル
・ゲート金属酸化物半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の提供に関し、さらに詳しくは、比較的薄い
エピタキシャル成長チャネルを有するデュアル・ゲート
ＭＯＳＦＥＴの提供に関する。
・ゲート金属酸化物半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の提供に関し、さらに詳しくは、比較的薄い
エピタキシャル成長チャネルを有するデュアル・ゲート
ＭＯＳＦＥＴの提供に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）の構造
は単一ゲート（単一チャネル）または１対のゲートを含
むことができるが、二重ゲート版には、チャネルを短く
でき、したがってより高速のデバイスを生産できる利点
がある。ゲート長が５０ｎｍ未満に縮小するので、ＦＥ
Ｔのスケールはゲート制御の有限深さによって制限され
るようになる。研究から、ＦＥＴチャネルの複数の側面
にゲートを配置すると、短チャネル特性およびオフ電流
特性に関してＦＥＴの性能が改善されることが示され
た。シリコンが完全に空乏化するだけの充分に薄いこと
を前提として、ＦＥＴチャネルの複数の側面にゲートを
配置すると、電界および電荷は、電界が事実上無限のシ
リコン基板内に自由に深く浸透する標準的なＦＥＴより
もきわめて密に閉じ込められる。完全に空乏化したデュ
アル・ゲート構造で可能なこの閉じ込めによって短チャ
ネル効果の改善が可能になり、２０〜３０ｎｍのゲート
長を有するデバイスが可能である。反転で生じたチャネ
ルがシリコンの両側および場合によってはチャネル全体
にわたって形成され、これによって飽和電流を増加する
ことができる。他の報告されている利点は、ほぼ理想的
なサブスレショルド勾配、飽和電流の増加、および短チ
ャネル効果ならびにフローティング・ボディ効果の軽減
を含む。要件は一般に、５〜５０ｎｍの範囲の薄い拡散
領域および２０〜１００ｎｍまでのゲート長であり、ゲ
ート長は拡散長の２から４倍であることが好ましい。
は単一ゲート（単一チャネル）または１対のゲートを含
むことができるが、二重ゲート版には、チャネルを短く
でき、したがってより高速のデバイスを生産できる利点
がある。ゲート長が５０ｎｍ未満に縮小するので、ＦＥ
Ｔのスケールはゲート制御の有限深さによって制限され
るようになる。研究から、ＦＥＴチャネルの複数の側面
にゲートを配置すると、短チャネル特性およびオフ電流
特性に関してＦＥＴの性能が改善されることが示され
た。シリコンが完全に空乏化するだけの充分に薄いこと
を前提として、ＦＥＴチャネルの複数の側面にゲートを
配置すると、電界および電荷は、電界が事実上無限のシ
リコン基板内に自由に深く浸透する標準的なＦＥＴより
もきわめて密に閉じ込められる。完全に空乏化したデュ
アル・ゲート構造で可能なこの閉じ込めによって短チャ
ネル効果の改善が可能になり、２０〜３０ｎｍのゲート
長を有するデバイスが可能である。反転で生じたチャネ
ルがシリコンの両側および場合によってはチャネル全体
にわたって形成され、これによって飽和電流を増加する
ことができる。他の報告されている利点は、ほぼ理想的
なサブスレショルド勾配、飽和電流の増加、および短チ
ャネル効果ならびにフローティング・ボディ効果の軽減
を含む。要件は一般に、５〜５０ｎｍの範囲の薄い拡散
領域および２０〜１００ｎｍまでのゲート長であり、ゲ
ート長は拡散長の２から４倍であることが好ましい。
【０００３】多数の水平型二重ゲートＦＥＴ構造、特に
ＳＯＩ二重ゲートＦＥＴ構造が提案されてきた。これら
の構造は一般に、従来の上部ゲートに加えて、薄いシリ
コン本体の下に形成された下部ゲートを必要とする。こ
のような構造の製作は、上部ゲートと下部ゲートを最新
技術のリソグラフィ装置および方法の精度を超える許容
範囲で位置合わせしなければならず、また自己位置合わ
せ技術は上部ゲートと下部ゲートとの間の層によって妨
げられるため、困難である。
ＳＯＩ二重ゲートＦＥＴ構造が提案されてきた。これら
の構造は一般に、従来の上部ゲートに加えて、薄いシリ
コン本体の下に形成された下部ゲートを必要とする。こ
のような構造の製作は、上部ゲートと下部ゲートを最新
技術のリソグラフィ装置および方法の精度を超える許容
範囲で位置合わせしなければならず、また自己位置合わ
せ技術は上部ゲートと下部ゲートとの間の層によって妨
げられるため、困難である。
【０００４】Hon Sum Philipらによる「Self-Aligned
(Top and Bottom) Double-Gate MOSFET With a 25 nm T
hick Silicon Channel」（IEDM 97-427, IEEE 1997年）
では、二重ゲートＭＯＳＦＥＴは、ゲート長を極限の２
０〜３０ｎｍまで縮小した相補型金属酸化物半導体（Ｃ
ＯＭＳ）の最も有望な候補とみなされている。厳格なモ
ンテ・カルロ・デバイス・シミュレーションおよび解析
計算では、シリコン・チャネルの厚さを１０〜２５ｎｍ
に削減することができ、かつゲート酸化物の厚さが２〜
３ｎｍに削減されることを前提として、ゲート長２０〜
３０ｎｍまでデバイス性能が引き続き改善されることが
予測された。しかし、位置合わせ不良は過剰なゲート・
ソース／ドレイン・オーバラップ容量のみならず電流駆
動の損失をも引き起こすので、上部と下部の位置合わせ
は非常に重要である。
(Top and Bottom) Double-Gate MOSFET With a 25 nm T
hick Silicon Channel」（IEDM 97-427, IEEE 1997年）
では、二重ゲートＭＯＳＦＥＴは、ゲート長を極限の２
０〜３０ｎｍまで縮小した相補型金属酸化物半導体（Ｃ
ＯＭＳ）の最も有望な候補とみなされている。厳格なモ
ンテ・カルロ・デバイス・シミュレーションおよび解析
計算では、シリコン・チャネルの厚さを１０〜２５ｎｍ
に削減することができ、かつゲート酸化物の厚さが２〜
３ｎｍに削減されることを前提として、ゲート長２０〜
３０ｎｍまでデバイス性能が引き続き改善されることが
予測された。しかし、位置合わせ不良は過剰なゲート・
ソース／ドレイン・オーバラップ容量のみならず電流駆
動の損失をも引き起こすので、上部と下部の位置合わせ
は非常に重要である。
【０００５】以下の特許はＦＥＴに関係し、特に二重ゲ
ートＦＥＴに関係するものである。
ートＦＥＴに関係するものである。
【０００６】米国特許第５，７８０，３２７号は、バル
クまたはＳＯＩ基板上にスタック状に配置されたエピタ
キシャル・チャネル層およびドレイン層を含む垂直二重
ゲート電界効果トランジスタを記載している。ゲート酸
化物は、入力容量の問題を最小にするために微分酸化速
度を用いてスタックの側面に熱成長させる。ゲートはス
タックの一端の周りを取り巻き、第２端には接点が形成
される。スタックの第２端に埋め込まれたエッチ・スト
ップ層は、接点をチャネル層に直接形成することを可能
にする。
クまたはＳＯＩ基板上にスタック状に配置されたエピタ
キシャル・チャネル層およびドレイン層を含む垂直二重
ゲート電界効果トランジスタを記載している。ゲート酸
化物は、入力容量の問題を最小にするために微分酸化速
度を用いてスタックの側面に熱成長させる。ゲートはス
タックの一端の周りを取り巻き、第２端には接点が形成
される。スタックの第２端に埋め込まれたエッチ・スト
ップ層は、接点をチャネル層に直接形成することを可能
にする。
【０００７】米国特許第５，７７３，３３１号は、側壁
ドレイン接点を有する単一ゲートおよび二重ゲート電界
効果トランジスタの作成方法を記載している。ＦＥＴの
チャネルは下にある支持構造に対して隆起し、ソースお
よびドレイン領域はチャネルの一体部分を形成する。
ドレイン接点を有する単一ゲートおよび二重ゲート電界
効果トランジスタの作成方法を記載している。ＦＥＴの
チャネルは下にある支持構造に対して隆起し、ソースお
よびドレイン領域はチャネルの一体部分を形成する。
【０００８】米国特許第５，７５７，０３８号は、自己
位置合わせプロセスによって形成された実質的に均一な
幅の超薄チャネルを有する自己位置合わせデュアル・ゲ
ートＦＥＴを対象としている。異なる材料間で選択的エ
ッチングまたは制御酸化を利用して、２．５ｎｍから１
００ｎｍまでの範囲の厚さを有し、ソース領域とドレイ
ン領域の間に伸びる垂直チャネルを形成する。
位置合わせプロセスによって形成された実質的に均一な
幅の超薄チャネルを有する自己位置合わせデュアル・ゲ
ートＦＥＴを対象としている。異なる材料間で選択的エ
ッチングまたは制御酸化を利用して、２．５ｎｍから１
００ｎｍまでの範囲の厚さを有し、ソース領域とドレイ
ン領域の間に伸びる垂直チャネルを形成する。
【０００９】米国特許第５，５８０，８０２号は、上部
ゲートによって包囲されたソース、チャネル、およびド
レインを含むＳＯＩゲート・オール・アラウンド（ＧＡ
Ａ）ＭＯＳＦＥＴを記載している。上部ゲートは、他の
埋め込み構造にも用途を有し、ＳＯＩウェハのソース、
チャネル、およびドレイン半導体層上に形成される下部
ゲート誘電体上に形成される。
ゲートによって包囲されたソース、チャネル、およびド
レインを含むＳＯＩゲート・オール・アラウンド（ＧＡ
Ａ）ＭＯＳＦＥＴを記載している。上部ゲートは、他の
埋め込み構造にも用途を有し、ＳＯＩウェハのソース、
チャネル、およびドレイン半導体層上に形成される下部
ゲート誘電体上に形成される。
【００１０】米国特許第５，３０８，９９９号は、ＳＯ
Ｉ層のチャネル領域の上部表面および２つの側部表面上
にゲート電極を形成することにより、またゲート電極が
完全に接続しないようにして、ゲート電極を部分的にチ
ャネル領域の底部より下で内側に向かって伸ばすことに
より、ＳＯＩ構造を有するＭＩＳ（金属絶縁体半導体）
ＦＥＴの破壊電圧が改善される、薄膜ＳＯＩ構造を有す
るＭＯＳＦＥＴを記載している。
Ｉ層のチャネル領域の上部表面および２つの側部表面上
にゲート電極を形成することにより、またゲート電極が
完全に接続しないようにして、ゲート電極を部分的にチ
ャネル領域の底部より下で内側に向かって伸ばすことに
より、ＳＯＩ構造を有するＭＩＳ（金属絶縁体半導体）
ＦＥＴの破壊電圧が改善される、薄膜ＳＯＩ構造を有す
るＭＯＳＦＥＴを記載している。
【００１１】米国特許第５，６８９，１２７号は、バル
クまたはＳＯＩ基板上にスタック状に配置されたソース
層、エピタキシャル・チャネル層、およびドレイン層を
含む垂直二重ゲートＦＥＴを記載している。ゲート酸化
物は、入力容量の問題を最小にするために微分酸化速度
を用いてスタックの側面に熱成長させる。ゲートはスタ
ックの一端の周りを取り巻き、第２端には接点が形成さ
れる。スタックの第２端に埋め込まれたエッチ・ストッ
プ層は、接点をチャネル層に直接形成することを可能に
する。
クまたはＳＯＩ基板上にスタック状に配置されたソース
層、エピタキシャル・チャネル層、およびドレイン層を
含む垂直二重ゲートＦＥＴを記載している。ゲート酸化
物は、入力容量の問題を最小にするために微分酸化速度
を用いてスタックの側面に熱成長させる。ゲートはスタ
ックの一端の周りを取り巻き、第２端には接点が形成さ
れる。スタックの第２端に埋め込まれたエッチ・ストッ
プ層は、接点をチャネル層に直接形成することを可能に
する。
【００１２】リソグラフィによって画定するゲートは非
常に単純であるが、多数の欠点を免れない。第一に、ゲ
ートの画定で拡散の側部にポリのスペーサが残る可能性
や、拡散の側部で必要な勾配が決まる可能性があるた
め、結果的により劣等な品質または制御されにくいデバ
イスあるいはその両方が生じる。第二に、ポリの勾配は
本質的に珪化ゲートの形成を困難にし、低速なデバイス
性能に至る。最後に、５０ｎｍデザイン・ルールの技術
では１００ｎｍ〜２００ｎｍ程度の段差が予想されるの
で、ポリの段差の高さは、リソグラフィによる画定にと
って困難な問題をもたらす。
常に単純であるが、多数の欠点を免れない。第一に、ゲ
ートの画定で拡散の側部にポリのスペーサが残る可能性
や、拡散の側部で必要な勾配が決まる可能性があるた
め、結果的により劣等な品質または制御されにくいデバ
イスあるいはその両方が生じる。第二に、ポリの勾配は
本質的に珪化ゲートの形成を困難にし、低速なデバイス
性能に至る。最後に、５０ｎｍデザイン・ルールの技術
では１００ｎｍ〜２００ｎｍ程度の段差が予想されるの
で、ポリの段差の高さは、リソグラフィによる画定にと
って困難な問題をもたらす。
【００１３】二重ゲートＦＥＴの製造における重大な難
点は、薄い拡散の珪化または許容できる接触抵抗のポリ
シリコンを達成すること、２つのゲートの位置合わせ不
良を生じることなくラップアラウンド・ゲートの製作を
可能にすること、および狭い拡散（理想的にはゲート長
の２〜４分の１）の製作である。
点は、薄い拡散の珪化または許容できる接触抵抗のポリ
シリコンを達成すること、２つのゲートの位置合わせ不
良を生じることなくラップアラウンド・ゲートの製作を
可能にすること、および狭い拡散（理想的にはゲート長
の２〜４分の１）の製作である。
【００１４】デュアル・ゲート・トランジスタを生成す
るための追加的技術は、高い段差高のゲートをリソグラ
フィにより画定すること（米国特許第４，９９６，５７
４号参照）、「エアブリッジ」シリコン構造を提供する
選択的エピタキシャル成長を形成すること（Hon-Sum Ph
ilip Wong, International Electron Devices Meeting
(IEDM) 1997年, pg.427参照）、および垂直キャリヤ輸
送を伴うラップアラウンド・ゲートを形成すること（H.
Takato IEDM, 1988年, pg.222参照）を含む。
るための追加的技術は、高い段差高のゲートをリソグラ
フィにより画定すること（米国特許第４，９９６，５７
４号参照）、「エアブリッジ」シリコン構造を提供する
選択的エピタキシャル成長を形成すること（Hon-Sum Ph
ilip Wong, International Electron Devices Meeting
(IEDM) 1997年, pg.427参照）、および垂直キャリヤ輸
送を伴うラップアラウンド・ゲートを形成すること（H.
Takato IEDM, 1988年, pg.222参照）を含む。
【００１５】要するに、先の製作法は、リソグラフィに
より画定するシリコン・チャネルおよび長く封じ込めら
れた横方向のエピタキシャル成長に依存してきた。しか
し、リソグラフィにより画定されるチャネルは、充分に
正確な許容範囲を持たせて形成することができず、上述
の方法では使用可能な許容範囲を適切に維持して、最適
に近いデュアル・ゲート・トランジスタ性能をサポート
することさえできない。さらに、横方向に画定されるＦ
ＥＴ幅で横方向電流を使用する技術は、たとえシリコン
の厚さを厳密に制御することができても、上部ゲートと
下部ゲートの位置合わせの難しさを免れない。
より画定するシリコン・チャネルおよび長く封じ込めら
れた横方向のエピタキシャル成長に依存してきた。しか
し、リソグラフィにより画定されるチャネルは、充分に
正確な許容範囲を持たせて形成することができず、上述
の方法では使用可能な許容範囲を適切に維持して、最適
に近いデュアル・ゲート・トランジスタ性能をサポート
することさえできない。さらに、横方向に画定されるＦ
ＥＴ幅で横方向電流を使用する技術は、たとえシリコン
の厚さを厳密に制御することができても、上部ゲートと
下部ゲートの位置合わせの難しさを免れない。
【００１６】米国特許出願第０９／５２６，８５７号
は、チャネル幅を充分に小さくすることができることを
仮定して、二重ゲート・トランジスタを作成する方法を
記載している。
は、チャネル幅を充分に小さくすることができることを
仮定して、二重ゲート・トランジスタを作成する方法を
記載している。
【００１７】
【発明が解決しようとする課題】したがって、本発明の
目的は、比較的薄いエピタキシャル成長チャネルを有す
るデュアル・ゲート・トランジスタを提供することであ
る。
目的は、比較的薄いエピタキシャル成長チャネルを有す
るデュアル・ゲート・トランジスタを提供することであ
る。
【００１８】
【課題を解決するための手段】本発明により、基板上に
シリコン層を形成するステップを備えた、電界効果トラ
ンジスタ（ＦＥＴ）を形成する方法を提供する。次に、
シリコン層の側部表面にエピタキシャル・チャネルを形
成し、したがってチャネルの一方の側壁は露出してい
る。次いでシリコン層を除去し、それによりエピタキシ
ャル・チャネルの第２側壁を露出させる。次いでソース
領域およびドレイン領域を形成し、エピタキシャル・チ
ャネルの端に結合する。最後に、エピタキシャル・チャ
ネル上にゲートを形成する。
シリコン層を形成するステップを備えた、電界効果トラ
ンジスタ（ＦＥＴ）を形成する方法を提供する。次に、
シリコン層の側部表面にエピタキシャル・チャネルを形
成し、したがってチャネルの一方の側壁は露出してい
る。次いでシリコン層を除去し、それによりエピタキシ
ャル・チャネルの第２側壁を露出させる。次いでソース
領域およびドレイン領域を形成し、エピタキシャル・チ
ャネルの端に結合する。最後に、エピタキシャル・チャ
ネル上にゲートを形成する。
【００１９】このようにして本発明は、非常に薄いチャ
ネルを形成するためにエピタキシャル領域を成長するた
めの既知の技術を使用して非常に薄い拡散領域を提供し
ようとするものであり、選択的エッチングによって維持
することができ、またエピタキシャル成長が薄い制限層
の存在によって複雑化されないような、リソグラフィに
より画定されるチャネルよりも非常に厳しい許容範囲が
チャネル厚に対して得られるという利点を持つ。
ネルを形成するためにエピタキシャル領域を成長するた
めの既知の技術を使用して非常に薄い拡散領域を提供し
ようとするものであり、選択的エッチングによって維持
することができ、またエピタキシャル成長が薄い制限層
の存在によって複雑化されないような、リソグラフィに
より画定されるチャネルよりも非常に厳しい許容範囲が
チャネル厚に対して得られるという利点を持つ。
【００２０】本発明の上記その他の目的、態様および利
点は図面を参照しながら本発明の好ましい実施形態につ
いての以下の詳しい説明を読めば、よりよく理解できよ
う。
点は図面を参照しながら本発明の好ましい実施形態につ
いての以下の詳しい説明を読めば、よりよく理解できよ
う。
【００２１】
【発明の実施の形態】今、図１を参照すると、開始用の
シリコン・オン・インシュレータ（ＳＯＩ）基板１００
の平面図が示されている。図１に示した切断部１−１お
よび２−２にそれぞれ対応する図２および図３に示すよ
うに、基板１００はバルク基板１０６、埋込み酸化物
（ＢＯＸ）１０８層、および活性層１１０から成る。図
２および図３はまた、活性層１１０上の酸化物パッド膜
１０２および窒化物パッド膜１０４をも示す。窒化物パ
ッド膜１０４の上に酸化物パッド膜１０２を配置させる
ことが好ましいことを、当業者は認識するであろう。パ
ッド酸化物１０２は標準的な酸化技術を用いて成長し、
一般的に３から１４ｎｍまでの範囲内にあるが８ｎｍが
好ましい。パッド膜１０４はパッド酸化物膜１０２の上
に配置される。窒化物の膜をパッド膜１０４として利用
することが好ましいが、他の材料を使用することもでき
る。窒化物（上）パッド膜１０４は一般的に３０から１
２０ｎｍまでの範囲内であり、８０ｎｍが好ましく、浅
いトレンチ分離（ＳＴＩ）の形成用のエッチ領域を画定
する。
シリコン・オン・インシュレータ（ＳＯＩ）基板１００
の平面図が示されている。図１に示した切断部１−１お
よび２−２にそれぞれ対応する図２および図３に示すよ
うに、基板１００はバルク基板１０６、埋込み酸化物
（ＢＯＸ）１０８層、および活性層１１０から成る。図
２および図３はまた、活性層１１０上の酸化物パッド膜
１０２および窒化物パッド膜１０４をも示す。窒化物パ
ッド膜１０４の上に酸化物パッド膜１０２を配置させる
ことが好ましいことを、当業者は認識するであろう。パ
ッド酸化物１０２は標準的な酸化技術を用いて成長し、
一般的に３から１４ｎｍまでの範囲内にあるが８ｎｍが
好ましい。パッド膜１０４はパッド酸化物膜１０２の上
に配置される。窒化物の膜をパッド膜１０４として利用
することが好ましいが、他の材料を使用することもでき
る。窒化物（上）パッド膜１０４は一般的に３０から１
２０ｎｍまでの範囲内であり、８０ｎｍが好ましく、浅
いトレンチ分離（ＳＴＩ）の形成用のエッチ領域を画定
する。
【００２２】活性デバイス層１１０をパターン形成し
て、シリコン・チャネルが形成されるエッジ１１２を形
成する。チャネル領域になるところを形成するために使
用される活性層１１０の幅１１３は、マスキングのため
には充分に広く、かつオーバエッチングを制限するため
には充分に狭く、それによって適切で実用的な製造許容
範囲を提供しなければならないことを除いては、重要で
はない。この段階で、当業者に知られている従来の処理
技術に従って、ソース１１４およびドレイン１１６領域
ならびに接点領域１１８、１２０になるシリコン領域を
形成することが好ましい。
て、シリコン・チャネルが形成されるエッジ１１２を形
成する。チャネル領域になるところを形成するために使
用される活性層１１０の幅１１３は、マスキングのため
には充分に広く、かつオーバエッチングを制限するため
には充分に狭く、それによって適切で実用的な製造許容
範囲を提供しなければならないことを除いては、重要で
はない。この段階で、当業者に知られている従来の処理
技術に従って、ソース１１４およびドレイン１１６領域
ならびに接点領域１１８、１２０になるシリコン領域を
形成することが好ましい。
【００２３】図４、図５、および図６は、エッチ・スト
ップ２０２のエピタキシャル成長およびその後のチャネ
ル２０４のエピタキシャル成長の後の図１、図２、およ
び図３にそれぞれ対応する。エッチ・ストップはＳｉ
（０．３）Ｇｅ（０．７）で構成し、エピタキシャル成
長チャネルはシリコンまたはゲルマニウムおよび／また
は炭素とシリコンの合金から構成することが好ましい。
シリコンと他のＩＶ族元素（特にゲルマニウムおよび炭
素）との合金は、チャネルにひずみを加えるか、または
チャネル中にわたり伝導帯および価電子帯を変化させる
か、あるいはその両方によってデバイスのスレショルド
を変更したり、あるいはキャリヤ輸送を改善することに
よって、ＦＥＴ性能を最適化するために使用することが
できる。エッチ・ストップ２０２およびチャネル２０４
の形成前に適切なクリーニング・プロセスを使用して、
酸化物パッド膜１０４の下のシリコン１１０の部分を除
去することは、当業者には明白であろう。除去されるシ
リコンの幅は、エッチ・ストップ２０２およびチャネル
２０４の組み合せ幅にほぼ等しくする必要がある。
ップ２０２のエピタキシャル成長およびその後のチャネ
ル２０４のエピタキシャル成長の後の図１、図２、およ
び図３にそれぞれ対応する。エッチ・ストップはＳｉ
（０．３）Ｇｅ（０．７）で構成し、エピタキシャル成
長チャネルはシリコンまたはゲルマニウムおよび／また
は炭素とシリコンの合金から構成することが好ましい。
シリコンと他のＩＶ族元素（特にゲルマニウムおよび炭
素）との合金は、チャネルにひずみを加えるか、または
チャネル中にわたり伝導帯および価電子帯を変化させる
か、あるいはその両方によってデバイスのスレショルド
を変更したり、あるいはキャリヤ輸送を改善することに
よって、ＦＥＴ性能を最適化するために使用することが
できる。エッチ・ストップ２０２およびチャネル２０４
の形成前に適切なクリーニング・プロセスを使用して、
酸化物パッド膜１０４の下のシリコン１１０の部分を除
去することは、当業者には明白であろう。除去されるシ
リコンの幅は、エッチ・ストップ２０２およびチャネル
２０４の組み合せ幅にほぼ等しくする必要がある。
【００２４】ファセッティングが過剰である場合、エッ
チ・ストップ２０２およびチャネル２０４の非選択的エ
ピタキシャル堆積が必要になるかもしれないが、選択的
堆積が好ましい。層２０２の厚さは約５ｎｍであること
が好ましい。ファセッティングは、エピタキシャル成長
の詳細に大きく依存する。特に選択的エピタキシャル成
長の場合、ファセッティングは、開口のエッジに近づく
につれて、エピタキシャル領域の厚さを変化させるかも
しれない。チャネルは成長の高さに比較して非常に薄く
突出するので、チャネルが影響を受ける領域は小さくな
ると思われる。転位が形成される前の許容厚さはＧｅ断
片に対して敏感であり、Ｇｅ断片の増加と共に急速に低
下する（A. Fischer and H. Kuhne, "Critical Dose fo
r Strained Layer Configurations", Phys. Stat. Sol
(a), 155, 141, 1996年参照）。次いで、チャネル２０
４を好ましくは５〜５０ｎｍの範囲でエピタキシャル成
長させる。
チ・ストップ２０２およびチャネル２０４の非選択的エ
ピタキシャル堆積が必要になるかもしれないが、選択的
堆積が好ましい。層２０２の厚さは約５ｎｍであること
が好ましい。ファセッティングは、エピタキシャル成長
の詳細に大きく依存する。特に選択的エピタキシャル成
長の場合、ファセッティングは、開口のエッジに近づく
につれて、エピタキシャル領域の厚さを変化させるかも
しれない。チャネルは成長の高さに比較して非常に薄く
突出するので、チャネルが影響を受ける領域は小さくな
ると思われる。転位が形成される前の許容厚さはＧｅ断
片に対して敏感であり、Ｇｅ断片の増加と共に急速に低
下する（A. Fischer and H. Kuhne, "Critical Dose fo
r Strained Layer Configurations", Phys. Stat. Sol
(a), 155, 141, 1996年参照）。次いで、チャネル２０
４を好ましくは５〜５０ｎｍの範囲でエピタキシャル成
長させる。
【００２５】チャネル２０４の底部と頂部は欠陥がある
可能性がある。特にエピタキシャル層が薄い場合、この
領域は極めて小さくなると思われ、デバイスの形成に対
しては重要ではないかもしれない。しかし、これらの領
域を除去する必要がある場合は、デバイス幅制御の劣化
が小さくしかし許容できる程度で実行に利用できる２つ
のプロセスがある。具体的には、エピタキシャル領域の
頂部をむき出しにするためにより低くエッチングする以
外は、図８のスペーサ３０２のそれと同様にスペーサを
堆積することができる。このスペーサを形成した後、図
２２の左側に示すようにスペーサの下の埋込み酸化物を
エッチングする。別法として薄い複合スペーサを使用す
ることもできる。この場合、スペーサの底部は等方的に
エッチングして、頂部および底部領域をむき出しにす
る。スペーサ（オーバエッチ）の高さは、図２２の右側
に示すように、スペーサの底部のエピタキシャル領域に
達するために必要なアンダカットによって決定される。
欠陥領域をエッチングした後、次の処理ステップに進む
前に、スペーサは選択的にエピタキシャル領域および埋
込み酸化物層まで除去される。図１０に示したスペーサ
を除去した後で、上述の手順を実行し、さらなる処理の
前に上述した手順のスペーサを除去することもできるこ
とに留意されたい。
可能性がある。特にエピタキシャル層が薄い場合、この
領域は極めて小さくなると思われ、デバイスの形成に対
しては重要ではないかもしれない。しかし、これらの領
域を除去する必要がある場合は、デバイス幅制御の劣化
が小さくしかし許容できる程度で実行に利用できる２つ
のプロセスがある。具体的には、エピタキシャル領域の
頂部をむき出しにするためにより低くエッチングする以
外は、図８のスペーサ３０２のそれと同様にスペーサを
堆積することができる。このスペーサを形成した後、図
２２の左側に示すようにスペーサの下の埋込み酸化物を
エッチングする。別法として薄い複合スペーサを使用す
ることもできる。この場合、スペーサの底部は等方的に
エッチングして、頂部および底部領域をむき出しにす
る。スペーサ（オーバエッチ）の高さは、図２２の右側
に示すように、スペーサの底部のエピタキシャル領域に
達するために必要なアンダカットによって決定される。
欠陥領域をエッチングした後、次の処理ステップに進む
前に、スペーサは選択的にエピタキシャル領域および埋
込み酸化物層まで除去される。図１０に示したスペーサ
を除去した後で、上述の手順を実行し、さらなる処理の
前に上述した手順のスペーサを除去することもできるこ
とに留意されたい。
【００２６】図７および図８は、以下で述べる追加加工
ステップ後の図４および図６にそれぞれ対応する。図８
に示すように、チャネル２０４を攻撃から守るために、
当業者に広く周知の適切な技術および材料を使用して、
スペーサ３０２が形成される。
ステップ後の図４および図６にそれぞれ対応する。図８
に示すように、チャネル２０４を攻撃から守るために、
当業者に広く周知の適切な技術および材料を使用して、
スペーサ３０２が形成される。
【００２７】次いで、図７に示すマスク開口３０４がマ
スク開口３０４内でシリコン層１１０の露出部分および
エッチ・ストップ２０２の除去を可能にするように、マ
スクが適用され配置される。マスク３０４はチャネル２
０４にできるだけ近づけて位置を合わせることが好まし
い。マスク開口３０４内の露出したシリコン１１０は、
次に異方性エッチングを用いてエッチングされる。
スク開口３０４内でシリコン層１１０の露出部分および
エッチ・ストップ２０２の除去を可能にするように、マ
スクが適用され配置される。マスク３０４はチャネル２
０４にできるだけ近づけて位置を合わせることが好まし
い。マスク開口３０４内の露出したシリコン１１０は、
次に異方性エッチングを用いてエッチングされる。
【００２８】次いで、マスク開口３０４内の露出シリコ
ン１１０がエッチングされる。このエッチング中に全て
のシリコン１１０が除去されるわけではないので、シリ
コン層１１０は側方にもエッチングされ、エッチ・スト
ップ２０２で停止する（K.D.Hobart, F.J. Kub, M.E. T
wigg, G.G. Jernigan, P.E. Thompson, "Ultra-Cut:A S
imple Technique for the Fabrication of SOI Substra
tes with Ultra-thin (<5nm) Silicon Films"< Proc. I
EEE International Silicon on Insulator (SOI) Confe
rence, p 145-146, Oct. 1988年参照）。Ｓｉ：Ｓｉ
（Ｏ．３）Ｇｅ（０．７）に対して約２０：１の選択比
を持つＫＯＨをエッチング液として利用することができ
るが、ＮＨ4ＯＨは、２５％Ｇｅ膜に対して１００：１
より優れた選択比を持つことが報告されている（G. Wan
g et al., "Highly Selective Chemical Etching of Si
vs Si (1-x)G(x) Using NH4OH solution, J. Electroc
hem. Soc., Vol. 144(3), Mar 1997年, L37 参照）。
ン１１０がエッチングされる。このエッチング中に全て
のシリコン１１０が除去されるわけではないので、シリ
コン層１１０は側方にもエッチングされ、エッチ・スト
ップ２０２で停止する（K.D.Hobart, F.J. Kub, M.E. T
wigg, G.G. Jernigan, P.E. Thompson, "Ultra-Cut:A S
imple Technique for the Fabrication of SOI Substra
tes with Ultra-thin (<5nm) Silicon Films"< Proc. I
EEE International Silicon on Insulator (SOI) Confe
rence, p 145-146, Oct. 1988年参照）。Ｓｉ：Ｓｉ
（Ｏ．３）Ｇｅ（０．７）に対して約２０：１の選択比
を持つＫＯＨをエッチング液として利用することができ
るが、ＮＨ4ＯＨは、２５％Ｇｅ膜に対して１００：１
より優れた選択比を持つことが報告されている（G. Wan
g et al., "Highly Selective Chemical Etching of Si
vs Si (1-x)G(x) Using NH4OH solution, J. Electroc
hem. Soc., Vol. 144(3), Mar 1997年, L37 参照）。
【００２９】したがって、約７０ｎｍのオーバレイおよ
び約２０ｎｍのエッジ許容範囲の場合、要求される予想
厚さは約８５ｎｍである。２０％のオーバエッチングを
仮定すると、１００ｎｍのエッチングが必要になる。最
悪の場合のＳｉＧｅの攻撃は、ＫＯＨをエッチング液と
して利用した場合で、約５ｎｍとなり、ＫＨ4ＯＨをエ
ッチング液として利用した場合で、約１ｎｍとなる。
び約２０ｎｍのエッジ許容範囲の場合、要求される予想
厚さは約８５ｎｍである。２０％のオーバエッチングを
仮定すると、１００ｎｍのエッチングが必要になる。最
悪の場合のＳｉＧｅの攻撃は、ＫＯＨをエッチング液と
して利用した場合で、約５ｎｍとなり、ＫＨ4ＯＨをエ
ッチング液として利用した場合で、約１ｎｍとなる。
【００３０】次に、エッチ・ストップ２０２を選択的に
チャネル２０４までエッチングする。ＨＦ：Ｈ2Ｏ2：Ｃ
Ｈ3ＣＯＯＨの選択比は、７０％Ｇｅ膜に対しては約１
０００：１である。したがって、１０ｎｍのエッチング
を仮定すると、Ｓｉの攻撃は無視できる。ＨＮＯ3：Ｈ2
Ｏ：ＨＦ（４０：２０：５）の選択比は、５０％Ｇｅ膜
に対して約２５：１の選択比である。効果的なＨＦの希
釈は、約１２：１である。酸化物の攻撃は大きいが、当
業者に広く周知の従来の加工ステップに従って制御する
ことができる。ＨＮＯ3：Ｈ2Ｏ：ＨＦのエッチ速度は約
４０ｎｍ／分であり、非常に短い露出を示唆し、おそら
く制御のためにさらに希釈することができる（D.J. God
bey et al., "Selective Removal of Si(1-x)Ge(x) fro
m <100>Si using HNO3 and HF, J. Electrochem. Soc.,
139(10), 2943, 1992年参照）。必要ならば、スペーサ
３０２は、当業者に広く周知の従来の加工ステップに従
って除去することができる。
チャネル２０４までエッチングする。ＨＦ：Ｈ2Ｏ2：Ｃ
Ｈ3ＣＯＯＨの選択比は、７０％Ｇｅ膜に対しては約１
０００：１である。したがって、１０ｎｍのエッチング
を仮定すると、Ｓｉの攻撃は無視できる。ＨＮＯ3：Ｈ2
Ｏ：ＨＦ（４０：２０：５）の選択比は、５０％Ｇｅ膜
に対して約２５：１の選択比である。効果的なＨＦの希
釈は、約１２：１である。酸化物の攻撃は大きいが、当
業者に広く周知の従来の加工ステップに従って制御する
ことができる。ＨＮＯ3：Ｈ2Ｏ：ＨＦのエッチ速度は約
４０ｎｍ／分であり、非常に短い露出を示唆し、おそら
く制御のためにさらに希釈することができる（D.J. God
bey et al., "Selective Removal of Si(1-x)Ge(x) fro
m <100>Si using HNO3 and HF, J. Electrochem. Soc.,
139(10), 2943, 1992年参照）。必要ならば、スペーサ
３０２は、当業者に広く周知の従来の加工ステップに従
って除去することができる。
【００３１】図９および図１０は、活性層１０およびエ
ッチ・ストップ２０２のエッチング後の図７および図８
にそれぞれ対応する。必要ならば、当業者に広く周知の
従来の加工技術に従って、トリム・マスクを適用して、
望ましくないフィン４０２を除去することができる。図
１１は、当業者には容易に認識されるであろうが、第１
チャネル２０４について前述したのと同じ処理ステップ
を使用することによって形成できる第２チャネル５０２
の形成後の図９のデバイスを示す。
ッチ・ストップ２０２のエッチング後の図７および図８
にそれぞれ対応する。必要ならば、当業者に広く周知の
従来の加工技術に従って、トリム・マスクを適用して、
望ましくないフィン４０２を除去することができる。図
１１は、当業者には容易に認識されるであろうが、第１
チャネル２０４について前述したのと同じ処理ステップ
を使用することによって形成できる第２チャネル５０２
の形成後の図９のデバイスを示す。
【００３２】第１チャネル領域２０４および第２チャネ
ル領域５０２を形成したところで、デュアル・ゲート・
トランジスタを完成するために必要な最終処理ステップ
の第１シーケンスを下記で述べる。
ル領域５０２を形成したところで、デュアル・ゲート・
トランジスタを完成するために必要な最終処理ステップ
の第１シーケンスを下記で述べる。
【００３３】今、図１２を参照すると、図１１のチャネ
ル２０４および５０２が、別のゲート構造を形成するた
めに使用できる追加チャネル６０２と共に示されてい
る。したがって、基板１００が、示されたチャネル２０
４、５０２、および６０２以外に多数のチャネルを備え
ることができることを、当業者なら理解するはずであ
る。ここでは、このようにして基板１００がバルク基板
１０２、ＢＯＸ層１０４、およびチャネル２０４、５０
２、および６０２を備えている。
ル２０４および５０２が、別のゲート構造を形成するた
めに使用できる追加チャネル６０２と共に示されてい
る。したがって、基板１００が、示されたチャネル２０
４、５０２、および６０２以外に多数のチャネルを備え
ることができることを、当業者なら理解するはずであ
る。ここでは、このようにして基板１００がバルク基板
１０２、ＢＯＸ層１０４、およびチャネル２０４、５０
２、および６０２を備えている。
【００３４】次いで、図１３では標準的なＳＴＩ充填物
７０２が設けられ、これは好ましくは厚さ約３００から
５００ｎｍの二酸化シリコン層である。しかし、当業者
には周知の他の適切な材料を犠牲膜として使用すること
もできる。ＳＴＩ表面は研磨によって平坦化することが
好ましい。
７０２が設けられ、これは好ましくは厚さ約３００から
５００ｎｍの二酸化シリコン層である。しかし、当業者
には周知の他の適切な材料を犠牲膜として使用すること
もできる。ＳＴＩ表面は研磨によって平坦化することが
好ましい。
【００３５】図１４は、図２１の切断部１−１の代表的
断面図である。図１４における製作中にはポリシリコン
導体（ＰＣ）レジスト８０２およびＳＴＩ充填物７０２
が存在するが、図２１の対応する領域１４１には存在し
ないので、図１４が代表図である。ＳＴＩ充填物７０２
の選択領域にＰＣレジスト・マスク８０２を配置した
後、ＳＴＩ充填物７０２はパッド膜１０４に対して相対
的に、およびＢＯＸ層１０８まで、選択的にエッチング
される。エッチングはＢＯＸ層１０８に対しても相対的
に選択的であることが好ましいが、必須ではない。パッ
ド膜１０４は次にＳＴＩ充填層７０２およびＢＯＸ層１
０４まで選択的に除去される。図１６および図１８は、
望むなら、薄いゲート誘電体９０４をチャネル２０４、
５０２、および６０２の側壁のみに置くために、パッド
層１０４を残すことができることを示す。各エッチング
で約１０：１の選択比があることが好ましく、それは既
知のエッチング技術で達成することができる。望むな
ら、この時点でウェルの注入を任意選択的に導入するこ
とができる。これらの注入は、拡散の側壁に充分ドープ
するため、各注入を相互に約９０度回転して、好ましく
は１０から４５度の範囲で大きく傾斜させた注入を用い
て行うことができる。拡散の表面層を側面より高濃度で
ドーピングするのを防止するためには、ＰＣレジスト８
０２の露出領域のパッド膜１０４を除去する前に注入を
行うことができる。
断面図である。図１４における製作中にはポリシリコン
導体（ＰＣ）レジスト８０２およびＳＴＩ充填物７０２
が存在するが、図２１の対応する領域１４１には存在し
ないので、図１４が代表図である。ＳＴＩ充填物７０２
の選択領域にＰＣレジスト・マスク８０２を配置した
後、ＳＴＩ充填物７０２はパッド膜１０４に対して相対
的に、およびＢＯＸ層１０８まで、選択的にエッチング
される。エッチングはＢＯＸ層１０８に対しても相対的
に選択的であることが好ましいが、必須ではない。パッ
ド膜１０４は次にＳＴＩ充填層７０２およびＢＯＸ層１
０４まで選択的に除去される。図１６および図１８は、
望むなら、薄いゲート誘電体９０４をチャネル２０４、
５０２、および６０２の側壁のみに置くために、パッド
層１０４を残すことができることを示す。各エッチング
で約１０：１の選択比があることが好ましく、それは既
知のエッチング技術で達成することができる。望むな
ら、この時点でウェルの注入を任意選択的に導入するこ
とができる。これらの注入は、拡散の側壁に充分ドープ
するため、各注入を相互に約９０度回転して、好ましく
は１０から４５度の範囲で大きく傾斜させた注入を用い
て行うことができる。拡散の表面層を側面より高濃度で
ドーピングするのを防止するためには、ＰＣレジスト８
０２の露出領域のパッド膜１０４を除去する前に注入を
行うことができる。
【００３６】図１５は、図２１に示した切断部２−２の
代表的断面図である。図１５における製作中にはＰＣレ
ジスト・マスク８２０およびＳＴＩ充填物７０２が存在
するが、図２１のソース１１４、ドレイン１１６、およ
びゲート９０２の間の領域には示されていないので、図
１５が代表図である。したがって図１５は、製作中のＰ
Ｃマスク８０２の選択的配置を示す。これは、好ましく
はフォトレジストまたはハードマスクから成るＰＣマス
クを使用する標準的パターン・リソグラフィ技術を用い
て達成することができる。
代表的断面図である。図１５における製作中にはＰＣレ
ジスト・マスク８２０およびＳＴＩ充填物７０２が存在
するが、図２１のソース１１４、ドレイン１１６、およ
びゲート９０２の間の領域には示されていないので、図
１５が代表図である。したがって図１５は、製作中のＰ
Ｃマスク８０２の選択的配置を示す。これは、好ましく
はフォトレジストまたはハードマスクから成るＰＣマス
クを使用する標準的パターン・リソグラフィ技術を用い
て達成することができる。
【００３７】図１６は、ゲート誘電体の成長９０４（例
えばＳｉＯ2）およびゲート導体９０２の堆積後の図１
４の基板を示す。窒化酸化物、窒化物／酸化物複合材、
金属酸化物（例えばＡｌ2Ｏ3、ＺｒＳｉＯ4、ＴｉＯ2、
Ｔａ2Ｏ5、ＺｒＯ2等）、灰チタン石（例えば（Ｂａ、
Ｓｒ）ＴｉＯ3、Ｌａ2Ｏ3）、および上記の組み合わせ
を誘電体として使用することができることを理解された
い。各チャネル２０４、５０２および６０２上のゲート
誘電体の成長は、従来の方法による標準炉または枚葉式
ウェハ・チャンバ酸化とすることができる。望むなら、
酸化の前か、途中か、あるいはその後に窒化種（たとえ
ば、Ｎ2Ｏ、ＮＯまたはＮ2の注入）を導入することがで
きる。各チャネル２０４、５０２、および６０２上のゲ
ート誘電体の堆積は、例えば化学気相成長（ＣＶＤ）ま
たは当業者に知られている他の技術によって達成するこ
とができる。
えばＳｉＯ2）およびゲート導体９０２の堆積後の図１
４の基板を示す。窒化酸化物、窒化物／酸化物複合材、
金属酸化物（例えばＡｌ2Ｏ3、ＺｒＳｉＯ4、ＴｉＯ2、
Ｔａ2Ｏ5、ＺｒＯ2等）、灰チタン石（例えば（Ｂａ、
Ｓｒ）ＴｉＯ3、Ｌａ2Ｏ3）、および上記の組み合わせ
を誘電体として使用することができることを理解された
い。各チャネル２０４、５０２および６０２上のゲート
誘電体の成長は、従来の方法による標準炉または枚葉式
ウェハ・チャンバ酸化とすることができる。望むなら、
酸化の前か、途中か、あるいはその後に窒化種（たとえ
ば、Ｎ2Ｏ、ＮＯまたはＮ2の注入）を導入することがで
きる。各チャネル２０４、５０２、および６０２上のゲ
ート誘電体の堆積は、例えば化学気相成長（ＣＶＤ）ま
たは当業者に知られている他の技術によって達成するこ
とができる。
【００３８】エッチング後、ゲート９０２を堆積する。
ゲート導体の堆積は、従来のＣＶＤまたは方向性スパッ
タリング技術を用いて達成することができる。ポリシリ
コン以外のゲート導体をも使用できることを理解された
い。例えば、ＳｉＧｅ混合物、耐火金属（例えばＷ）、
金属（例えばＩｒ、Ａｌ、Ｒｕ、Ｐｔ）、およびＴｉＮ
を使用することができる。一般に、研磨が可能でかつ高
い導電性および適度な仕事関数を持つ材料であればどん
な材料でも、ポリシリコンの代わりに使用することがで
きる。堆積後、ゲート９０２は従来の技術に従って研磨
する。
ゲート導体の堆積は、従来のＣＶＤまたは方向性スパッ
タリング技術を用いて達成することができる。ポリシリ
コン以外のゲート導体をも使用できることを理解された
い。例えば、ＳｉＧｅ混合物、耐火金属（例えばＷ）、
金属（例えばＩｒ、Ａｌ、Ｒｕ、Ｐｔ）、およびＴｉＮ
を使用することができる。一般に、研磨が可能でかつ高
い導電性および適度な仕事関数を持つ材料であればどん
な材料でも、ポリシリコンの代わりに使用することがで
きる。堆積後、ゲート９０２は従来の技術に従って研磨
する。
【００３９】図１７は、ＰＣレジスト・マスク８０２を
除去した後の図１５を示す。ＳＴＩ表面９０４は従来の
技術に従ってクリーニングする。
除去した後の図１５を示す。ＳＴＩ表面９０４は従来の
技術に従ってクリーニングする。
【００４０】図１８および図１９は、ＳＴＩ充填物７０
２を除去した後の図１６のＭＯＳＦＥＴデバイスを形成
するための拡長注入を示す。注入は、ウェハ表面に垂直
なベクトルに対して大きい角度で、好ましくは７から４
５度の範囲で行う。拡散の側壁に均等に充分ドープする
ためには、ウェハ表面を中心にして相互に約９０度回転
しながら４回の注入を行う。拡散の表面に強くドープし
すぎるのを防止するために、拡散の上でパッド酸化物層
１０２を利用することができる。この場合、注入後に、
しかし最終注入が行われる前に、パッド膜１０４を除去
し、最終注入の後にスペーサ１４６の堆積を行う。
２を除去した後の図１６のＭＯＳＦＥＴデバイスを形成
するための拡長注入を示す。注入は、ウェハ表面に垂直
なベクトルに対して大きい角度で、好ましくは７から４
５度の範囲で行う。拡散の側壁に均等に充分ドープする
ためには、ウェハ表面を中心にして相互に約９０度回転
しながら４回の注入を行う。拡散の表面に強くドープし
すぎるのを防止するために、拡散の上でパッド酸化物層
１０２を利用することができる。この場合、注入後に、
しかし最終注入が行われる前に、パッド膜１０４を除去
し、最終注入の後にスペーサ１４６の堆積を行う。
【００４１】図２０は、従来のステップに従って珪化物
層１１０２を形成した後の図１８のデバイスを示す。ま
た、ゲート９０２を形成した後、従来のステップに従っ
てスペーサ１１０４も形成して、拡散をアニールし、１
層の非常に共形的な誘電体充填１１０６を堆積し、次い
でそれをゲート導体の頂部まで研磨する。誘電体充填物
１１０６は窒化物層とそれに続くドープガラスとするこ
とが好ましい。高いアスペクト比のため、充填の特性か
ら高速熱ＣＶＤ、または高密度プラズマ・エンハンスト
ＣＶＤ技法を用いた自己スパッタリング堆積を示唆され
る。一般的に誘電体ガラスはリンおよび／または硼素を
含むが、ドープしないこともできる。
層１１０２を形成した後の図１８のデバイスを示す。ま
た、ゲート９０２を形成した後、従来のステップに従っ
てスペーサ１１０４も形成して、拡散をアニールし、１
層の非常に共形的な誘電体充填１１０６を堆積し、次い
でそれをゲート導体の頂部まで研磨する。誘電体充填物
１１０６は窒化物層とそれに続くドープガラスとするこ
とが好ましい。高いアスペクト比のため、充填の特性か
ら高速熱ＣＶＤ、または高密度プラズマ・エンハンスト
ＣＶＤ技法を用いた自己スパッタリング堆積を示唆され
る。一般的に誘電体ガラスはリンおよび／または硼素を
含むが、ドープしないこともできる。
【００４２】図２１は完成したデバイスの平面図を示
す。ソース１１４およびドレイン１１６領域は注入によ
って形成する。接点１１０６、１１０８、１１１０を追
加し、従来のステップに従ってラインのバック・エンド
（ＢＥＯＬ）加工を行う。
す。ソース１１４およびドレイン１１６領域は注入によ
って形成する。接点１１０６、１１０８、１１１０を追
加し、従来のステップに従ってラインのバック・エンド
（ＢＥＯＬ）加工を行う。
【００４３】再び図１４に関連して、第２シーケンス
は、パッド酸化物１０２およびパッド窒化物１０４の膜
を除去するステップを備える。必要ならば、使い捨てス
ペーサを形成し、欠陥がある場合、チャネル２０４、５
０２および６０２の頂部をエッチングすることができ
る。図１６に示すように、次いでゲート酸化物を成長さ
せ、好ましくは上述した同じ材料の中からゲート９０２
を堆積し、エッチングしてゲートを形成する。
は、パッド酸化物１０２およびパッド窒化物１０４の膜
を除去するステップを備える。必要ならば、使い捨てス
ペーサを形成し、欠陥がある場合、チャネル２０４、５
０２および６０２の頂部をエッチングすることができ
る。図１６に示すように、次いでゲート酸化物を成長さ
せ、好ましくは上述した同じ材料の中からゲート９０２
を堆積し、エッチングしてゲートを形成する。
【００４４】以上本発明をその好ましい実施形態に関し
て述べたが、添付の特許請求の範囲のその精神および範
囲から逸脱することなく本発明を実践できることを、当
業者なら理解するであろう。
て述べたが、添付の特許請求の範囲のその精神および範
囲から逸脱することなく本発明を実践できることを、当
業者なら理解するであろう。
【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４６】（１）基板を提供するステップと、前記基
板上に側部表面を有する層を形成するステップと、前記
側部表面上に第１側壁を有するエピタキシャル・チャネ
ルを形成するステップと、前記チャネルの第２側壁を露
出させるために前記層を除去するステップと、前記第１
チャネルの端に結合されたソースおよびドレイン領域を
形成するステップと、前記チャネルの側壁の少なくとも
一方に隣接してゲートを形成するステップを含む電界効
果トランジスタ（ＦＥＴ）を形成する方法。 （２）基板と、前記基板におけるソース領域およびドレ
イン領域であって、前記ソース領域および前記ドレイン
領域の各々が頂部、底部、および少なくとも２つの側部
拡散表面を有し、前記拡散表面の対応する１つと実質的
に共面の頂部、底部および側部チャネル表面を有するエ
ピタキシャル成長チャネル領域によって分離されたソー
ス領域およびドレイン領域と、前記頂部および側部チャ
ネル表面に隣接し、前記頂部および側部チャネル表面か
ら電気的に絶縁されたゲートと、ＦＥＴを制御するため
のゲート制御電圧を受け取るための接点を有する平坦な
頂部表面を備えた前記ゲートとを備えた電界効果トラン
ジスタ（ＦＥＴ）。 （３）前記ソースおよびドレインがＦＥＴを制御するた
めの制御電圧を受け取るための接点を有する上記（２）
に記載のＦＥＴ。 （４）前記ゲートが実質的に前記ソース領域と前記ドレ
イン領域との間の中央に位置し、かつそれらと実質的に
平行である上記（２）に記載のＦＥＴ。 （５）前記ゲートの頂部表面と接触する珪化物層をさら
に備えた上記（２）に記載のＦＥＴ。 （６）前記ゲートの第１側端および第２側端と接触する
誘電体層をさらに備えた上記（２）に記載のＦＥＴ。 （７）前記チャネルの側部表面と接触する誘電体をさら
に備えた上記（２）に記載のＦＥＴ。 （８）前記ゲートがポリシリコンから構成される上記
（２）に記載のＦＥＴ。 （９）前記チャネルがＦＥＴの長さの約４分の１である
上記（２）に記載のＦＥＴ。 （１０）各々が実質的に共面の頂部表面を有し、前記そ
れぞれ実質的に共面の頂部表面上に接点パッドを有する
電気的に分離された２つの部分に、前記ゲートを電気的
に分離するための前記ゲート内の誘電体材料をさらに含
む上記（２）に記載のＦＥＴ。 （１１）前記エピタキシャル・チャネルがＩＶ族元素の
組み合わせから形成される上記（２）に記載のＦＥＴ。 （１２）前記エピタキシャル・チャネルがシリコンとＩ
Ｖ族元素の合金から形成される上記（２）に記載のＦＥ
Ｔ。 （１３）前記エピタキシャル・チャネルがシリコンと、
ゲルマニウムおよび炭素の少なくとも１つとの合金から
形成される上記（２）に記載のＦＥＴ。 （１４）基板上に第１および第２エピタキシャル成長チ
ャネルを形成するステップと、ソースおよびドレインの
側部表面が前記第１および第２エピタキシャル成長チャ
ネルの相対する端部表面と接触するように、シリコン層
内の領域をエッチングしてソースおよびドレインを形成
するステップと、前記第１および第２エピタキシャル成
長チャネルの頂部表面および２つの側部表面、ならびに
基板の頂部表面に接触するゲートを形成するステップと
を含む二重ゲート電界効果トランジスタ（ＦＥＴ）を形
成する方法。 （１５）前記形成ステップが、シリコン・ラインの各端
が前記ソースおよびドレインの端と接触するように、第
１および第２シリコン・ラインを形成するステップと、
前記第１および第２シリコン・ラインの各々の露出した
側部表面上でエッチ・ストップ層を形成するステップ
と、各エッチ・ストップ層上で第１および第２シリコン
層をエピタキシャル成長させるステップと、前記第１お
よび第２シリコン・ラインおよびエッチ・ストップ層を
エッチングで除去するステップと、前記第１および第２
エピタキシャル成長シリコン層の周囲および前記ソース
とドレインとの間の領域を酸化物充填材で充填するステ
ップと、前記酸化物充填材の一部分をエッチングして、
前記ソースと前記ドレインとの間の実質的に中央に位置
しかつそれらと実質的に平行であるようなゲートを画定
する領域を形成するステップと、材料を堆積してゲート
を形成するステップとを含む上記（１４）に記載の方
法。 （１６）前記ゲートと前記ソースとの間の酸化物充填材
をエッチングして、前記第１および第２エピタキシャル
成長シリコン層を露出させるステップと、前記ゲートと
前記ドレインとの間の酸化物充填材をエッチングして、
前記第１および第２エピタキシャル成長シリコン層を露
出させるステップとをさらに含む上記（１５）に記載の
方法。 （１７）前記第１および第２エピタキシャル成長シリコ
ン層の上に酸化物を形成するステップをさらに備えた上
記（１６）に記載の方法。 （１８）前記酸化物が二酸化シリコンである上記（１
７）に記載の方法。 （１９）前記ゲートと前記ソースとの間の前記エピタキ
シャル成長シリコン層の一部分に注入するステップと、
前記ゲートと前記ドレインとの間の前記エピタキシャル
成長シリコン層の一部分に注入するステップとをさらに
含む上記（１６）に記載の方法。 （２０）前記注入ステップが、前記エピタキシャル成長
シリコン層の頂部表面に垂直なベクトルに対して１０か
ら４５度の範囲内にある上記（１８）に記載の方法。 （２１）前記注入が相互に対して約９０度の角度で連続
して行われる上記（１４）に記載の方法。 （２２）前記ゲート、前記ソース、および前記ドレイン
の各々の上に接点を形成するステップをさらに含む上記
（１４）に記載の方法。 （２３）ゲート材料がポリシリコンである上記（１４）
に記載の方法。
板上に側部表面を有する層を形成するステップと、前記
側部表面上に第１側壁を有するエピタキシャル・チャネ
ルを形成するステップと、前記チャネルの第２側壁を露
出させるために前記層を除去するステップと、前記第１
チャネルの端に結合されたソースおよびドレイン領域を
形成するステップと、前記チャネルの側壁の少なくとも
一方に隣接してゲートを形成するステップを含む電界効
果トランジスタ（ＦＥＴ）を形成する方法。 （２）基板と、前記基板におけるソース領域およびドレ
イン領域であって、前記ソース領域および前記ドレイン
領域の各々が頂部、底部、および少なくとも２つの側部
拡散表面を有し、前記拡散表面の対応する１つと実質的
に共面の頂部、底部および側部チャネル表面を有するエ
ピタキシャル成長チャネル領域によって分離されたソー
ス領域およびドレイン領域と、前記頂部および側部チャ
ネル表面に隣接し、前記頂部および側部チャネル表面か
ら電気的に絶縁されたゲートと、ＦＥＴを制御するため
のゲート制御電圧を受け取るための接点を有する平坦な
頂部表面を備えた前記ゲートとを備えた電界効果トラン
ジスタ（ＦＥＴ）。 （３）前記ソースおよびドレインがＦＥＴを制御するた
めの制御電圧を受け取るための接点を有する上記（２）
に記載のＦＥＴ。 （４）前記ゲートが実質的に前記ソース領域と前記ドレ
イン領域との間の中央に位置し、かつそれらと実質的に
平行である上記（２）に記載のＦＥＴ。 （５）前記ゲートの頂部表面と接触する珪化物層をさら
に備えた上記（２）に記載のＦＥＴ。 （６）前記ゲートの第１側端および第２側端と接触する
誘電体層をさらに備えた上記（２）に記載のＦＥＴ。 （７）前記チャネルの側部表面と接触する誘電体をさら
に備えた上記（２）に記載のＦＥＴ。 （８）前記ゲートがポリシリコンから構成される上記
（２）に記載のＦＥＴ。 （９）前記チャネルがＦＥＴの長さの約４分の１である
上記（２）に記載のＦＥＴ。 （１０）各々が実質的に共面の頂部表面を有し、前記そ
れぞれ実質的に共面の頂部表面上に接点パッドを有する
電気的に分離された２つの部分に、前記ゲートを電気的
に分離するための前記ゲート内の誘電体材料をさらに含
む上記（２）に記載のＦＥＴ。 （１１）前記エピタキシャル・チャネルがＩＶ族元素の
組み合わせから形成される上記（２）に記載のＦＥＴ。 （１２）前記エピタキシャル・チャネルがシリコンとＩ
Ｖ族元素の合金から形成される上記（２）に記載のＦＥ
Ｔ。 （１３）前記エピタキシャル・チャネルがシリコンと、
ゲルマニウムおよび炭素の少なくとも１つとの合金から
形成される上記（２）に記載のＦＥＴ。 （１４）基板上に第１および第２エピタキシャル成長チ
ャネルを形成するステップと、ソースおよびドレインの
側部表面が前記第１および第２エピタキシャル成長チャ
ネルの相対する端部表面と接触するように、シリコン層
内の領域をエッチングしてソースおよびドレインを形成
するステップと、前記第１および第２エピタキシャル成
長チャネルの頂部表面および２つの側部表面、ならびに
基板の頂部表面に接触するゲートを形成するステップと
を含む二重ゲート電界効果トランジスタ（ＦＥＴ）を形
成する方法。 （１５）前記形成ステップが、シリコン・ラインの各端
が前記ソースおよびドレインの端と接触するように、第
１および第２シリコン・ラインを形成するステップと、
前記第１および第２シリコン・ラインの各々の露出した
側部表面上でエッチ・ストップ層を形成するステップ
と、各エッチ・ストップ層上で第１および第２シリコン
層をエピタキシャル成長させるステップと、前記第１お
よび第２シリコン・ラインおよびエッチ・ストップ層を
エッチングで除去するステップと、前記第１および第２
エピタキシャル成長シリコン層の周囲および前記ソース
とドレインとの間の領域を酸化物充填材で充填するステ
ップと、前記酸化物充填材の一部分をエッチングして、
前記ソースと前記ドレインとの間の実質的に中央に位置
しかつそれらと実質的に平行であるようなゲートを画定
する領域を形成するステップと、材料を堆積してゲート
を形成するステップとを含む上記（１４）に記載の方
法。 （１６）前記ゲートと前記ソースとの間の酸化物充填材
をエッチングして、前記第１および第２エピタキシャル
成長シリコン層を露出させるステップと、前記ゲートと
前記ドレインとの間の酸化物充填材をエッチングして、
前記第１および第２エピタキシャル成長シリコン層を露
出させるステップとをさらに含む上記（１５）に記載の
方法。 （１７）前記第１および第２エピタキシャル成長シリコ
ン層の上に酸化物を形成するステップをさらに備えた上
記（１６）に記載の方法。 （１８）前記酸化物が二酸化シリコンである上記（１
７）に記載の方法。 （１９）前記ゲートと前記ソースとの間の前記エピタキ
シャル成長シリコン層の一部分に注入するステップと、
前記ゲートと前記ドレインとの間の前記エピタキシャル
成長シリコン層の一部分に注入するステップとをさらに
含む上記（１６）に記載の方法。 （２０）前記注入ステップが、前記エピタキシャル成長
シリコン層の頂部表面に垂直なベクトルに対して１０か
ら４５度の範囲内にある上記（１８）に記載の方法。 （２１）前記注入が相互に対して約９０度の角度で連続
して行われる上記（１４）に記載の方法。 （２２）前記ゲート、前記ソース、および前記ドレイン
の各々の上に接点を形成するステップをさらに含む上記
（１４）に記載の方法。 （２３）ゲート材料がポリシリコンである上記（１４）
に記載の方法。
【図１】シリコン・ラインを示すデバイスの上面図であ
る。
る。
【図２】図１に示す切断部１−１の断面図である。
【図３】図１に示す切断部２−２の断面図である。
【図４】エッチ停止層およびチャネル層のエピタキシャ
ル成長後の図１の基板を示す平面図である。
ル成長後の図１の基板を示す平面図である。
【図５】図４に示す切断部１−１の断面図である。
【図６】図４に示す切断部２−２の断面図である。
【図７】シリコン・ラインを除去するためのマスク開口
のある図４の図である。
のある図４の図である。
【図８】図７に示す切断部２−２の断面図である。
【図９】シリコン・ラインおよびエッチ・ストップ層の
残りの部分の除去後の図７の図である。
残りの部分の除去後の図７の図である。
【図１０】図９に示す切断部２−２の断面図である。
【図１１】第２チャネルの形成後の図９のデバイスの図
である。
である。
【図１２】図１１に示す切断部２−２の代表的断面図で
ある。
ある。
【図１３】浅いトレンチ分離（ＳＴＩ）の充填および研
磨後の図１２の基板の図である。
磨後の図１２の基板の図である。
【図１４】ポリシリコン導体（ＰＣ）レジスト・マスク
を塗布しエッチングした後の図２１に示す切断部２−２
の代表的断面図である。
を塗布しエッチングした後の図２１に示す切断部２−２
の代表的断面図である。
【図１５】ＰＣレジスト・マスクを塗布した後の図２１
に示した切断部２−２の代表的断面図である。
に示した切断部２−２の代表的断面図である。
【図１６】ゲート誘電体の成長または堆積およびゲート
導体の堆積後の図１４の基板の図である。
導体の堆積後の図１４の基板の図である。
【図１７】ＰＣレジスト・マスクの除去後の図１５の基
板の図である。
板の図である。
【図１８】図１６の基板のＳＴＩの除去および分離層の
注入を示す図である。
注入を示す図である。
【図１９】図１７の基板の延長注入を示す図である。
【図２０】接点前の図１８の完成デバイスを示す図であ
る。
る。
【図２１】完成デバイスの上面図である。
【図２２】過剰なファセッティングによる欠陥材料を除
去する技術を示す図である。
去する技術を示す図である。
１００ 基板 １０２ 酸化物パッド膜 １０４ 窒化物パッド膜 １０６ バルク基板 １０８ 埋込み酸化物層 １１０ 活性層 １１４ ソース領域 １１６ ドレイン領域 １１８ 接点領域 １２０ 接点領域 ２０２ エッチ・ストップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/161 Ｈ０１Ｌ 29/78 ６１８Ａ (72)発明者 ポール・ディー・アニェッロ アメリカ合衆国12590 ニューヨーク州ワ ピンジャー・フォールズ ブレイ・ファー ム・レーン 17 (72)発明者 アーン・ダブリュ・バランタイン アメリカ合衆国12151 ニューヨーク州ラ ウンド・レイク コーベル・アベニュー 25 (72)発明者 ラマ・ジバカルニ アメリカ合衆国10589 ニューヨーク州ソ マーズ ヘリテージ・ヒルズ 131ビー (72)発明者 エリン・シー・ジョーンズ アメリカ合衆国10707 ニューヨーク州タ カホー ミッドランド・アベニュー 192 (72)発明者 エドワード・ジェー・ノバク アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション ウィンドリッ ジ・ロード ８ (72)発明者 ジェド・エイチ・ランキン アメリカ合衆国05401 バーモント州バー リントン リバーサイド・アベニュー 220 アパートメント・ナンバー・シー８ Ｆターム(参考） 5F048 AA01 AC01 BA14 BA16 BB01 BB05 BB11 BC01 BC11 BD01 BD06 BD09 BG05 5F110 AA01 AA03 CC02 CC10 DD05 DD13 EE01 EE02 EE03 EE04 EE05 EE08 EE09 EE14 EE29 EE32 EE44 EE45 EE48 FF01 FF02 FF03 FF04 FF09 FF22 FF26 FF29 GG01 GG02 GG03 GG07 GG19 GG22 GG23 GG25 GG30 GG42 GG52 HJ13 NN62 NN65 QQ11
Claims (23)
- 【請求項１】基板を提供するステップと、 前記基板上に側部表面を有する層を形成するステップ
と、 前記側部表面上に第１側壁を有するエピタキシャル・チ
ャネルを形成するステップと、 前記チャネルの第２側壁を露出させるために前記層を除
去するステップと、 前記第１チャネルの端に結合されたソースおよびドレイ
ン領域を形成するステップと、 前記チャネルの側壁の少なくとも一方に隣接してゲート
を形成するステップを含む電界効果トランジスタ（ＦＥ
Ｔ）を形成する方法。 - 【請求項２】基板と、 前記基板におけるソース領域およびドレイン領域であっ
て、前記ソース領域および前記ドレイン領域の各々が頂
部、底部、および少なくとも２つの側部拡散表面を有
し、前記拡散表面の対応する１つと実質的に共面の頂
部、底部および側部チャネル表面を有するエピタキシャ
ル成長チャネル領域によって分離されたソース領域およ
びドレイン領域と、 前記頂部および側部チャネル表面に隣接し、前記頂部お
よび側部チャネル表面から電気的に絶縁されたゲート
と、 ＦＥＴを制御するためのゲート制御電圧を受け取るため
の接点を有する平坦な頂部表面を備えた前記ゲートとを
備えた電界効果トランジスタ（ＦＥＴ）。 - 【請求項３】前記ソースおよびドレインがＦＥＴを制御
するための制御電圧を受け取るための接点を有する請求
項２に記載のＦＥＴ。 - 【請求項４】前記ゲートが実質的に前記ソース領域と前
記ドレイン領域との間の中央に位置し、かつそれらと実
質的に平行である請求項２に記載のＦＥＴ。 - 【請求項５】前記ゲートの頂部表面と接触する珪化物層
をさらに備えた請求項２に記載のＦＥＴ。 - 【請求項６】前記ゲートの第１側端および第２側端と接
触する誘電体層をさらに備えた請求項２に記載のＦＥ
Ｔ。 - 【請求項７】前記チャネルの側部表面と接触する誘電体
をさらに備えた請求項２に記載のＦＥＴ。 - 【請求項８】前記ゲートがポリシリコンから構成される
請求項２に記載のＦＥＴ。 - 【請求項９】前記チャネルがＦＥＴの長さの約４分の１
である請求項２に記載のＦＥＴ。 - 【請求項１０】各々が実質的に共面の頂部表面を有し、
前記それぞれ実質的に共面の頂部表面上に接点パッドを
有する電気的に分離された２つの部分に、前記ゲートを
電気的に分離するための前記ゲート内の誘電体材料をさ
らに含む請求項２に記載のＦＥＴ。 - 【請求項１１】前記エピタキシャル・チャネルがＩＶ族
元素の組み合わせから形成される請求項２に記載のＦＥ
Ｔ。 - 【請求項１２】前記エピタキシャル・チャネルがシリコ
ンとＩＶ族元素の合金から形成される請求項２に記載の
ＦＥＴ。 - 【請求項１３】前記エピタキシャル・チャネルがシリコ
ンと、ゲルマニウムおよび炭素の少なくとも１つとの合
金から形成される請求項２に記載のＦＥＴ。 - 【請求項１４】基板上に第１および第２エピタキシャル
成長チャネルを形成するステップと、 ソースおよびドレインの側部表面が前記第１および第２
エピタキシャル成長チャネルの相対する端部表面と接触
するように、シリコン層内の領域をエッチングしてソー
スおよびドレインを形成するステップと、 前記第１および第２エピタキシャル成長チャネルの頂部
表面および２つの側部表面、ならびに基板の頂部表面に
接触するゲートを形成するステップとを含む二重ゲート
電界効果トランジスタ（ＦＥＴ）を形成する方法。 - 【請求項１５】前記形成ステップが、 シリコン・ラインの各端が前記ソースおよびドレインの
端と接触するように、第１および第２シリコン・ライン
を形成するステップと、 前記第１および第２シリコン・ラインの各々の露出した
側部表面上でエッチ・ストップ層を形成するステップ
と、 各エッチ・ストップ層上で第１および第２シリコン層を
エピタキシャル成長させるステップと、 前記第１および第２シリコン・ラインおよびエッチ・ス
トップ層をエッチングで除去するステップと、 前記第１および第２エピタキシャル成長シリコン層の周
囲および前記ソースとドレインとの間の領域を酸化物充
填材で充填するステップと、 前記酸化物充填材の一部分をエッチングして、前記ソー
スと前記ドレインとの間の実質的に中央に位置しかつそ
れらと実質的に平行であるようなゲートを画定する領域
を形成するステップと、 材料を堆積してゲートを形成するステップとを含む請求
項１４に記載の方法。 - 【請求項１６】前記ゲートと前記ソースとの間の酸化物
充填材をエッチングして、前記第１および第２エピタキ
シャル成長シリコン層を露出させるステップと、 前記ゲートと前記ドレインとの間の酸化物充填材をエッ
チングして、前記第１および第２エピタキシャル成長シ
リコン層を露出させるステップとをさらに含む請求項１
５に記載の方法。 - 【請求項１７】前記第１および第２エピタキシャル成長
シリコン層の上に酸化物を形成するステップをさらに備
えた請求項１６に記載の方法。 - 【請求項１８】前記酸化物が二酸化シリコンである請求
項１７に記載の方法。 - 【請求項１９】前記ゲートと前記ソースとの間の前記エ
ピタキシャル成長シリコン層の一部分に注入するステッ
プと、 前記ゲートと前記ドレインとの間の前記エピタキシャル
成長シリコン層の一部分に注入するステップとをさらに
含む請求項１６に記載の方法。 - 【請求項２０】前記注入ステップが、前記エピタキシャ
ル成長シリコン層の頂部表面に垂直なベクトルに対して
１０から４５度の範囲内にある請求項１８に記載の方
法。 - 【請求項２１】前記注入が相互に対して約９０度の角度
で連続して行われる請求項１４に記載の方法。 - 【請求項２２】前記ゲート、前記ソース、および前記ド
レインの各々の上に接点を形成するステップをさらに含
む請求項１４に記載の方法。 - 【請求項２３】ゲート材料がポリシリコンである請求項
１４に記載の方法。
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