KR101020811B1 - 개선된 캐리어 이동도를 구비한 ｆｉｎｆｅｔ과 그 형성방법 - Google Patents

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Abstract

FinFET 디바이스는 캐리어 이동도를 개선하기 위해 스트레인드 실리콘을 이용한다. 한가지 방법에서, FinFET 몸체(46)는 유전체 층(34)위에 놓인 실리콘 게르마늄 층으로부터 패터닝되는 것이다. 실리콘 에피택셜 층(40)은 그 다음 상기 실리콘 게르마늄 FinFET 몸체(46) 위에 형성된다. 변형은 진성 실리콘의 치수와 에피택셜 실리콘이 성장할 때 템플릿으로 행동하는 실리콘 게르마늄 결정 격자의 치수의 차이의 결과로써 상기 에피택셜 실리콘에서 유도된다. 스트레인드 실리콘은 안정된 실리콘에 비하여 증가된 캐리어 이동도를 가지며, 결과적으로 상기 에피택셜 스트레인드 실리콘은 상기 FinFET에서 증가된 캐리어 이동도를 제공한다. 높은 구동 전류는 스트레인드 실리콘 채널 층을 사용함으로써 FinFET에서 현실화된다.
FINFET 디바이스, 스트레인드 실리콘, 캐리어 이동도,

Description

개선된 캐리어 이동도를 구비한 ＦＩＮＦＥＴ과 그 형성 방법{FINFET HAVING IMPROVED CARRIER MOBILITY AND METHOD OF ITS FORMATION}
본 발명은 반도체 디바이스에 관한 것으로, 보다 상세하게는 수직의 이중 게이트 MOSFET에 관한 것이며, FinFET으로도 알려져 있다.
금속-옥사이드-반도체 전계 효과 트랜지스터(MOSFET)는 대부분의 반도체 디바이스에서 주요한 소자이다. 종래의 MOSFET은 도펀트-주입된 활성 영역이 형성된 반도체 기판으로부터 구성된다. 결과적으로, MOSFET의 활성 소자는 반도체 물질로 둘러싸여 있다. 그러나 채널 길이가 100nm이하로 작아지면, MOSFET의 반도체 기판 구성의 사용은 단채널 효과와 같은 성능 저하 현상을 발생시킨다. 단채널 효과는 활성 영역을 둘러싸는 반도체 기판의 반도체 물질의 결과로 발생하는 소스와 드레인 영역의 상호작용 때문에 MOSFET 게이트가 MOSFET 채널 영역의 도전률을 제어할 수 있는 능력을 저하시킨다.
종래의 반도체 기판 구조의 대안은 실리콘-온-절연체(SOI) 구조이다. SOI 구조에서, MOSFET과 같은 디바이스들은 반도체 기판 내부에 형성되는 영역들 보다는 유전체에 기반을 둔 모노리식(monolithic) 반도체 구조로 형성된다. SOI 디바이스는 반도체 기판 구조 사용에 비하여 디바이스들 사이의 보다 나은 분리, 누설 전류 감소, CMOS 소자들 사이의 래치-업(latch-up) 감소, 칩 정전용량의 감소, 그리고 소스와 드레인 영역의 단채널 커플링의 감소 내지 제거와 같은 수많은 이점이 있다.
SOI 구조를 이용하여 형성된 MOSFET 구조의 한 형태는 종래에 수직의 이중 게이트 MOSFET 혹은 FinFET으로 알려졌다. 도 1a에서 도시된 바와 같이, FinFET은 소스 영역(12), 드레인 영역(14) 그리고 핀 모양 채널 영역(16)을 포함하는 실리콘 몸체로 구성된다. 소스(12), 드레인(14) 그리고 채널(16) 영역은 유전체 기판(18)위에 제공된 실리콘층으로부터 패터닝된 모노리식 실리콘 몸체를 형성한다. 실리콘 몸체를 패터닝한 후, 게이트 옥사이드는 성장하거나 실리콘 몸체 위에 증착되고, 도 1b에서 도시되는 도전성 게이트(20)는 상기 채널 영역(16)을 둘러싸도록 패터닝된다. 게이트(20)는 폴리 실리콘 같은 도전성 물질로부터 패터닝 된다. 도 2 는 도 1b의 선 A-A'에서 취해지는 FinFET의 게이트와 채널 영역의 단면을 도시한다. 도 2 에 도시된 바와 같이, 게이트(20)와 채널 영역(16)은 게이트 옥사이드(22)에 의해 분리되고, 게이트(20)는 채널 영역(16)의 양 측벽을 둘러싸므로, 채널 영역(16) 양 쪽에 게이트 전압을 전달하는 이중 게이트로 동작한다. FinFET의 채널 폭은 채널 영역 핀 높이의 약 두배가 되므로, 동일한 크기의 반도체 기판 MOSFET에 비해 높은 구동 전류를 가능하게 한다.
종래의 FinFET은 반도체 기판에 형성된 MOSFET에 비해 SOI 구조 때문에 전술한 이점을 제공하나, 캐리어 이동도와 같은 FinFET의 근본적인 특성들은 FinFET의 소스, 드레인 그리고 채널 영역들이 일반적으로 실리콘과 같은 종래의 MOSFET 반도 체 물질로부터 만들어지기 때문에 MOSFET의 특성과 동일하다.
그러므로 캐리어 이동도와 같은 디바이스의 특성들을 향상시킴으로써 종래의 FinFET에 비해 개선된 FinFET 디바이스를 제공하는 것이 본 발명의 목적이다.
본 발명의 실시예에 따르면, FinFET 몸체는 유전체층 위에 놓이는 실리콘 게르마늄(SiGe)층으로부터 패터닝 된다. 스트레인드 실리콘 에피택셜층은 실리콘 게르마늄 FinFET 몸체 위에 형성된다. 인장 변형은 안정된 고유의 실리콘 격자와 에피택셜 실리콘이 성장하는 템플릿으로 행동하는 실리콘 게르마늄 결정 격자간의 치수 차이의 결과로 에피택셜 실리콘에 가해진다. 스트레인드 실리콘은 안정된 실리콘에 비해 캐리어 이동도가 향상되므로, 에피택셜 스트레인드 실리콘은 FinFET 몸체에서 증가된 캐리어 이동도를 제공한다. 그러므로 높은 구동 전류는 스트레인드 실리콘 채널층을 이용하는 FinFET에서 얻어진다.
본 발명의 일 실시예에 따르면, SOI MOSFET 디바이스는 유전체층을 포함하는 기판을 구비한다. FinFET 몸체는 유전체층 위에 형성된다. FinFET 몸체는 일반적으로 실리콘 게르마늄이다. FinFET 몸체는 소스와 드레인 영역 사이에 연결된 채널 영역을 구비하는 소스 및 드레인 영역을 포함한다. 스트레인드 실리콘층은 채널 영역의 표면 위에는 최소한 형성된다. 게이트 절연층은 채널 영역 표면 위에 형성된 스트레인드 실리콘을 덮도록 채널 영역 위에는 최소한 형성된다. 도전성 게이트는 채널 영역의 측벽과 상부를 둘러싸고 게이트 절연층 및 스트레인드 실리콘에 의해 채널 영역으로부터 분리된다.
본 발명의 다른 실시예에 따르면, SOI MOSFET 디바이스는 유전체층 위에 놓인 반도체 층을 포함하는 SOI 기판을 최초로 준비하는 것으로부터 형성된다. 반도체 층은 일반적으로 실리콘 게르마늄이다. 반도체 층은 소스와 드레인 영역 및 이들 사이에 연결된 채널 영역을 포함하는 FinFET 몸체를 형성하기 위해 패터닝된다. 그 다음 스트레인드 실리콘층은 채널 영역의 표면에 최소한 형성된다. 게이트 절연층은 채널 영역 위에 성장된 스트레인드 실리콘을 덮도록 채널 영역 위에 성장된 스트레인드 실리콘 위에는 최소한 형성된다. 그 다음에 도전성 게이트가 형성된다. 도전성 게이트는 채널 영역의 측벽과 상부를 둘러싸고 게이트 절연층 및 스트레인드 실리콘에 의해 채널 영역으로부터 분리된다.
또 다른 실시예에 따르면, 전술한 복수의 FinFET은 CMOS 디바이스를 형성하기 위해 결합되며, FinFET 몸체는 복수의 채널 영역을 구비하도록 형성되어 더 큰 채널 폭을 제공할 것이다.
본 발명의 실시예는 첨부된 도면과 함께 설명되며, 다음과 같다;
도 1a 는 종래 FinFET의 몸체 부분을 도시한다;
도 1b 는 도 1a의 종래 FinFET의 몸체 부분 위에 형성된 게이트 부분을 도시한다;
도 2 는 도 1a의 라인 A-A'를 따른 종래 FinFET 게이트와 채널의 단면을 도시한다;
도 3 은 본 발명의 실시예에 따라 형성된 FinFET 게이트와 FinFET 채널의 단면을 도시한다;
도 4a 는 본 발명의 실시예에 따른 FinFET을 형성하기 위한 기판과 마스크를 도시한다;
도 4b 는 FinFET 몸체를 형성하기 위한 기판 식각 공정 후의 도 4a의 구조를 도시한다;
도 4c 는 게이트 형성 후의 도 4b의 구조를 도시한다;
도 5a 는 실리콘 게르마늄 기판에 산소 주입 공정을 도시한다;
도 5b 는 실리콘 게르마늄 SOI 기판의 매립 옥사이드(BOX)층을 형성하는 어닐링 공정 후의 도 5a의 구조를 도시한다;
도 5c 는 실리콘 게르마늄층으로부터 FinFET 몸체의 패터닝 공정 후의 도 5b의 구조를 도시한다;
도 6a 는 실리콘 게르마늄 기판에 수소 주입 공정을 도시한다;
도 6b 는 반전되어 제 2 기판의 옥사이드층과 접합된 후의 도 6a의 구조를 도시한다;
도 6c 는 제 1 기판을 수소 주입 영역에서 분열되도록 어닐링 공정한 후의 도 6b의 구조를 도시한다;
도 6d 는 실리콘 게르마늄 SOI 기판을 생성하기 위한 평탄화 공정 후의 도 6c의 구조를 도시한다;
도 7 은 바람직한 실시예 및 대체적인 실시예를 포함하는 공정 흐름을 도시한다.
본 발명의 실시예에 따라 형성된 FinFET의 게이트와 채널 영역의 단면이 도 3에 도시된다. 도 3을 보면, 구조는 스트레인드 실리콘 에피택셜층(34)이 그 위에 형성되는 실리콘 게르마늄 채널 영역(32)을 포함한다. 실리콘 게르마늄 채널 영역(32)의 실리콘 게르마늄 격자는 격자 안에 더 큰 게르마늄 원자의 존재 때문에 일반적으로 진성(intrinsic) 실리콘 격자보다 더 큰 공간을 차지한다. 실리콘 격자의 원자들이 더 넓게 퍼져있는 실리콘 게르마늄 격자와 함께 정렬되기 때문에, 인장 변형이 실리콘층에서 생성된다. 실리콘 원자들은 근본적으로 서로 멀어지도록 당겨진다. 실리콘 격자에 인가되는 인장 변형량은 실리콘 게르마늄 격자 내에서 게르마늄의 비율에 따라 증가한다. 결과적으로, 실리콘 게르마늄 채널 영역(32) 위에 성장한 에피택셜 실리콘층(34)은 인장 변형이 이루어진다. 실리콘 격자에 인장 변형의 적용은 여섯 개의 실리콘 가전자대(valence band) 중에 네개는 에너지를 증가시키고 가전자대 중에 두개는 에너지를 감소시킨다. 양자 효과의 결과, 전자가 스트레인드 실리콘의 더 낮은 에너지 대를 통과할 때 효과적으로 30퍼센트 영향을 덜 받는다. 따라서 더 낮은 에너지 대는 전자 흐름에 더 작은 저항을 제공한다. 게다가, 전자들은 실리콘 원자의 핵으로부터 더 작은 진동 에너지를 받아서, 안정된 실리콘에서 보다 500내지 1000배 적은 비율로 산란한다. 결과적으로, 캐리어 이동도는 안정된 실리콘에서보다 스트레인드 실리콘에서 극적으로 증가되어 전자에 대해서는 80% 이상 그리고 홀에 대해서는 20% 이상의 이동도 증가 가능성을 제공한다. 이동도의 증가는 전류계가 1.5MV/cm 이 될 때까지 지속됨이 발견됐다. 이러한 요소는 디바이스 크기의 추가적인 감소없이 35%의 디바이스 속도 증가를 가능하게 하며, 즉 성능의 감소없이 전력 소모를 25% 감소시킬 것으로 생각된다.
도 3 을 보면 또한, 게이트 절연층(36)은 스트레인드 실리콘층(34) 위에 형성되며, 이중 게이트 구조(38)는 게이트 절연층(36) 위로 채널부분(32) 둘레에 형성된다.
그러므로 도 3 에서 도시되는 구조는 소스와 드레인 영역뿐만 아니라 채널 영역의 표면에서 제공되는 스트레인드 실리콘층의 결과로 개선된 캐리어 이동도를 나타내는 FinFET의 일부분을 형성한다. 채널부분 단면의 가로세로의 비는 길고, 폭이 좁은 채널 영역-충분히 감소되어 최대의 효과적인 채널 폭을 제공하는- 이 될 수 있을 만큼 높아질 것이다.
본 발명의 바람직한 실시예에 따른 FinFET의 형성 공정이 도 4a-4c를 참조하여 이제부터 기술된다.
도 4a는 유전체층(40)과 안정된 실리콘 게르마늄층(42)을 포함하는 SOI 기판을 도시한다. 이러한 기판을 생산하는 다양한 방법이 후술된다. 실리콘 게르마늄 층(42)은 바람직하게는 Si1-xGex 조성(composition)을 포함하며, x는 약 0.2의 값이고, 더욱 일반적으로는 0.1 - 0.3의 범위에 있다.
마스크(44)는 실리콘 게르마늄층(42)을 식각하기 위해 실리콘 게르마늄층(42) 위에 형성된다. 상기 마스크는 우선적으로 식각 마스크와 비슷한 모양의 포토레지스트 마스크를 사용하는 복층 구조의 식각 공정에 의해 형성된 하드마스크이 다.
도 4b는 식각 마스크로써 마스크(44)를 사용하여 마스크가 씌워지지 않은 실리콘 게르마늄을 제거하여 실리콘 게르마늄 FinFET 몸체(46)를 형성하는 식각 공정 후의 도 4a의 구조를 도시한다.
에피택셜 스트레인드 실리콘층은 그 다음 실리콘 게르마늄 FinFET 몸체(46) 위에서 선택적 성장에 의해 형성된다. 스트레인드 실리콘층은 바람직하게 부분 압력 30mPa 및 기판 온도 약 600-900℃에서 소스 가스로 Si2H6를 사용하는 화학 증기 증착(CVD)에 의해 성장된다. 에피택셜 실리콘 층은 실리콘 게르마늄격자의 대응하는 원자와의 결합을 통한 실리콘 원자의 정렬의 결과로 생성되는 실리콘 격자 내부에서의 힘의 결과로 그의 형태에 있어서 변형된다. 바람직한 실시예에서, 에피택셜 스트레인드 실리콘은 100-200Å의 두께를 갖는다.
상기 스트레인드 실리콘층의 성장 후에, 실리콘 옥사이드 게이트 절연층은 스트레인드 실리콘층 위에 형성된다. 실리콘 옥사이드는 증착에 의해 형성되거나 스트레인드 실리콘층으로부터 선택적 성장될 것이다. 스트레인드 실리콘층의 최종 두께는 바람직하게 약 80-200Å이다. 그러므로, 최초에 성장되는 스트레인드 실리콘의 양은 일부분 옥사이드 성장 동안에 얼마의 스트레인드 실리콘이 소모될지에 근거하여 결정될 것이다.
게이트 절연층의 형성 후에, 게이트(48)의 형성, 도 4c에서 도시하는 구조가 생성된다. 상기 게이트는 바람직하게 실리콘 게르마늄 FinFET 몸체(46)를 포함하는 기판 위에 폴리실리콘 컨포멀(conformal)층의 증착, 그 후의 폴리실리콘층의 평탄화 공정 그 다음 도 4c에서 도시되는 게이트(48)를 규정하는 식각 마스크를 사용하여 패터닝 공정을 해서 형성된다.
게이트(48)의 패터닝 공정에 이어서, 상기 게이트의 측벽 위에 절연 스페이서의 형성; 소스 및 드레인 영역에 도펀트의 주입; 소스, 드레인 및 게이트 실리사이드의 형성; 그리고 FinFET 주위에 보호층의 형성과 같은 공정이 더 수행될 것이다.
도 4a-4c에 관하여 설명한 공정은 단일 FinFET의 형성에 관한 것이지만, 다양한 대체 구조들은 유사한 공정을 사용하여 수행될 것은 물론이다. 예를 들면, 하나의 대안적인 실행예에서, 서로 상보적인 도펀트를 각각 첨가한 FinFET 쌍은 CMOS FinFET을 구성하도록 전기적으로 연결된 게이트들을 가질 것이다. 다른 대체 실행에서, FinFET의 소스 및 드레인 영역은 그들 사이에 연결된 복수의 채널 영역에 의해 연결되어, 채널 영역과 게이트 사이에 더 큰 접촉면적을 제공하고 더 큰 채널 폭을 구비할 것이다.
실리콘 게르마늄 SOI기판은 다양한 방법으로 제공될 것이다. 도 5a,5b 그리고 5c는 실리콘 게르마늄 기판에 BOX층을 형성하도록 산소를 주입하여 형성된 구조를 도시한다. 도 5a를 보면, 실리콘 게르마늄기판(50)이 준비된다. 상기 기판은 일반적으로 실리콘 웨이퍼 위에 성장된 실리콘 게르마늄층을 포함한다. 실리콘 게르마늄은, 예를 들면, 기판 온도 600-900℃, Si2H6부분압력 30mPa 그리고 GeH4 부분압력 60mPa에서, 소스 가스로 Si2H6 (디실란) 및 GeH4 (게르만)를 사용한 화학 증기 증착에 의해 성장될 것이다. 실리콘 게르마늄 물질의 성장은 이러한 비율로 시작될 것이나, 택일적으로 GeH4 의 부분압력은 경사 조합을 형성하기 위해 낮은 압력 혹은 0 압력에서 시작하여 점진적으로 증가할 것이다. 실리콘 게르마늄층의 두께는 특정 응용에 따라서 결정될 것이다. 바람직하게 FinFET 몸체를 형성하는데 사용되는 상기 실리콘 게르마늄층 부분은 균일한 조성을 갖는다.
도 5a를 보면, 실리콘 게르마늄 기판(50)에 산화 영역(oxygenated region)위로 요구되는 실리콘 게르마늄 두께를 남기는 이러한 깊이에 산화 영역(54)을 형성하도록 충분한 에너지 상태에서 산소(52)가 주입된다.
도 5b는 상기 기판 내부에 매립 실리콘 게르마늄 옥사이드층(56)을 형성하기 위해 실리콘 게르마늄기판(50)을 어닐링 공정한 후의 도 5a의 구조를 도시한다. 어닐링 공정은 일반적으로 약 4시간 동안에 약 1350℃에서 수행되고, 실리콘 게르마늄 격자 내에서 일반적으로 잔여 변형을 줄여주는 역할을 한다. 옥사이드층(56)은 상술한 바와 같이 모노리식 FinFET 몸체가 그위에 형성될 유전체의 역할을 한다. 도 5c는 옥사이드층(56) 위에 놓인 실리콘 게르마늄층으로부터 실리콘 게르마늄 FinFET 몸체(58)(도시된 상기 채널 영역에서의 단면)를 패터닝한 후의 도 5b의 구조를 도시한다.
도 6a-6d는 실리콘 게르마늄 SOI 기판을 형성하는 제 2의 방법에 따라 형성된 구조를 도시한다. 도 6a는 평탄화된 실리콘 게르마늄 기판(60)을 도시한다. 실 리콘 게르마늄 물질 내부에 수소 풍부 영역(hydrogen rich region)(64)을 형성하기 위해 상기 기판(60)에 수소(62)가 주입된다. 수소(62)는 수소 풍부 영역 위에 잔존 실리콘 게르마늄의 총 양이 SOI기판 위에 형성되는 실리콘 게르마늄층 두께를 초과할만한 에너지를 가지고 주입된다. 수소를 실리콘 게르마늄의 변형 영역에 주입하는 것이 바람직하다.
도 6b는 소정 공정후의 도 6a의 실리콘 게르마늄기판을 도시한 것으로, 세척, 희석 HF용액에서 산화막의 제거, 표면에 활성 자연 산화막을 형성하기 위한 탈이온화수에서 헹굼(rinse), 그리고 반전되어 제 2 기판(70)의 반도체 층(74) 위에 형성된 평탄화된 옥사이드층(72)에 접합된 후의 도 6a의 실리콘 게르마늄기판을 도시한다. 접합은 상온에서 수행되며, 최적의 접합을 위한 최대의 표면 접촉을 제공하기 위해 양 기판의 정밀한 평탄화 공정이 요구된다.
접합 후에, 예를 들면, 접합된 기판은 3시간 동안 600℃로 어닐링된다. 도 6c에서 보면, 어닐링 공정은 실리콘 게르마늄 기판이 수소 풍부 영역(64)을 따라 분열되도록 하여, 옥사이드층(72)에 접합된 실리콘 게르마늄층(76)을 포함하고, 그 윗 표면에 잔존 수소 풍부 영역(64)을 가지는 새로운 기판을 남긴다.
도 6d에서 도시된 바와 같이 실리콘 게르마늄 SOI기판을 남기고, 새로운 기판은 뒤에 평탄화 및 세척되며, 이로부터 실리콘 게르마늄 FinFET 몸체는 전술했던 대로 패터닝될 것이다.
도 7은 SOI MOSFET 디바이스를 형성하는 바람직한 실시예, 상기 언급한 대체 실시예 및 다양한 다른 대체 실시예들을 포함하는 공정 흐름을 도시한다. 최초로 SOI 기판(80)이 준비된다. 상기 SOI 기판은 유전체층 위에 놓인 반도체층을 포함한다. 반도체층은 바람직하게는 실리콘 게르마늄이고 유전체층은 바람직하게는 실리콘 게르마늄 옥사이드 혹은 실리콘 옥사이드이다. 이후, 상기 반도체층은, 소스 및 드레인 영역을 포함하고 소스와 드레인 영역 사이에 연결된 채널 영역을 구비하는, FinFET 몸체를 형성하기 위해 패터닝된다(82). 스트레인드 실리콘층이 비록 FinFET 몸체 전체 표면 위에 추가로 형성되더라도, 스트레인드 실리콘층은 채널 영역의 표면 위에는 최소한 형성되어야 한다(84). 게이트 절연층은 채널 영역 위에 형성된 상기 스트레인드 실리콘을 덮기 위하여 FinFET 몸체의 채널 영역 위에 성장된 스트레인드 실리콘 위에는 최소한 형성되어야 한다(86). 상기 게이트 절연층은 스트레인드 실리콘으로부터 성장되거나 스트레인드 실리콘 위에 증착된 옥사이드일 것이다. 도전성 게이트가 그 다음 형성된다(88). 상기 게이트는 채널 영역의 측벽과 상부를 둘러싸고 게이트 절연층 및 스트레인드 실리콘층에 의해 채널 영역으로부터 분리된다. 상술했듯이, 도 4a-4c에 도시된 단일 디바이스뿐 아니라 CMOS 디바이스를 포함하는 다양한 구조적 실행이 이러한 공정 흐름을 사용하여 형성될 것이며, 디바이스들은 복수의 채널 영역을 포함하고 다양한 물질 조합 및 물질층 구조를 사용한다.
게다가, 여기서 기술된대로 스트레인드 실리콘과 결합된 FinFET 구조는 또 다른 방법 -즉, 반도체 FinFET 몸체 위에 실리콘 게르마늄층의 성장 혹은 실리콘 FinFET 몸체에 게르마늄의 주입 후에 FinFET 몸체의 표면에서 실리콘 게르마늄 격자 위에 스트레인드 실리콘의 성장과 같은 방법- 으로도 형성될 수 있다. 또한, 상기 스트레인드 실리콘은 실리콘 FinFET 몸체의 표면에 탄소를 주입하는 것에 의해 형성될 것이다. 그러므로, 본 발명에 따른 스트레인드 실리콘 FinFET은 FinFET 몸체의 채널 영역 위에는 최소한 형성된 스트레인드 실리콘층을 포함하는 것으로 일반적으로 특징지어진다. 일반적으로 FinFET 몸체는 최소한 채널 영역의 표면에 실리콘 게르마늄층을 포함한다.
또 다른 실시예에서, 반도체 층에서의 변형은 상기 옥사이드층을 확장하기 위해 지지(supporting) 옥사이드층에 게르마늄을 주입함으로써 개선된다. 다른 대체 실시예에서, 격자 공간을 구비하고 실리콘 게르마늄보다 고 유전 물질이 스트레인드 실리콘층에서 추가적인 변형 발생을 제공하도록 게이트 절연층으로 사용될 것이다.
당해 기술분야의 당업자에게는 상술한 공정 작업은 반드시 다른 작업과 배타적일 필요는 없고, 다른 작업들이 상기 특정 구조가 형성되는데 따른 상기 공정에 결합될 것임이 명백하다. 예를 들면, 공정 작업 사이에 패시베이션(passivation)층이나 보호층의 형성 및 제거, 포토레지스트 마스크 및 다른 마스크층의 형성 및 제거, 도핑 및 카운터 도핑, 세척, 평탄화, 그리고 다른 작업들 같은 중간 공정 작업이 구체적으로 상술된 작업들과 함께 수행될 것이다. 게다가, 상기 공정은 전체 웨이퍼와 같은 전체 기판 위에 실행될 필요가 없고, 기판의 선택적인 일부분에서 실행될 것이다. 그러므로, 상기 도면에서 도시되고 상술된 실시예들이 현재 채택되었지만, 이러한 실시예들은 단지 예시로서만 제시됨을 이해해야한다. 본 발명은 특정 실시예에 한정되지 않고, 청구된 발명과 그들의 균등물의 범위 내에서 다양한 변형물, 조합물, 그리고 대체물들에까지 확장된다.

Claims (10)

  1. 실리콘 온 절연체 MOSFET 디바이스로서,
    유전체 층(40)을 포함하는 기판과;
    상기 유전체 층(40)위에 형성된 제 1 실리콘 게르마늄 FinFET 몸체(46)와, 상기 제 1 실리콘 게르마늄 FinFET 몸체(46)는 제 1 채널 영역이 그 사이에 연결된 제 1 소스 및 드레인 영역을 포함하고;
    상기 제 1 실리콘 게르마늄 FinFET 몸체의 제 1 채널 영역의 표면 위에 최소한 형성된 스트레인드 실리콘층(34)과, 상기 표면은 상기 제 1 채널 영역의 측벽과 상부를 포함하며;
    상기 제 1 채널 영역의 표면 위에 형성된 상기 스트레인드 실리콘층(34)을 덮기 위해 제 1 채널 영역 위에 최소한 형성된 게이트 절연층(36)과;
    상기 제 1 채널 영역의 측벽과 상부를 둘러싸고 상기 게이트 절연층과 상기 스트레인드 실리콘층에 의해 상기 채널 영역으로부터 분리된 제 1 도전성 게이트(48)와;
    상기 유전체 층 위에 형성된 제 2 실리콘 게르마늄 FinFET 몸체와, 상기 제 2 실리콘 게르마늄 FinFET 몸체는 제 2 채널 영역이 그 사이에 연결된 제 2 소스 및 드레인 영역을 포함하고;
    상기 제 2 채널 영역의 표면 위에 형성된 스트레인드 실리콘층과, 상기 표면은 상기 제 2 채널 영역의 측벽과 상부를 포함하며;
    상기 제 2 채널 영역의 표면 위에 형성된 상기 스트레인드 실리콘층을 덮기 위해 상기 제 2 채널 영역 위에 최소한 형성된 게이트 절연층과; 그리고
    상기 제 2 채널 영역의 측벽과 상부를 둘러싸고 상기 게이트 절연층과 상기 스트레인드 실리콘층에 의하여 상기 제 2 채널 영역과 분리되며, 그리고 상기 제 1 실리콘 게르마늄 FinFET 몸체의 채널 영역을 둘러싸는 상기 제 1 도전성 게이트에 전기적으로 연결되는 제 2 도전성 게이트
    를 포함하여 이루어지며,
    상기 제 1 실리콘 게르마늄 FinFET 몸체의 제 1 소스 및 드레인 영역은 제 1 도펀트로 도핑되고, 상기 제 2 실리콘 게르마늄 FinFET 몸체의 제 2 소스 및 드레인 영역은 상기 제 1 도펀트에 상보적인 제 2 도펀트로 도핑되는 것을 특징으로 하는 실리콘 온 절연체 MOSFET 디바이스.
  2. 제1항에 있어서,
    상기 제 1 및 2 도전성 게이트들의 측벽 위에 형성된 스페이서를 더 포함하는 실리콘 온 절연체 MOSFET 디바이스.
  3. 실리콘 온 절연체 MOSFET 디바이스로서,
    유전체 층(40)을 포함하는 기판과;
    상기 유전체 층(40)위에 형성된 실리콘 게르마늄 FinFET 몸체(46)와, 여기서 상기 FinFET 몸체(46)는 소스 및 드레인 영역들을 포함하고 상기 소스 및 드레인 영역들 사이에는 연결된 제 1 및 제 2 채널 영역을 최소한 구비하며;
    상기 FinFET 몸체의 채널 영역의 표면 위에 최소한 형성된 스트레인드 실리콘층(34)과, 여기서 상기 표면은 상기 채널 영역의 측벽과 상부를 포함하며;
    상기 채널 영역의 표면 위에 형성된 상기 스트레인드 실리콘층(34)을 덮기 위해 채널 영역 위에 최소한 형성된 게이트 절연 층(36); 그리고
    상기 채널 영역의 측벽과 상부를 둘러싸고 상기 게이트 절연 층과 상기 스트레인드 실리콘층에 의해 상기 채널 영역으로부터 분리된 도전성 게이트(48)
    를 포함하는 실리콘 온 절연체 MOSFET 디바이스.
  4. 실리콘 온 절연체 MOSFET 디바이스의 형성 방법으로서,
    유전체 층 위에 놓인 실리콘 게르마늄 반도체 층(42)을 포함하는 실리콘 온 절연체(SOI) 기판(40)을 준비하는 공정;
    제 1 채널 영역이 그 사이에 연결된 제 1 소스 및 드레인 영역을 포함하는 제 1 실리콘 게르마늄 FinFET 몸체(46)와 제 2 채널 영역이 그 사이에 연결된 제 2 소스 및 드레인 영역을 포함하는 제 2 실리콘 게르마늄 FinFET 몸체를 형성하기 위해 상기 반도체 층(42)을 패터닝하는 공정;
    적어도 상기 제 1 채널 영역 및 제 2 채널 영역의 표면들 위에 스트레인드 실리콘층(34)을 형성하는 공정, 상기 표면들은 상기 제 1 및 제 2 채널 영역의 측벽과 상부를 포함하며;
    상기 제 1 및 제 2 채널 영역 위에 형성된 상기 스트레인드 실리콘층(34)을 덮기 위해 상기 제 1 및 제 2 채널 영역 위에 형성된 스트레인드 실리콘층(34) 위에 최소한 게이트 절연층(36)을 형성하는 공정; 그리고
    상기 제 1 채널 영역의 측벽과 상부를 둘러싸고 그리고 상기 게이트 절연층(36)과 스트레인드 실리콘층(34)에 의해 상기 제 1 채널 영역으로부터 분리되는 제 1 도전성 게이트를 형성하는 공정; 및
    상기 제 1 실리콘 게르마늄 FinFET 몸체(46) 위에 상기 제 1 도전성 게이트를 형성하는 공정과 동시에, 상기 제 2 채널 영역의 측벽과 상부를 둘러싸고 그리고 상기 게이트 절연층과 스트레인드 실리콘층에 의해 제 2 채널 영역으로부터 분리되는 제 2 도전성 게이트를 형성하는 공정
    을 포함하며,
    상기 제 1 도전성 게이트와 상기 제 2 도전성 게이트는 전기적으로 연결된 것을 특징으로 하는 실리콘 온 절연체 MOSFET 디바이스의 형성 방법.
  5. 제1항에 있어서,
    상기 실리콘 게르마늄 FinFET 몸체(46)는, Si1-xGex 조성을 포함하며, x는 0.1 - 0.3 범위인 것을 특징으로 하는 실리콘 온 절연체 MOSFET 디바이스.
  6. 제4항에 있어서,
    상기 실리콘 게르마늄 FinFET 몸체(46)는, Si1-xGex 조성을 포함하며, x는 0.1 - 0.3 범위인 것을 특징으로 하는 실리콘 온 절연체 MOSFET 디바이스의 형성 방법.
  7. 유전체 층 위에 놓인 실리콘 게르마늄 반도체 층(42)을 포함하는 실리콘 온 절연체(SOI) 기판(40)을 준비하는 공정;
    소스 및 드레인 영역들 사이에 연결된 제 1 및 제 2 채널 영역을 최소한 구비한 소스 및 드레인 영역들을 포함하는 실리콘 게르마늄 FinFET 몸체(46)를 형성하기 위해 상기 반도체 층(42)을 패터닝하는 공정;
    상기 채널 영역의 표면 위에 최소한 스트레인드 실리콘층(34)을 형성하는 공정, 여기서 상기 표면은 상기 채널 영역의 측벽과 상부를 포함하며;
    상기 채널 영역 위에 성장된 상기 스트레인드 실리콘(34)을 덮기 위해 상기 채널 영역 위에 성장된 스트레인드 실리콘(34) 위에 최소한 게이트 절연 층(36)을 형성하는 공정; 그리고
    상기 채널 영역의 측벽과 상부를 둘러싸고 상기 게이트 절연 층(36)과 스트레인드 실리콘(34)에 의해 상기 채널 영역으로부터 분리된 도전성 게이트를 형성하는 공정
    을 포함하는 실리콘 온 절연체 MOSFET 디바이스의 형성 방법.
  8. 실리콘 게르마늄 반도체 층을 포함하는 기판(50)을 준비하는 공정;
    상기 실리콘 게르마늄 반도체 층에 산소(54)를 주입하는 공정;
    상기 실리콘 게르마늄 반도체 층 안에 매립 실리콘 게르마늄 옥사이드층(56)을 형성하기 위해 상기 기판(50)을 어닐링하는 공정;
    소스 및 드레인 사이에 연결된 채널 영역을 구비한 소스 및 드레인 영역을 포함하는 실리콘 게르마늄 FinFET 몸체(58)를 형성하기 위해 상기 실리콘 게르마늄 반도체 층을 패터닝하는 공정;
    상기 채널 영역의 표면 위에 최소한 스트레인드 실리콘층(34)을 형성하는 공정, 여기서 상기 표면은 상기 채널 영역의 측벽과 상부를 포함하며;
    상기 채널 영역 위에 성장된 상기 스트레인드 실리콘(34)을 덮기 위해 상기 채널 영역 위에 성장된 스트레인드 실리콘(34) 위에 최소한 게이트 절연 층(36)을 형성하는 공정; 그리고
    상기 채널 영역의 측벽과 상부를 둘러싸고 상기 게이트 절연 층(36)과 스트레인드 실리콘(34)에 의해 상기 채널 영역으로부터 분리된 도전성 게이트를 형성하는 공정
    을 포함하는 실리콘 온 절연체 MOSFET 디바이스의 형성 방법.
  9. 실리콘 게르마늄 층을 포함하는 제 1 기판(60)을 준비하는 공정;
    상기 실리콘 게르마늄 층 안에 수소 풍부 영역(64)을 형성하기 위해 실리콘 게르마늄 층 안에 수소(62)를 주입하는 공정;
    상기 제 1 기판(60)을 제 2 반도체 기판(70)의 옥사이드층(72)에 접합하는 공정;
    상기 수소 풍부 영역(64)에서 제 1 기판(60)이 분열되도록 상기 접합된 제 1 기판(60) 및 제 2 기판(70)을 어닐링하는 공정;
    상기 옥사이드층(72)에 접합된 실리콘 게르마늄 반도체 층(76)을 구비하는 제 2 기판(70)을 생성하도록 제 1 기판(60)을 제거하는 공정;
    소스 및 드레인 사이에 연결된 채널 영역을 구비한 소스 및 드레인 영역을 포함하는 실리콘 게르마늄 FinFET 몸체(46)를 형성하기 위해 상기 실리콘 게르마늄 반도체 층(76)을 패터닝하는 공정;
    상기 채널 영역의 표면 위에 최소한 스트레인드 실리콘층(34)을 형성하는 공정, 여기서 상기 표면은 상기 채널 영역의 측벽과 상부를 포함하며;
    상기 채널 영역 위에 성장된 상기 스트레인드 실리콘(34)을 덮기 위해 상기 채널 영역 위에 성장된 스트레인드 실리콘(34) 위에 최소한 게이트 절연 층(36)을 형성하는 공정; 그리고
    상기 채널 영역의 측벽과 상부를 둘러싸고 상기 게이트 절연 층(36)과 스트레인드 실리콘(34)에 의해 상기 채널 영역으로부터 분리된 도전성 게이트를 형성하는 공정
    을 포함하는 실리콘 온 절연체 MOSFET 디바이스의 형성 방법.
  10. 유전체 층(40)을 포함하는 기판, 상기 유전체 층은 실리콘 게르마늄 산화물을 포함하며;
    상기 유전체 층(40)위에 형성된 실리콘 게르마늄 FinFET 몸체(46)와, 여기서 상기 FinFET 몸체(46)는 소스 및 드레인 영역 사이에 연결된 채널 영역을 구비한 소스 및 드레인 영역을 포함하며;
    상기 FinFET 몸체의 채널 영역의 표면 위에 최소한 형성된 스트레인드 실리콘층(34)과, 여기서 상기 표면은 상기 채널 영역의 측벽과 상부를 포함하며;
    상기 채널 영역의 표면 위에 형성된 상기 스트레인드 실리콘층(34)을 덮기 위해 채널 영역 위에 최소한 형성된 게이트 절연 층(36); 그리고
    상기 채널 영역의 측벽과 상부를 둘러싸고 상기 게이트 절연 층과 상기 스트레인드 실리콘층에 의해 상기 채널 영역으로부터 분리된 도전성 게이트(48)
    를 포함하는 실리콘 온 절연체 MOSFET 디바이스.
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