CN109920846B - 晶体管及其形成方法、存储器 - Google Patents
晶体管及其形成方法、存储器 Download PDFInfo
- Publication number
- CN109920846B CN109920846B CN201910202429.1A CN201910202429A CN109920846B CN 109920846 B CN109920846 B CN 109920846B CN 201910202429 A CN201910202429 A CN 201910202429A CN 109920846 B CN109920846 B CN 109920846B
- Authority
- CN
- China
- Prior art keywords
- region
- gate
- channel region
- transistor
- electrode layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 29
- 238000002955 isolation Methods 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000000463 material Substances 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 20
- 239000010410 layer Substances 0.000 description 47
- 230000008569 process Effects 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及一种晶体管及其形成方法以及一种存储器，所述晶体管包括：衬底，所述衬底内形成有有源区和包围所述有源区的隔离区；所述有源区包括沟道区和分别位于所述沟道区两侧的源区和漏区；栅介质层，位于所述沟道区表面；电极层，横跨所述有源区，包括位于所述栅介质层表面的栅极部，以及自所述栅极部的沿沟道区宽度方向的至少一端延伸至所述隔离区表面的栅极延伸部，且所述栅极延伸部在沟道区长度方向上的宽度小于或等于所述栅极部在沟道区长度方向上的宽度。所述晶体管的体效应得到改善。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶体管及其形成方法、一种存储器。
背景技术
在MOS晶体管电路工作时，其中各个MOS晶体管的衬底电位是时刻变化着的，如果对器件衬底的电位不加以控制的话，那么就有可能会出现场感应结以及源-衬底结正偏的现象；一旦发生这种现象时，器件和电路即告失效。所以，对于集成器件中的MOS晶体管，需要在衬底与源极之间加上一个适当高的反向电压——衬偏电压，以保证器件始终能够正常工作。
由于衬片电压的存在，会导致MOS晶体管产生体效应，使得MOS晶体管的阈值电压发生漂移，源极与衬底之间的电压偏差(衬偏电压)越大，阈值电压的漂移越大。
如何减小MOS晶体管的体效应，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种晶体管及其形成方法以及一种存储器，减小晶体管的体效应。
本发明提供一种晶体管，包括：衬底，所述衬底内形成有有源区和包围所述有源区的隔离区；所述有源区包括沟道区和分别位于所述沟道区两侧的源区和漏区；栅介质层，位于所述沟道区表面；电极层，横跨所述有源区，包括位于所述栅介质层表面的栅极部，以及自所述栅极部的沿沟道区宽度方向的至少一端延伸至所述隔离区表面的栅极延伸部，且所述栅极延伸部在沟道区长度方向上的宽度小于或等于所述栅极部在沟道区长度方向上的宽度。
可选的，所述栅极延伸部的面积大于或等于所述沟道区的面积。
可选的，所述有源区两侧均形成有所述栅极延伸部，任意一侧的栅极延伸部在沟道区宽度方向上的尺寸大于或等于所述沟道区宽度的1/2倍。
可选的，任意一侧的栅极延伸部在沟道区宽度方向上的长度为0.2μm～0.5μm。
可选的，所述电极层为直角矩形或圆角矩形。
可选的，所述电极层的材料为多晶硅或金属。
本发明的技术方案还提供一种晶体管的形成方法，包括：提供衬底，所述衬底内形成有有源区和包围所述有源区的隔离区；在所述有源区内形成沟道区和分别位于所述沟道区两侧的源区和漏区；形成位于所述沟道区表面的栅介质层；形成横跨所述有源区的电极层，所述电极层包括位于所述栅介质层表面的栅极部，以及自所述栅极部的沿沟道区宽度方向的至少一端延伸至所述隔离区表面的栅极延伸部，且所述栅极延伸部在沟道区长度方向上的宽度小于或等于所述栅极部在沟道区长度方向上的宽度。
可选的，在所述衬底表面先形成所述电极层，所述电极层的栅极部下方的有源区作为所述沟道区；然后，再在所述栅极部两侧的有源区内分别形成所述源区和所述漏区。
可选的，所述栅极延伸部的面积大于或等于所述沟道区的面积。
可选的，所述有源区两侧均形成有所述栅极延伸部，任意一侧的栅极延伸部在沟道区宽度方向上的尺寸大于或等于所述沟道区宽度的1/2倍。
可选的，任意一侧的栅极延伸部在沟道区宽度方向上的长度为0.2μm～0.5μm。
可选的，所述电极层为直角矩形或圆角矩形。
可选的，所述电极层的材料为多晶硅或金属。
可选的，同时形成所述电极层的栅极延伸部和栅极部。
本发明的技术方案还提供一种存储器，包括上述任一项所述的晶体管。
本发明的晶体管的包括一栅极延伸部，所述栅极延伸部自所述栅极部沿沟道区宽度方向的至少一端延伸至所述隔离区表面，位于有源区外的隔离区上，在对栅极部施加栅极电压的同时，所述栅极延伸部上的电荷能够与所述隔离区下方的耗尽区电荷平衡，从而无需增大所述栅极部上的电压，因此，不会因为隔离区下方的耗尽区导致晶体管阈值电压的漂移，大大降低窄沟道MOS晶体管的体效应。
进一步的，仅需要通过延长所述栅极部的图形长度，就能够形成所述栅极延伸部，电极层的图形较为简单，可以降低刻蚀形成所述电极层的难度。
附图说明
图1为本发明一具体实施方式的晶体管的沟道区侧向扩展的示意图；
图2至图3为本发明一具体实施方式的晶体管的结构示意图；
图4A至图6为本发明一具体实施方式的晶体管形成过程的结构示意图；
图7为本发明一具体实施方式的晶体管与现有晶体管在不同衬偏电压下的阈值电压曲线。
具体实施方式
如背景技术中所述，晶体管的体效应对晶体管的性能影响较大。
进一步研究发现，所述体效应具有窄沟道效应。请参考图1，为沿晶体管沟道宽度方向的剖面示意图。所述晶体管的衬底10内形成有包围有源区的隔离结构11，衬偏电压较大时，栅极14下方的沟道区12内形成的耗尽区会向MOS管的沟道宽度方向进行侧向扩展，在隔离结构11下方会形成耗尽区，如图1中虚线所示为横向扩展后的耗尽区边界示意。沟道宽度越小，隔离结构11下方的耗尽区占比越大，使得MOS晶体管的体效应随着沟道宽度变小而变大，导致晶体管的阈值电压升高。
因此，发明人提出一种晶体管及其形成方法，通过改善体效应的窄沟道效应，来降低晶体管的体效应。
下面结合附图对本发明提供的晶体管及其形成方法的具体实施方式做详细说明。
请参考图2和图3，为本发明一具体实施方式的晶体管的结构示意图，其中图2为俯视示意图，图3为沿图2中割线AA’的剖面示意图。
所述晶体管包括：衬底200，所述衬底200内形成有有源区220和包围所述有源区的隔离区210；所述有源区220包括沟道区223和分别位于所述沟道区223两侧的源区221和漏区222；栅介质层203，位于所述沟道区223表面；电极层230，横跨所述有源区220，包括位于所述栅介质层203表面的栅极部231，以及自所述栅极部231的沿沟道区宽度方向(y方向)的至少一端延伸至所述隔离区210表面的栅极延伸部232，且所述栅极部231与所述栅极延伸部232在沟道区长度方向(x方向)上的宽度一致。
该具体实施方式中，所述隔离区210为浅沟槽隔离结构(STI)；在其他具体实施方式中，所述隔离区210还可以为其他隔离结构，例如局部硅氧化隔离(LOCOS)隔离等。
所述栅极延伸部232位于所述沟道区223长度方向(x轴方向)的至少一侧；所述栅极部231沿沟道区223宽度方向(y轴方向)的至少一端与所述栅极延伸部232连接。所述电极层230为长条形，沿所述沟道区223的宽度方向延伸。所述电极层230可以为直角矩形或圆角矩形等。在其他具体实施方式中，所述栅极延伸部232也可以为其他形状，例如半圆形等，只要所述栅极延伸部232完全位于所述隔离区210表面，与所述有源区220无交叠即可。
所述栅极延伸部232在沿x方向上的宽度可以等于或小于所述栅极部231在x方向上的宽度。可以根据对体效应调整程度的需求，合理设置所述栅极延伸部232的尺寸。
该具体实施方式中，所述电极层230为“一”字形；在其他具体实施方式中，也可以仅在所述有源区220的一侧形成栅极延伸部232。
图3中，所述电极层230的表面具有平整形貌，仅作示意，并非实际形貌。在实际的晶体管结构中，所述电极层230的顶部表面随所述隔离区210和有源区220的表面平整情况不同可能会有不同的形貌。例如，在一些具体实施方式中，所述隔离区210的表面高于所述有源区220的表面，因此所述栅极延伸部232的表面高于所述栅极部231的表面，所述栅极延伸部232与所述栅极部231的连接处形成台阶状形貌。
所述电极层230的材料为多晶硅或金属等导电材料。所述晶体管在工作过程中，对所述电极层230施加栅极电压。由于所述栅极延伸部232位于所述隔离区210上方，所述栅极延伸部232上的电荷能够与所述隔离区210下方的耗尽区电荷平衡，从而无需增大所述栅极部231上的电压，因此，不会因为隔离区210下方的耗尽区导致晶体管阈值电压的漂移，大大降低窄沟道MOS晶体管的体效应。
可以合理调整所述栅极延伸部232的尺寸，以获得对晶体管的体效应不同的改善程度，以满足不同应用场景的需求。
在一个具体实施方式中，所述栅极延伸部232的面积大于或等于所述沟道区223的面积，能够较大程度改善晶体管的体效应。在满足不同工艺节点设计规则，例如最小间距、最小关键尺寸等前提下，通过调整所述栅极延伸部232在X轴方向和Y轴方向上的尺寸，调整所述栅极延伸部232的面积。
在一个具体实施方式中，所述有源区两侧均形成有所述栅极延伸部，任意一侧的栅极延伸部在沟道区宽度方向上的尺寸大于或等于所述沟道区宽度的1/2倍。
在一个具体实施方式中，所述栅极延伸部232在y方向上的总长度等于所述沟道区223的总宽度。
在一个具体实施方式中，任意一侧的栅极延伸部在沟道区宽度方向上的长度为0.2μm～0.5μm。
上述晶体管的栅极部连接至栅极延伸部，所述栅极延伸部由所述栅极部延伸至位于有源区外的隔离区上，在对栅极部施加栅极电压的同时，所述栅极延伸部上的电荷能够与所述隔离区下方的耗尽区电荷平衡，从而无需增大所述栅极部上的电压，因此，不会因为隔离区下方的耗尽区导致晶体管阈值电压的漂移，大大降低窄沟道MOS晶体管的体效应。
本发明的具体实施方式还提供一种具有上述具体实施方式中所述的晶体管的存储器。所述晶体管可以作为存储器的控制电路中的晶体管，或者其他电路结构中的晶体管。由于所述晶体管的体效应得到改善，能够缩小晶体管的尺寸，从而提高存储器的性能以及集成度。
本发明的具体实施方式，还提供一种上述晶体管的形成方法。
请参考图4A和图4B，提供一衬底400，所述衬底400内形成有有源区420和包围所述有源区420的隔离区410。图4A为沿图4B中割线BB’的剖面示意图，图4B为俯视示意图。
所述衬底400可以为单晶硅、绝缘体上硅、绝缘体上锗等半导体衬底，所述衬底400内还可以形成有N型掺杂阱和/或P型掺杂阱。在此，对所述衬底400的类型不作限定。
可以采用浅沟槽隔离工艺形成所述隔离区410，具体的，包括：刻蚀所述衬底400，在所述衬底400内形成沟槽，在所述沟槽内填充绝缘介质材料，形成所述隔离区410。在其他具体实施方式中，也可以采用其他工艺形成所述隔离区410，例如局部硅氧化隔离工艺等。所述隔离区410包围的区域作为有源区420，用于形成晶体管。在其他具体方式中，所述衬底400上具有多个有源区420，相邻有源区420之间通过所述隔离区410隔离。
请参考图5A和图5B，图5A为沿图5B中割线CC’的剖面示意图，图5B为俯视示意图。
在所述有源区410表面形成栅介质材料层；形成电极层530，所述电极层530包括横跨所述有源区420的栅极部531，以及自所述栅极部531沿沟道区宽度方向的至少一端延伸至所述隔离区表面的栅极延伸部532。所述栅极部531下方的有源区作为所述沟道区421。所述栅极延伸部532至少位于所述沟道区421长度方向的至少一侧；所述栅极部531沿沟道区421宽度方向的至少一端与所述栅极延伸部532连接。
该具体实施方式中，所述沟道区421的长度方向的两侧均形成有所述栅极延伸部532，在其他具体实施方式中，也可以仅在所述沟道区421长度方向的一侧形成所述栅极延伸部532。
所述电极层530的形状可以为直角矩形或圆角矩形。所述栅极延伸部532在沟道区421长度方向上的宽度小于或等于所述栅极部531在沟道区长度方向上的宽度。
所述栅极延伸部532的面积大于或等于所述沟道区421的面积，能够较大程度的改善晶体管的体效应。在其他具体实施方式中，也可以根据需求，调整所述栅极延伸部532各个维度的尺寸。
在一个具体实施方式中，所述有源区两侧均形成有所述栅极延伸部，任意一侧的栅极延伸部在沟道区宽度方向上的尺寸大于或等于所述沟道区宽度的1/2倍。
在一个具体实施方式中，所述栅极延伸部232在y方向上的总长度等于所述沟道区223的总宽度。
在一个具体实施方式中，任意一侧的栅极延伸部在沟道区宽度方向上的长度为0.2μm～0.5μm。
所述电极层530的形成方法包括：形成覆盖所述隔离区410、有源区420的电极材料层；对所述电极材料层进行图形化，形成所述电极层530。并且，进一步对覆盖有源区420表面的栅介质材料层进行图形化，去除未被所述栅极部531覆盖的栅介质材料层，形成位于所述栅极部531下方、所述沟道区421表面的栅介质层510。所述电极材料层的材料为多晶硅或金属等导电材料，所述栅介质层510的材料为氧化硅，可以采用热氧化工艺形成。
并且，所述电极层530的图形较为简单，可以降低刻蚀形成所述电极层530的难度。
请参考图6，在所述有源区420(请参考图5B)内形成源区422和漏区423。
可以以所述电极层530为掩膜，对所述有源区420(请参考图5B)进行离子注入，形成位于所述栅极部531两侧的源区422和漏区423。
以上为采用前栅工艺形成所述晶体管，在其他具体实施方式中，也可以采用后栅工艺形成上述晶体管，先形成伪电极层之后，形成覆盖所述衬底的层间介质层，然后再用电极层替代所述伪电极层。与现有技术中形成晶体管的方法相比，仅需要改变栅极的版图即可，无需改变工艺流程，实现方法简单。
请参考图7为本发明一具体实施方式的晶体管与现有集体管在不同衬偏电压下的阈值电压曲线。
在同样的源漏区掺杂情况、沟道长度和宽度情况下，在相同衬偏电压情况下，本发明一实施例中的一字形电极层结构的晶体管的阈值电压均小于传统结构的晶体管的阈值电压，对晶体管的体效应有明显的改善。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (13)
1.一种晶体管，其特征在于，包括：
衬底，所述衬底内形成有有源区和包围所述有源区的隔离区；
所述有源区包括沟道区和分别位于所述沟道区两侧的源区和漏区；
栅介质层，位于所述沟道区表面；
电极层，横跨所述有源区，包括位于所述栅介质层表面的栅极部，以及自所述栅极部的沿沟道区宽度方向的至少一端延伸至所述隔离区表面的栅极延伸部，所述栅极延伸部与所述隔离区接触，且所述栅极延伸部在沟道区长度方向上的宽度小于或等于所述栅极部在沟道区长度方向上的宽度，所述栅极延伸部的面积大于或等于所述沟道区的面积。
2.根据权利要求1所述的晶体管，其特征在于，所述有源区两侧均形成有所述栅极延伸部，任意一侧的栅极延伸部在沟道区宽度方向上的尺寸大于或等于所述沟道区宽度的1/2倍。
3.根据权利要求1所述的晶体管，其特征在于，任意一侧的栅极延伸部在沟道区宽度方向上的长度为0.2μm～0.5μm。
4.根据权利要求1所述的晶体管，其特征在于，所述电极层为直角矩形或圆角矩形。
5.根据权利要求1所述的晶体管，其特征在于，所述电极层的材料为多晶硅或金属。
6.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底内形成有有源区和包围所述有源区的隔离区；
在所述有源区内形成沟道区和分别位于所述沟道区两侧的源区和漏区；
形成位于所述沟道区表面的栅介质层；
形成横跨所述有源区的电极层，所述电极层包括位于所述栅介质层表面的栅极部，以及自所述栅极部的沿沟道区宽度方向的至少一端延伸至所述隔离区表面的栅极延伸部，所述栅极延伸部与所述隔离区接触，且所述栅极延伸部在沟道区长度方向上的宽度小于或等于所述栅极部在沟道区长度方向上的宽度，所述栅极延伸部的面积大于或等于所述沟道区的面积。
7.根据权利要求6所述的晶体管的形成方法，其特征在于，在所述衬底表面先形成所述电极层，所述电极层的栅极部下方的有源区作为所述沟道区；然后，再在所述栅极部两侧的有源区内分别形成所述源区和所述漏区。
8.根据权利要求6所述的晶体管的形成方法，其特征在于，所述有源区两侧均形成有所述栅极延伸部，任意一侧的栅极延伸部在沟道区宽度方向上的尺寸大于或等于所述沟道区宽度的1/2倍。
9.根据权利要求6所述的晶体管的形成方法，其特征在于，任意一侧的栅极延伸部在沟道区宽度方向上的长度为0.2μm～0.5μm。
10.根据权利要求6所述的晶体管的形成方法，其特征在于，所述电极层为直角矩形或圆角矩形。
11.根据权利要求6所述的晶体管的形成方法，其特征在于，所述电极层的材料为多晶硅或金属。
12.根据权利要求6所述的晶体管的形成方法，其特征在于，同时形成形成所述电极层的栅极延伸部和栅极部。
13.一种存储器，其特征在于，包括如权利要求1至5中任一项所述的晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910202429.1A CN109920846B (zh) | 2019-03-11 | 2019-03-11 | 晶体管及其形成方法、存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910202429.1A CN109920846B (zh) | 2019-03-11 | 2019-03-11 | 晶体管及其形成方法、存储器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109920846A CN109920846A (zh) | 2019-06-21 |
| CN109920846B true CN109920846B (zh) | 2023-11-03 |
Family
ID=66965235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910202429.1A Active CN109920846B (zh) | 2019-03-11 | 2019-03-11 | 晶体管及其形成方法、存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109920846B (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1450655A (zh) * | 2002-04-08 | 2003-10-22 | 台湾积体电路制造股份有限公司 | Soi金氧半场效电晶体 |
| CN1685523A (zh) * | 2002-09-30 | 2005-10-19 | 先进微装置公司 | 具有改良的载流子迁移率的垂直双栅极场效应晶体管及其形成方法 |
| CN102683417A (zh) * | 2012-05-17 | 2012-09-19 | 中国科学院微电子研究所 | Soi mos晶体管 |
| CN103165674A (zh) * | 2011-12-16 | 2013-06-19 | 台湾积体电路制造股份有限公司 | 具有多阈值电压的FinFET |
| CN103730505A (zh) * | 2012-10-15 | 2014-04-16 | 德州仪器公司 | 用于改进的亚阈值mosfet性能的i形栅极电极 |
| CN105374873A (zh) * | 2014-08-08 | 2016-03-02 | 台湾积体电路制造股份有限公司 | 具有多个位错平面的mosfet |
| US9293589B2 (en) * | 2012-01-25 | 2016-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| CN109314132A (zh) * | 2016-03-23 | 2019-02-05 | 派赛公司 | 用于soi晶体管的对接本体接触 |
-
2019
- 2019-03-11 CN CN201910202429.1A patent/CN109920846B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1450655A (zh) * | 2002-04-08 | 2003-10-22 | 台湾积体电路制造股份有限公司 | Soi金氧半场效电晶体 |
| CN1685523A (zh) * | 2002-09-30 | 2005-10-19 | 先进微装置公司 | 具有改良的载流子迁移率的垂直双栅极场效应晶体管及其形成方法 |
| CN103165674A (zh) * | 2011-12-16 | 2013-06-19 | 台湾积体电路制造股份有限公司 | 具有多阈值电压的FinFET |
| US9293589B2 (en) * | 2012-01-25 | 2016-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| CN102683417A (zh) * | 2012-05-17 | 2012-09-19 | 中国科学院微电子研究所 | Soi mos晶体管 |
| CN103730505A (zh) * | 2012-10-15 | 2014-04-16 | 德州仪器公司 | 用于改进的亚阈值mosfet性能的i形栅极电极 |
| CN105374873A (zh) * | 2014-08-08 | 2016-03-02 | 台湾积体电路制造股份有限公司 | 具有多个位错平面的mosfet |
| CN109314132A (zh) * | 2016-03-23 | 2019-02-05 | 派赛公司 | 用于soi晶体管的对接本体接触 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109920846A (zh) | 2019-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8530931B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6117738A (en) | Method for fabricating a high-bias semiconductor device | |
| TWI413211B (zh) | 具有高電壓電晶體的積體電路系統及其製造方法 | |
| JP2007049039A (ja) | 半導体装置 | |
| US10236375B2 (en) | High voltage metal oxide semiconductor device and manufacturing method thereof | |
| CN110767551B (zh) | Ldmos器件及其制作方法及调节其电性参数的方法 | |
| JP2013191760A (ja) | 半導体装置 | |
| US7476934B2 (en) | Structure for an LDMOS transistor and fabrication method thereof | |
| CN112071758A (zh) | 填埋式三维金属-氧化物场效应晶体管及制备方法 | |
| CN109920846B (zh) | 晶体管及其形成方法、存储器 | |
| CN109786467B (zh) | 晶体管及其形成方法、存储器 | |
| KR100488099B1 (ko) | 쇼오트 채널 모오스 트랜지스터 및 그 제조 방법 | |
| US11424342B2 (en) | Fabrication process comprising an operation of defining an effective channel length for MOSFET transistors | |
| CN109935636B (zh) | 晶体管及其形成方法、存储器 | |
| KR20120004774A (ko) | 더미 패턴을 포함하는 반도체 장치 및 레이아웃 | |
| CN113224168B (zh) | 半导体器件及其制造方法 | |
| TWI469349B (zh) | 高壓元件及其製造方法 | |
| TWI535022B (zh) | 高壓元件製造方法 | |
| CN113327983B (zh) | 半导体器件及其制造方法 | |
| CN113241375B (zh) | 半导体器件及其制造方法 | |
| CN114068725B (zh) | Pip电容器及pip电容器的制造方法 | |
| CN114171586B (zh) | 一种半导体装置及其制造方法 | |
| CN117476645B (zh) | 半导体器件及其制造方法、集成电路 | |
| CN113644135B (zh) | 场效晶体管及其制造方法 | |
| JP7252094B2 (ja) | 半導体装置及びトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |