CN113241375B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN113241375B
CN113241375B CN202110482497.5A CN202110482497A CN113241375B CN 113241375 B CN113241375 B CN 113241375B CN 202110482497 A CN202110482497 A CN 202110482497A CN 113241375 B CN113241375 B CN 113241375B
Authority
CN
China
Prior art keywords
gate
region
layer
extension
source region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110482497.5A
Other languages
English (en)
Other versions
CN113241375A (zh
Inventor
李乐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN202110482497.5A priority Critical patent/CN113241375B/zh
Publication of CN113241375A publication Critical patent/CN113241375A/zh
Priority to US17/555,062 priority patent/US11869935B2/en
Priority to TW110147877A priority patent/TWI788152B/zh
Application granted granted Critical
Publication of CN113241375B publication Critical patent/CN113241375B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

本发明提供了一种半导体器件及其制造方法，所述半导体器件包括：SOI衬底，包括自下向上的下层衬底、绝缘埋层和半导体层，所述半导体层中形成有器件有源区，所述器件有源区的外围环绕形成有沟槽隔离结构；栅极层，形成于所述半导体层上，所述栅极层从所述器件有源区延伸至所述沟槽隔离结构上；以及，源极区和漏极区，分别形成于所述栅极层两侧的所述器件有源区中，所述栅极层的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区和/或所述漏极区方向延伸。本发明的技术方案使得器件有源区与沟槽隔离结构的交界处的边缘漏电得到减小，提高了半导体器件的性能。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
绝缘体上半导体(SOI)结构包含下层衬底、绝缘埋层和上层半导体层，与常规的半导体衬底相比有诸多优点，例如：消除了闩锁效应、减小了器件的短沟道效应以及改善了抗辐照能力等，使得其广泛应用于射频、高压以及抗辐照等领域。
对于SOI器件来说，如何抑制浮体效应，一直是SOI器件研究的热点之一。针对浮体效应的解决措施其中之一是采用体接触的方式使体区中积累的空穴得到释放，体接触就是在绝缘埋层上方、上层半导体层底部处于电学浮空状态的体区和外部相接触，使得空穴不在该区积累。目前，常见的实现体引出的器件结构包含BTS(Body Tied to Source)结构、T型栅结构和H型栅结构等。
其中，参阅图1，图1是一种BTS结构的示意图，从图1中可看出，上层半导体层(未图示)中形成有浅沟槽隔离结构(未图示)环绕的器件有源区(未图示)，上层半导体层上形成有栅极层11，栅极层11两侧的器件有源区中分别形成有源极区12和漏极区13，在源极区12形成有体接触区14；且在向源极区12中离子注入形成体接触区14时，离子注入的范围从上层半导体层中延伸到部分区域(即图1中的A1区域)的栅极层11中，以确保形成的体接触区14与栅极层11接触。其中，长方形的栅极层11的两端从器件有源区上延伸至外围的浅沟槽隔离结构上，使得在器件有源区与浅沟槽隔离结构的交界处，晶体管的漏电大。
因此，如何降低晶体管的边缘漏电是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得器件有源区与沟槽隔离结构的交界处的边缘漏电得到减小，提高了半导体器件的性能。
为实现上述目的，本发明提供了一种半导体器件，包括：
SOI衬底，包括自下向上的下层衬底、绝缘埋层和半导体层，所述半导体层中形成有器件有源区，所述器件有源区的外围环绕形成有沟槽隔离结构；
栅极层，形成于所述半导体层上，所述栅极层从所述器件有源区延伸至所述沟槽隔离结构上；以及，
源极区和漏极区，分别形成于所述栅极层两侧的所述器件有源区中，所述栅极层的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区和/或所述漏极区方向延伸。
可选地，所述半导体器件还包括体接触区，形成于所述源极区中，且所述体接触区与所述栅极层接触。
可选地，所述半导体器件还包括栅极离子掺杂区，形成于所述栅极层中，且所述栅极离子掺杂区从所述栅极层的靠近所述体接触区的一侧向所述漏极区方向延伸；在所述源极区指向所述漏极区的方向上，所述体接触区与所述栅极离子掺杂区接触。
可选地，所述栅极层包括主栅和扩展栅，所述源极区和所述漏极区分别形成于所述主栅两侧的所述器件有源区中，所述主栅的至少一端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区和/或所述漏极区方向延伸，所述扩展栅至少从所述主栅向所述源极区方向延伸。
可选地，所述扩展栅至少从所述主栅向所述源极区方向延伸包括：
所述扩展栅从所述主栅向所述源极区方向延伸；或者，所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸。
可选地，当所述扩展栅从所述主栅向所述源极区方向延伸时，所述栅极离子掺杂区位于所述扩展栅中或从所述扩展栅中延伸至所述主栅中。
可选地，当所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸时，所述栅极离子掺杂区位于所述源极区一侧的扩展栅中，或者，从所述源极区一侧的扩展栅延伸至所述主栅中，或者，从所述源极区一侧的扩展栅延伸至所述漏极区一侧的扩展栅中。
可选地，所述源极区与所述漏极区的导电类型相同，所述体接触区与所述栅极离子掺杂区的导电类型相同，所述体接触区与所述源极区的导电类型不同。
可选地，所述栅极层与所述半导体层之间形成有栅介质层。
本发明还提供了一种半导体器件的制造方法，包括：
提供一SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述半导体层中形成有器件有源区，所述器件有源区的外围环绕形成有沟槽隔离结构；
形成栅极层于所述半导体层上，所述栅极层从所述器件有源区延伸至所述沟槽隔离结构上；以及，
形成源极区和漏极区于所述栅极层两侧的所述器件有源区中，所述栅极层的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区和/或所述漏极区方向延伸。
可选地，所述半导体器件的制造方法还包括形成体接触区于所述源极区中以及形成栅极离子掺杂区于所述栅极层中，所述体接触区与所述栅极层接触，所述栅极离子掺杂区从所述栅极层的靠近所述体接触区的一侧向所述漏极区方向延伸；在所述源极区指向所述漏极区的方向上，所述体接触区与所述栅极离子掺杂区接触。
可选地，所述栅极层包括主栅和扩展栅，所述源极区和所述漏极区分别形成于所述主栅两侧的所述器件有源区中，所述主栅的至少一端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区和/或所述漏极区方向延伸，所述扩展栅至少从所述主栅向所述源极区方向延伸。
可选地，所述扩展栅至少从所述主栅向所述源极区方向延伸包括：所述扩展栅从所述主栅向所述源极区方向延伸；或者，所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸。
可选地，当所述扩展栅从所述主栅向所述源极区方向延伸时，所述栅极离子掺杂区位于所述扩展栅中或从所述扩展栅中延伸至所述主栅中。
可选地，当所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸时，所述栅极离子掺杂区位于所述源极区一侧的扩展栅中，或者，从所述源极区一侧的扩展栅延伸至所述主栅中，或者，从所述源极区一侧的扩展栅延伸至所述漏极区一侧的扩展栅中。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件，由于栅极层的至少一端横跨器件有源区与沟槽隔离结构的交界处的部分向源极区和/或所述漏极区方向延伸，使得所述栅极层的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分的栅长增大，进而使得所述器件有源区与所述沟槽隔离结构的交界处的边缘漏电得到减小，提高了半导体器件的性能。
2、本发明的半导体器件的制造方法，通过使得形成的栅极层的至少一端横跨器件有源区与沟槽隔离结构的交界处的部分向源极区和/或所述漏极区方向延伸，使得所述栅极层的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分的栅长增大，进而使得所述器件有源区与所述沟槽隔离结构的交界处的边缘漏电得到减小，提高了半导体器件的性能。
附图说明
图1是现有的一种BTS结构的俯视示意图；
图2a～图2b是本发明实施例一的半导体器件的示意图；
图3a～图3b是本发明实施例二的半导体器件的示意图；
图4a～图4b是本发明实施例三的半导体器件的示意图；
图5a～图5b是本发明实施例四的半导体器件的示意图；
图6是本发明一实施例的半导体器件的制造方法的流程图。
其中，附图1～图6的附图标记说明如下：
11-栅极层；12-源极区；13-漏极区；14-体接触区；201-下层衬底；202-绝缘埋层；203-半导体层；21-栅极层；211-主栅；212-扩展栅；22-源极区；23-漏极区；24-体接触区；25-栅极离子掺杂区。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供了一种半导体器件，所述半导体器件包括SOI衬底、栅极层、源极区和漏极区，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述半导体层中形成有器件有源区，所述器件有源区的外围环绕形成有沟槽隔离结构；所述栅极层形成于所述半导体层上，所述栅极层从所述器件有源区延伸至所述沟槽隔离结构上；所述源极区和漏极区分别形成于所述栅极层两侧的所述器件有源区中，所述栅极层的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区和/或所述漏极区方向延伸。
下面参阅图2a～图5b详细描述本实施例提供的半导体器件，其中，图2a、图3a、图4a和图5a是半导体器件的俯视示意图，图2b是图2a所示的半导体器件沿AA’方向的剖面示意图，图3b是图3a所示的半导体器件沿BB’方向的剖面示意图，图4b是图4a所示的半导体器件沿CC’方向的剖面示意图，图5b是图5a所示的半导体器件沿DD’方向的剖面示意图。
所述SOI(绝缘体上半导体)衬底包括自下向上的下层衬底201、绝缘埋层202和半导体层203。所述半导体层203可由任何适当的半导体材料构成，包括但不限于：硅、锗、硅锗、硅碳化锗、碳化硅以及其他半导体，绝缘埋层202例如为氧化硅层。
所述半导体层203中形成有器件有源区(未图示)，所述器件有源区的外围环绕形成有沟槽隔离结构(未图示)。所述沟槽隔离结构的底面与所述绝缘埋层202接触，所述沟槽隔离结构的顶面与所述半导体层203的顶面齐平或略高于所述半导体层203的顶面。所述沟槽隔离结构的材质可以为氧化硅或氮氧硅等。
所述栅极层21形成于所述半导体层203上，所述栅极层21从所述器件有源区延伸至所述沟槽隔离结构上。
所述栅极层21与所述半导体层203之间形成有栅介质层(未图示)，所述栅极层21、所述栅介质层和所述半导体层203构成了寄生电容的结构。
所述栅介质层的材质可以为氧化硅(相对介电常数为4.1)或者相对介电常数大于7的高K介质，例如可以包括但不限于氮氧硅、二氧化钛、五氧化二钽等；或者，所述栅介质层的材质也可以为低介电常数的材料，例如为碳氧硅(SiOC，相对介电常数为2.5)、无机或有机旋涂玻璃(SOG，相对介电常数为小于或等于3)等。所述栅介质层采用低介电常数的材料，能够使得寄生电容得到减小。
所述源极区22和所述漏极区23分别形成于所述栅极层21两侧的所述器件有源区中，所述栅极层21下方的位于所述源极区22和所述漏极区23之间的区域为沟道区。其中，由于所述半导体层203的厚度很小，所述源极区22和所述漏极区23可以形成于所述半导体层203的整个厚度或部分厚度中。
所述栅极层21的至少一端(即一端或者两端)横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区22或所述漏极区23方向延伸，或者同时向所述源极区22和所述漏极区23方向延伸。其中，所述源极区22指向所述漏极区23的方向为栅长方向。
所述栅极层21的两端延伸至所述浅沟槽隔离结构上，如实施例一，如图2a和图2b所示，所述栅极层21的两端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分同时向所述源极区22和所述漏极区23方向延伸，使得所述栅极层21的形状为工字型；所述栅极层21两端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分(即工字型的“－”部位)的栅长L3大于所述栅极层21的位于两端之间的部分(即工字型的“|”部位)的栅长L1。
所述半导体器件还包括体接触区24，形成于所述源极区22中，且所述体接触区24与所述栅极层21接触。所述体接触区24可以形成于所述半导体层203的整个厚度或部分厚度中；所述体接触区24用于将位于所述沟道区下方的半导体层203(即体区)引出。
本文所称“接触”是指从俯视图上看区域边界需要接触，如实施例一，如图2a～图2b所示，所述体接触区24从所述源极区22向所述漏极区23方向延伸至所述体接触区24靠近所述栅极层21的一侧与所述栅极层21的位于两端之间的部分接触。
另外，所述半导体器件还包括栅极离子掺杂区25，形成于所述栅极层21中，且所述栅极离子掺杂区25从所述栅极层21的靠近所述体接触区24的一侧向所述漏极区23方向延伸；在所述源极区22指向所述漏极区23的方向上，所述体接触区24与所述栅极离子掺杂区25接触(包含部分接触和全部接触)。如实施例一，如图2a～图2b所示，所述栅极离子掺杂区25形成于所述栅极层21的位于两端之间的部分中，且在所述源极区22指向所述漏极区23的方向上，所述体接触区24靠近所述栅极层21的一侧与所述栅极离子掺杂区25全部接触。
另外，所述栅极层21可以包括主栅211和扩展栅212，所述源极区22和所述漏极区23分别形成于所述主栅211两侧的所述器件有源区中；所述主栅211的至少一端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区22或所述漏极区23方向延伸，或者同时向所述源极区22和所述漏极区23方向延伸，所述扩展栅212至少从所述主栅211向所述源极区22方向延伸。所述主栅211与所述扩展栅212可以垂直或非垂直。
如实施例二至实施例四，如图3a和图5b所示，所述主栅211的两端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分同时向所述源极区22和所述漏极区23方向延伸，使得所述主栅211的形状为工字型；所述主栅211两端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分(即工字型的“－”部位)的栅长L3大于所述主栅211的位于两端之间的部分(即工字型的“|”部位)的栅长L2。
并且，所述扩展栅212至少从所述主栅211向所述源极区22方向延伸包括：所述扩展栅212从所述主栅211向所述源极区22方向延伸；或者，所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸。在图3a～图3b和图4a～图4b所示的实施例中，所述扩展栅212从所述主栅211向所述源极区22方向延伸，所述栅极层21的形成有所述扩展栅212部分的栅长L1为所述主栅211与位于所述源极区22一侧的所述扩展栅212的总栅长；在图5a～图5b所示的实施例中，所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸，所述栅极层21的形成有所述扩展栅212部分的栅长L1为所述主栅211与位于所述源极区22一侧和所述漏极区23一侧的所述扩展栅212的总栅长。所述栅极层21的形成有所述扩展栅212部分的栅长L1大于所述主栅211的位于两端之间的部分的栅长L2。
并且，与图2a～图2b所示的实施例中的所述栅极层21的位于两端之间的整个部分的栅长为L1相比，图3a～图5b所示的实施例中仅将需要与所述体接触区24接触部分的栅极层21保持足够的栅长L1(即主栅211的位于两端之间的部分与扩展栅212的栅长之和)，而所述主栅211的位于两端与所述扩展栅212之间的部分的栅长减小为栅长L2，L2小于L1，使得所述栅极层21的面积得到减小，进而使得寄生电容得到减小、功耗降低以及导通电流增加，半导体器件的性能得到提高。
并且，如图3a～图5b所示，所述体接触区24从所述源极区22向所述漏极区23方向延伸至所述体接触区24靠近所述扩展栅212(位于所述源极区22一侧的扩展栅212)的一侧与所述扩展栅212接触。
并且，所述体接触区24的宽度可以不超过所述扩展栅212的宽度，或者，也可以超过所述扩展栅212的宽度，或者，也可以与所述扩展栅212的宽度相同。如图3a和图3b所示，所述体接触区24的宽度超过所述扩展栅212的宽度，且所述体接触区24环绕部分所述扩展栅212，所述扩展栅212的远离所述主栅211的一端被所述体接触区24所环绕；或者，如图4a～图4b和图5a～图5b所示，所述体接触区24的宽度未超过所述扩展栅212的宽度。从附图3a、附图4a和附图5a中可看出，体接触区24的宽度是指垂直于BB’或CC’或DD’方向的宽度。
并且，若所述扩展栅212从所述主栅211向所述源极区22方向延伸，则所述栅极离子掺杂区25从所述扩展栅212的靠近所述体接触区24的一侧向所述漏极区23方向延伸，所述栅极离子掺杂区25位于所述扩展栅212中或从所述扩展栅212中延伸至所述主栅211中。如图3a和图3b所示，所述栅极离子掺杂区25仅形成于所述扩展栅212中且未与所述主栅211接触，所述体接触区24环绕所述栅极离子掺杂区25；如图4a～图4b所示，所述栅极离子掺杂区25从所述扩展栅212的靠近所述体接触区24的一侧延伸至所述主栅211中。
若所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸，则所述栅极离子掺杂区25从所述扩展栅212(位于所述源极区22一侧的扩展栅212)的靠近所述体接触区24的一侧向所述漏极区23方向延伸，所述栅极离子掺杂区25可以位于所述源极区22一侧的扩展栅212中，或者，从所述源极区22一侧的扩展栅212延伸至所述主栅211中(如图5a～图5b所示)，或者，从所述源极区22一侧的扩展栅212延伸至所述漏极区23一侧的扩展栅212中。
并且，若所述体接触区24的宽度不超过所述扩展栅212的宽度，且所述体接触区24与所述栅极离子掺杂区25接触，则所述体接触区24与所述栅极离子掺杂区25的宽度可以相同。
并且，由于所述体接触区24与所述栅极层21接触，所述栅极离子掺杂区25从所述栅极层21的靠近所述体接触区24的一侧向所述漏极区23方向延伸，且在所述源极区22指向所述漏极区23的方向上，所述体接触区24与所述栅极离子掺杂区25接触，那么，所述体接触区24和所述栅极离子掺杂区25之间在水平方向上没有间隙。
所述体接触区24和所述栅极离子掺杂区25可以采用同一道离子注入工艺同时分别形成于所述半导体层203和所述栅极层21中，或者也可以采用不同道的离子注入工艺分别形成于所述半导体层203和所述栅极层21中。若所述体接触区24和所述栅极离子掺杂区25采用同一道离子注入工艺同时形成，且所述体接触区24和所述栅极离子掺杂区25之间在水平方向上没有间隙，则相比不同道的离子注入工艺，能够进一步确保所述体接触区24和所述栅极层21之间在水平方向上没有间隙，使得所述体接触区24和所述栅极层21之间能够直接接触，进而使得所述体接触区24能够将体区中积累的空穴得到释放而抑制浮体效应。
所述源极区22与所述漏极区23的导电类型相同，所述栅极离子掺杂区25与所述体接触区24的导电类型相同，所述体接触区24与所述源极区22的导电类型不同。若所述源极区22与所述漏极区23的导电类型为N型，则所述栅极离子掺杂区25与所述体接触区24的导电类型为P型；若所述源极区22与所述漏极区23的导电类型为P型，则所述栅极离子掺杂区25与所述体接触区24的导电类型为N型。N型的离子种类可以包括磷、砷等，P型的离子种类可以包括硼、镓等。
从上述半导体器件的结构可知，由于所述栅极层21的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区22和/或所述漏极区23方向延伸，使得所述栅极层21的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分的栅长L3相比位于所述栅极层21两端之间的部分的栅长L1增大，且大于图1所示的半导体器件结构中的长方形栅极层11的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分的栅长L1，使得所述器件有源区与所述沟槽隔离结构的交界处的边缘漏电得到减小，提高了半导体器件的性能。
并且，由于所述体接触区24需要与所述栅极层21接触才能起到抑制浮体效应的作用，而为了确保所述体接触区24能够与所述栅极层21接触，在对形成所述体接触区24的离子注入范围的设计时需要考量到栅极层21、体接触区24的制作工艺的CD(关键尺寸)以及所采用的掩膜版的对准精度的波动影响，需要将离子注入的范围延伸到栅极层21上，那么，需要与所述体接触区24接触处的栅极层21的栅长足够长；但是，若栅极层21的栅长太长，会影响半导体器件的性能，例如会导致栅极层21、栅介质层和半导体层203之间形成的寄生电容过大，以及导致功耗增加、导通电流减小等问题。因此，若将所述栅极层21设计为包括主栅211和扩展栅212，仅将需要与所述体接触区24接触部分的栅极层21保持足够的栅长(即与所述扩展栅212相连接处的主栅211与扩展栅212的栅长之和L1)，而所述主栅211的位于所述主栅211的两端与所述扩展栅212之间的部分的栅长减小为L2，栅长L2小于栅长L1，使得与图1和图2a中的栅极层两端之间的部分的整个栅长为L1的结构相比，位于所述半导体层上的栅极层的面积得到减小，栅极结构的主栅211可以用于一设计规则的最小尺寸，且栅极结构的沟道宽度在该主栅211下保持不变；并且，由于所述体接触区24和所述栅极离子掺杂区25之间在水平方向上没有间隙，从而使得在考量到栅极层21、体接触区24的制作工艺的CD(关键尺寸)以及所采用的掩膜版的对准精度的波动影响的同时，还能提高半导体器件的性能，使得寄生电容得到减小、功耗降低以及导通电流增加。
本发明一实施例提供一种半导体器件的制造方法，参阅图6，图6是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供一SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述半导体层中形成有器件有源区，所述器件有源区的外围环绕形成有沟槽隔离结构；
步骤S2、形成栅极层于所述半导体层上，所述栅极层从所述器件有源区延伸至所述沟槽隔离结构上；
步骤S3、形成源极区和漏极区于所述栅极层两侧的所述器件有源区中，所述栅极层的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区和/或所述漏极区方向延伸。
下面参阅图2a～图5b更为详细的介绍本实施例提供的半导体器件的制造方法。
按照步骤S1，提供一SOI(绝缘体上半导体)衬底，所述SOI衬底包括自下向上的下层衬底201、绝缘埋层202和半导体层203。
所述半导体层203可由任何适当的半导体材料构成，包括但不限于：硅、锗、硅锗、硅碳化锗、碳化硅以及其他半导体，绝缘埋层202例如为氧化硅层。
所述半导体层203中形成有器件有源区(未图示)，所述器件有源区的外围环绕形成有沟槽隔离结构(未图示)，浅沟槽隔离结构采用业界已知技术制成。所述沟槽隔离结构的底面与所述绝缘埋层202接触，所述沟槽隔离结构的顶面与所述半导体层203的顶面齐平或略高于所述半导体层203的顶面。所述沟槽隔离结构的材质可以为氧化硅或氮氧硅等。
按照步骤S2，形成栅极层21于所述半导体层203上，所述栅极层21从所述器件有源区延伸至所述沟槽隔离结构上。
可以先沉积栅极材料覆盖于所述半导体层203和所述沟槽隔离结构上，通过光刻胶的开口形成栅极结构的图案，再执行刻蚀工艺，以形成所需图案的所述栅极层21。
并且，在形成所述栅极层21于所述半导体层203上之前，可以先形成栅介质层(未图示)于所述半导体层203上。所述栅极层21、所述栅介质层和所述半导体层203构成了寄生电容的结构。
所述栅介质层的材质可以为氧化硅(相对介电常数为4.1)或者相对介电常数大于7的高K介质，例如可以包括但不限于氮氧硅、二氧化钛、五氧化二钽等；或者，所述栅介质层的材质也可以为低介电常数的材料，例如为碳氧硅(SiOC，相对介电常数为2.5)、无机或有机旋涂玻璃(SOG，相对介电常数为小于或等于3)等。所述栅介质层采用低介电常数的材料，能够使得寄生电容得到减小。
按照步骤S3，形成源极区22和漏极区23于所述栅极层21两侧的所述器件有源区中，所述栅极层21下方的位于所述源极区22和所述漏极区23之间的区域为沟道区。其中，由于所述半导体层203的厚度很小，所述源极区22和所述漏极区23可以形成于所述半导体层203的整个厚度或部分厚度中。
所述栅极层21的至少一端(即一端或者两端)横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区22或所述漏极区23方向延伸，或者同时向所述源极区22和所述漏极区23方向延伸。其中，所述源极区22指向所述漏极区23的方向为栅长方向。
所述栅极层21的两端延伸至所述浅沟槽隔离结构上，如图2a和图2b所示，所述栅极层21的两端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分同时向所述源极区22和所述漏极区23方向延伸，使得所述栅极层21的形状为工字型；所述栅极层21两端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分(即工字型的“－”部位)的栅长L3大于所述栅极层21的位于两端之间的部分(即工字型的“|”部位)的栅长L1。
所述半导体器件的制造方法还包括形成体接触区24于所述源极区22中以及形成栅极离子掺杂区25于所述栅极层21中，所述体接触区24与所述栅极层21接触，所述栅极离子掺杂区25从所述栅极层21的靠近所述体接触区24的一侧向所述漏极区23方向延伸，在所述源极区22指向所述漏极区23的方向上，所述体接触区24与所述栅极离子掺杂区25接触(包含部分接触和全部接触)。所述体接触区24可以形成于所述半导体层203的整个厚度或部分厚度中；所述体接触区24用于将位于所述沟道区下方的半导体层203(即体区)引出。
本文所称“接触”是指从俯视图上看区域边界需要接触，如图2a～图2b所示，所述体接触区24从所述源极区22向所述漏极区23方向延伸至所述体接触区24靠近所述栅极层21的一侧与所述栅极层21的位于两端之间的部分接触；所述栅极离子掺杂区25形成于所述栅极层21的位于两端之间的部分中，且在所述源极区22指向所述漏极区23的方向上，所述体接触区24靠近所述栅极层21的一侧与所述栅极离子掺杂区25全部接触。
另外，在所述步骤S2中形成的所述栅极层21可以包括主栅211和扩展栅212，所述源极区22和所述漏极区23分别形成于所述主栅211两侧的所述器件有源区中；所述主栅211的至少一端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区22或所述漏极区23方向延伸，或者同时向所述源极区22和所述漏极区23方向延伸，所述扩展栅212至少从所述主栅211向所述源极区22方向延伸。所述主栅211与所述扩展栅212可以垂直或非垂直。
如图3a～图5b所示的实施例中，所述主栅211的两端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分同时向所述源极区22和所述漏极区23方向延伸，使得所述主栅211的形状为工字型；所述主栅211两端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分(即工字型的“－”部位)的栅长L3大于所述主栅211的位于两端之间的部分(即工字型的“|”部位)的栅长L2。
并且，所述扩展栅212至少从所述主栅211向所述源极区22方向延伸包括：所述扩展栅212从所述主栅211向所述源极区22方向延伸；或者，所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸。在图3a～图3b和图4a～图4b所示的实施例中，所述扩展栅212从所述主栅211向所述源极区22方向延伸，所述栅极层21的形成有所述扩展栅212部分的栅长L1为所述主栅211与位于所述源极区22一侧的所述扩展栅212的总栅长；在图5a～图5b所示的实施例中，所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸，所述栅极层21的形成有所述扩展栅212部分的栅长L1为所述主栅211与位于所述源极区22一侧和所述漏极区23一侧的所述扩展栅212的总栅长。所述栅极层21的形成有所述扩展栅212部分的栅长L1大于所述主栅211的位于两端之间的部分的栅长L2。
并且，与图2a～图2b所示的实施例中的所述栅极层21的位于两端之间的整个部分的栅长为L1相比，图3a～图5b所示的实施例中仅将需要与所述体接触区24接触部分的栅极层21保持足够的栅长L1(即主栅211的位于两端之间的部分与扩展栅212的栅长之和)，而所述主栅211的位于两端与所述扩展栅212之间的部分的栅长减小为栅长L2，L2小于L1，使得所述栅极层21的面积得到减小，进而使得寄生电容得到减小、功耗降低以及导通电流增加，半导体器件的性能得到提高。
并且，如图3a～图5b所示，所述体接触区24从所述源极区22向所述漏极区23方向延伸至所述体接触区24靠近所述扩展栅212(位于所述源极区22一侧的扩展栅212)的一侧与所述扩展栅212接触。
并且，所述体接触区24的宽度可以不超过所述扩展栅212的宽度，或者，也可以超过所述扩展栅212的宽度，或者，也可以与所述扩展栅212的宽度相同。如图3a和图3b所示，所述体接触区24的宽度超过所述扩展栅212的宽度，且所述体接触区24环绕部分所述扩展栅212，所述扩展栅212的远离所述主栅211的一端被所述体接触区24所环绕；或者，如图4a～图4b和图5a～图5b所示，所述体接触区24的宽度未超过所述扩展栅212的宽度。从附图3a、附图4a和附图5a中可看出，体接触区24的宽度是指垂直于BB’或CC’或DD’方向的宽度。
并且，若所述扩展栅212从所述主栅211向所述源极区22方向延伸，则所述栅极离子掺杂区25从所述扩展栅212的靠近所述体接触区24的一侧向所述漏极区23方向延伸，所述栅极离子掺杂区25位于所述扩展栅212中或从所述扩展栅212中延伸至所述主栅211中。如图3a和图3b所示，所述栅极离子掺杂区25仅形成于所述扩展栅212中且未与所述主栅211接触，所述体接触区24环绕所述栅极离子掺杂区25；如图4a～图4b所示，所述栅极离子掺杂区25从所述扩展栅212的靠近所述体接触区24的一侧延伸至所述主栅211中。
若所述扩展栅212从所述主栅211分别向所述源极区22和所述漏极区23方向延伸，则所述栅极离子掺杂区25从所述扩展栅212(位于所述源极区22一侧的扩展栅212)的靠近所述体接触区24的一侧向所述漏极区23方向延伸，所述栅极离子掺杂区25可以位于所述源极区22一侧的扩展栅212中，或者，从所述源极区22一侧的扩展栅212延伸至所述主栅211中(如图5a～图5b所示)，或者，从所述源极区22一侧的扩展栅212延伸至所述漏极区23一侧的扩展栅212中。
并且，若所述体接触区24的宽度不超过所述扩展栅212的宽度，且所述体接触区24与所述栅极离子掺杂区25接触，则所述体接触区24与所述栅极离子掺杂区25的宽度可以相同。
并且，由于所述体接触区24与所述栅极层21接触，所述栅极离子掺杂区25从所述栅极层21的靠近所述体接触区24的一侧向所述漏极区23方向延伸，且在所述源极区22指向所述漏极区23的方向上，所述体接触区24与所述栅极离子掺杂区25接触，那么，所述体接触区24和所述栅极离子掺杂区25之间在水平方向上没有间隙。
所述体接触区24和所述栅极离子掺杂区25可以采用同一道离子注入工艺同时分别形成于所述半导体层203和所述栅极层21中，或者也可以采用不同道的离子注入工艺分别形成于所述半导体层203和所述栅极层21中(先形成所述体接触区24，再形成所述栅极离子掺杂区25；或者，先形成所述栅极离子掺杂区25，再形成所述体接触区24)。若所述体接触区24和所述栅极离子掺杂区25采用同一道离子注入工艺同时形成，且所述体接触区24和所述栅极离子掺杂区25之间在水平方向上没有间隙，则相比不同道的离子注入工艺，能够进一步确保所述体接触区24和所述栅极层21之间在水平方向上没有间隙，进而使得所述体接触区24和所述栅极层21之间能够直接接触，从而使得所述体接触区24能够将体区中积累的空穴得到释放而抑制浮体效应。
所述源极区22与所述漏极区23的导电类型相同，所述栅极离子掺杂区25与所述体接触区24的导电类型相同，所述体接触区24与所述源极区22的导电类型不同。若所述源极区22与所述漏极区23的导电类型为N型，则所述栅极离子掺杂区25与所述体接触区24的导电类型为P型；若所述源极区22与所述漏极区23的导电类型为P型，则所述栅极离子掺杂区25与所述体接触区24的导电类型为N型。N型的离子种类可以包括磷、砷等，P型的离子种类可以包括硼、镓等。
从上述步骤S1至步骤S3可知，由于所述栅极层21的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区22和/或所述漏极区23方向延伸，使得所述栅极层21的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分的栅长L3相比位于所述栅极层21两端之间的部分的栅长L1增大，且大于图1所示的半导体器件结构中的长方形栅极层11的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分的栅长L1，使得所述器件有源区与所述沟槽隔离结构的交界处的边缘漏电得到减小，提高了半导体器件的性能。
并且，由于所述体接触区24需要与所述栅极层21接触才能起到抑制浮体效应的作用，而为了确保所述体接触区24能够与所述栅极层21接触，在对形成所述体接触区24的离子注入范围的设计时需要考量到栅极层21、体接触区24的制作工艺的CD(关键尺寸)以及所采用的掩膜版的对准精度的波动影响，需要将离子注入的范围延伸到栅极层21上，那么，需要与所述体接触区24接触处的栅极层21的栅长足够长；但是，若栅极层21的栅长太长，会影响半导体器件的性能，例如会导致栅极层21、栅介质层和半导体层203之间形成的寄生电容过大，以及导致功耗增加、导通电流减小等问题。因此，若将所述栅极层21设计为包括主栅211和扩展栅212，仅将需要与所述体接触区24接触部分的栅极层21保持足够的栅长(即与所述扩展栅212相连接处的主栅211与扩展栅212的栅长之和L1)，而所述主栅211的位于所述主栅211的两端与所述扩展栅212之间的部分的栅长减小为L2，栅长L2小于栅长L1，使得与图1和图2a中的栅极层两端之间的部分的整个栅长为L1的结构相比，位于所述半导体层上的栅极层的面积得到减小，栅极结构的主栅211可以用于一设计规则的最小尺寸，且栅极结构的沟道宽度在该主栅211下保持不变；并且，由于所述体接触区24和所述栅极离子掺杂区25之间在水平方向上没有间隙，从而使得在考量到栅极层21、体接触区24的制作工艺的CD(关键尺寸)以及所采用的掩膜版的对准精度的波动影响的同时，还能提高半导体器件的性能，使得寄生电容得到减小、功耗降低以及导通电流增加。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (12)

1.一种半导体器件，其特征在于，包括：
SOI衬底，包括自下向上的下层衬底、绝缘埋层和半导体层，所述半导体层中形成有器件有源区，所述器件有源区的外围环绕形成有沟槽隔离结构；
栅极层，形成于所述半导体层上，所述栅极层从所述器件有源区延伸至所述沟槽隔离结构上；以及，
源极区和漏极区，分别形成于所述栅极层两侧的所述器件有源区中，所述栅极层的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区和/或所述漏极区方向延伸；
体接触区，形成于所述源极区中，且所述体接触区与所述栅极层在垂直所述SOI衬底方向上的投影接触；
栅极离子掺杂区，形成于所述栅极层中，且所述栅极离子掺杂区从所述栅极层的靠近所述体接触区的一侧向所述漏极区方向延伸；在所述源极区指向所述漏极区的方向上，所述体接触区与所述栅极离子掺杂区在垂直所述SOI衬底方向上的投影接触。
2.如权利要求1所述的半导体器件，其特征在于，所述栅极层包括主栅和扩展栅，所述源极区和所述漏极区分别形成于所述主栅两侧的所述器件有源区中，所述主栅的至少一端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区和/或所述漏极区方向延伸，所述扩展栅至少从所述主栅向所述源极区方向延伸。
3.如权利要求2所述的半导体器件，其特征在于，所述扩展栅至少从所述主栅向所述源极区方向延伸包括：
所述扩展栅从所述主栅向所述源极区方向延伸；或者，所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸。
4.如权利要求3所述的半导体器件，其特征在于，当所述扩展栅从所述主栅向所述源极区方向延伸时，所述栅极离子掺杂区位于所述扩展栅中或从所述扩展栅中延伸至所述主栅中。
5.如权利要求3所述的半导体器件，其特征在于，当所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸时，所述栅极离子掺杂区位于所述源极区一侧的扩展栅中，或者，从所述源极区一侧的扩展栅延伸至所述主栅中，或者，从所述源极区一侧的扩展栅延伸至所述漏极区一侧的扩展栅中。
6.如权利要求1所述的半导体器件，其特征在于，所述源极区与所述漏极区的导电类型相同，所述体接触区与所述栅极离子掺杂区的导电类型相同，所述体接触区与所述源极区的导电类型不同。
7.如权利要求1所述的半导体器件，其特征在于，所述栅极层与所述半导体层之间形成有栅介质层。
8.一种半导体器件的制造方法，其特征在于，包括：
提供一SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述半导体层中形成有器件有源区，所述器件有源区的外围环绕形成有沟槽隔离结构；
形成栅极层于所述半导体层上，所述栅极层从所述器件有源区延伸至所述沟槽隔离结构上；以及，
形成源极区和漏极区于所述栅极层两侧的所述器件有源区中，所述栅极层的至少一端横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区和/或所述漏极区方向延伸；
形成体接触区于所述源极区中以及形成栅极离子掺杂区于所述栅极层中，所述体接触区与所述栅极层在垂直所述SOI衬底方向上的投影接触，所述栅极离子掺杂区从所述栅极层的靠近所述体接触区的一侧向所述漏极区方向延伸；在所述源极区指向所述漏极区的方向上，所述体接触区与所述栅极离子掺杂区在垂直所述SOI衬底方向上的投影接触。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述栅极层包括主栅和扩展栅，所述源极区和所述漏极区分别形成于所述主栅两侧的所述器件有源区中，所述主栅的至少一端的横跨所述器件有源区与所述沟槽隔离结构的交界处的部分向所述源极区和/或所述漏极区方向延伸，所述扩展栅至少从所述主栅向所述源极区方向延伸。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，所述扩展栅至少从所述主栅向所述源极区方向延伸包括：所述扩展栅从所述主栅向所述源极区方向延伸；或者，所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，当所述扩展栅从所述主栅向所述源极区方向延伸时，所述栅极离子掺杂区位于所述扩展栅中或从所述扩展栅中延伸至所述主栅中。
12.如权利要求10所述的半导体器件的制造方法，其特征在于，当所述扩展栅从所述主栅分别向所述源极区和所述漏极区方向延伸时，所述栅极离子掺杂区位于所述源极区一侧的扩展栅中，或者，从所述源极区一侧的扩展栅延伸至所述主栅中，或者，从所述源极区一侧的扩展栅延伸至所述漏极区一侧的扩展栅中。
CN202110482497.5A 2021-04-30 2021-04-30 半导体器件及其制造方法 Active CN113241375B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110482497.5A CN113241375B (zh) 2021-04-30 2021-04-30 半导体器件及其制造方法
US17/555,062 US11869935B2 (en) 2021-04-30 2021-12-17 Semiconductor device and method of fabricating the same
TW110147877A TWI788152B (zh) 2021-04-30 2021-12-21 半導體器件及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110482497.5A CN113241375B (zh) 2021-04-30 2021-04-30 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN113241375A CN113241375A (zh) 2021-08-10
CN113241375B true CN113241375B (zh) 2022-09-30

Family

ID=77131833

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110482497.5A Active CN113241375B (zh) 2021-04-30 2021-04-30 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US11869935B2 (zh)
CN (1) CN113241375B (zh)
TW (1) TWI788152B (zh)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4614522B2 (ja) * 2000-10-25 2011-01-19 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US6800902B2 (en) * 2001-02-16 2004-10-05 Canon Kabushiki Kaisha Semiconductor device, method of manufacturing the same and liquid jet apparatus
JP3783156B2 (ja) * 2001-10-17 2006-06-07 株式会社日立製作所 半導体装置
US20050072975A1 (en) * 2003-10-02 2005-04-07 Shiao-Shien Chen Partially depleted soi mosfet device
JP4565512B2 (ja) * 2006-09-27 2010-10-20 Ｏｋｉセミコンダクタ株式会社 Ｆｅｔの容量取得用ｔｅｇおよび容量取得方法
US7820530B2 (en) * 2008-10-01 2010-10-26 Freescale Semiconductor, Inc. Efficient body contact field effect transistor with reduced body resistance
CN102623507B (zh) * 2012-04-10 2016-04-27 北京燕东微电子有限公司 栅下体引出高可靠ldmos功率器件
CN102683416B (zh) * 2012-05-17 2014-12-17 中国科学院微电子研究所 Soi mos晶体管
US9842858B2 (en) * 2015-11-18 2017-12-12 Peregrine Semiconductor Corporation Butted body contact for SOI transistor
US20170141134A1 (en) * 2015-11-18 2017-05-18 Peregrine Semiconductor Corporation Butted Body Contact for SOI Transistor
CN107516676B (zh) * 2016-06-17 2022-05-17 中国科学院上海微系统与信息技术研究所 一种基于soi的mos器件结构及其制作方法
US10224407B2 (en) 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof
CN110998862A (zh) * 2017-08-07 2020-04-10 Towerjazz松下半导体有限公司 半导体装置
CN110890421A (zh) * 2018-09-10 2020-03-17 长鑫存储技术有限公司 半导体器件
CN110943078A (zh) * 2018-09-21 2020-03-31 长鑫存储技术有限公司 半导体器件
US11183576B2 (en) * 2019-02-13 2021-11-23 Micron Technology, Inc. Gate electrode layout with expanded portions over active and isolation regions

Also Published As

Publication number Publication date
CN113241375A (zh) 2021-08-10
US20220352306A1 (en) 2022-11-03
US11869935B2 (en) 2024-01-09
TWI788152B (zh) 2022-12-21
TW202245264A (zh) 2022-11-16

Similar Documents

Publication Publication Date Title
KR101055710B1 (ko) 평면 후면 게이트 ｃｍｏｓ의 고성능 커패시터
US20050173764A1 (en) Self-aligned body tie for a partially depletion SOI device structure
KR20090030304A (ko) Ｊｆｅｔ 및 그 형성 방법
US5124764A (en) Symmetric vertical MOS transistor with improved high voltage operation
KR19980058391A (ko) Soi 반도체 소자 및 그의 제조방법
KR100233286B1 (ko) 반도체 장치 및 그 제조방법
US6958518B2 (en) Semiconductor device having at least one source/drain region formed on an isolation region and a method of manufacture therefor
CN113241375B (zh) 半导体器件及其制造方法
CN113224168B (zh) 半导体器件及其制造方法
CN113327983B (zh) 半导体器件及其制造方法
US20080272401A1 (en) Inverted Junction Field Effect Transistor and Method of Forming Thereof
US6060372A (en) Method for making a semiconductor device with improved sidewall junction capacitance
US11398552B2 (en) High-voltage semiconductor device and method of forming the same
KR19980067670A (ko) 더블 게이트 트랜지스터 제조방법
KR20000061459A (ko) 에스오아이 트랜지스터 및 그 제조방법
US10727063B2 (en) Methods of fabricating high voltage semiconductor devices
CN111009469B (zh) 绝缘体上半导体元器件及其制造方法
CN109935636B (zh) 晶体管及其形成方法、存储器
KR100863687B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
US20190378923A1 (en) Active semiconductor device on high-resistivity substrate and method therefor
KR100273688B1 (ko) 모스펫및그제조방법
TWI565073B (zh) 主動元件及應用其之高壓半導體元件
CN117673092A (zh) 半导体器件及其制造方法
CN118016533A (zh) Ldmos器件结构的制造方法
CN114695552A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant