CN110998862A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN110998862A
CN110998862A CN201880050013.6A CN201880050013A CN110998862A CN 110998862 A CN110998862 A CN 110998862A CN 201880050013 A CN201880050013 A CN 201880050013A CN 110998862 A CN110998862 A CN 110998862A
Authority
CN
China
Prior art keywords
region
transistor
gate electrode
semiconductor device
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880050013.6A
Other languages
English (en)
Inventor
平野博茂
栗山宽明
山田隆順
立岩健二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TowerJazz Panasonic Semiconductor Co Ltd
Original Assignee
TowerJazz Panasonic Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TowerJazz Panasonic Semiconductor Co Ltd filed Critical TowerJazz Panasonic Semiconductor Co Ltd
Publication of CN110998862A publication Critical patent/CN110998862A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

活性区域(1)具有形成第一及第二晶体管的体区域(10)、连接体区域的电位的连接部(18、28)以及将体区域和连接部连接的引出部(17、27)。形成于体区域的第一及第二晶体管的源极区域或漏极区域形成于共通区域。引出部从沟道区域分别分离并延伸，且在其上延伸出栅电极(14)。引出部的宽度比第一及第二晶体管的源极区域及漏极区域的接触部间的距离窄。连接部的宽度为在引出部上延伸的栅电极的栅极宽度以下。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，其包括连接形成有晶体管的体区域的电位的连接部。
背景技术
近年来，为谋求半导体集成电路的高性能化、低耗电化，正在探讨使用SOI(Silicon On Insulator)衬底。SOI衬底是在绝缘层上形成有薄的半导体层的衬底，通过形成到达绝缘层的元件分离膜，可实现元件间的完全分离。另外，通过在到达绝缘层的区域形成杂质扩散层，能够大幅降低结漏电流及结电容，从而适用于要求高速动作的半导体装置。
另一方面，在使用了SOI衬底的MOSFET中，由于体区域的电位为浮动状态，所以体区域的电位的变化对MOSFET的动作产生影响。体电位的变动(浮体效应)成为元件特性的偏差的原因，难以进行电路的边限设计。对于浮体效应考虑了各种各样的对策，但在体区域设置电极来固定电位的方法是最可靠的，是一般使用的方法。
作为向体区域形成接触的一种方法，专利文献1中记载有如下方法：在与形成MOSFET的元件区域相同的元件区域内设置与MOSFET的源/漏极区域相反导电型的区域(体接触区域)，将其边界由形成为T字、L字或H字的栅电极覆盖，由此将元件区域和体接触部分离。
图45是专利文献1所记载的被称作T字型的结构，通过T字型的栅电极108，将一个元件区域100分离成源极区域102、漏极区域104以及体接触区域106。栅电极108下的元件区域(体区域：晶体管的沟道部的区域)由与体接触区域106同导电型的半导体层构成，与体接触区域106电连接。
在专利文献1所记载的半导体装置中，使栅电极108延伸而分离源极区域102或漏极扩散层104和体接触区域106是考虑到自对准硅化物(Self Aligned Silide)工艺。即：
在应用了自对准硅化物工艺的情况下，在未形成栅电极108及形成于其侧壁上的侧壁绝缘膜的区域的元件区域100上，用硅化物膜进行覆盖。因此，如果不形成栅电极108以分离源极区域102或漏极区域104和体接触区域106，则这些区域经由硅化物膜电连接。这样，通过使栅电极延伸，能够将体接触区域从源极区域或漏极区域分离。
在专利文献1所记载的半导体装置中，与晶体管的源极和漏极的接触部间的距离L相比，与体接触区域106之间的连接部的宽度W1及体接触区域106的宽度W2较大，将体接触区域106和源极及漏极分离的栅极108b的宽度W3则更大。
另外，图46虽未记载于专利文献1，但表示使用图45所示的T字型的栅极的晶体管来设计3输入的NAND电路的情况。上部的三个晶体管是P沟道型晶体管，下部的三个晶体管是P沟道型晶体管。在该情况下，将体接触区域106分离的T字型的栅电极的横向部分108b成为伸出于晶体管的活性区域外的结构。因此，横向相邻的晶体管需要确保该栅极部分108b的分离，该栅极部分108b决定了布局面积。
作为向体区域形成接触的其它方法，在专利文献2中记载有从晶体管的体区域引出体接触区域的结构的半导体装置。
图47是专利文献2中记载的半导体装置，体接触区域203经由引出部202与晶体管的体区域201连接。在图47所示的半导体装置中，将体接触区域203与源极204及漏极205进行分离的栅极206的宽度W2小于源极204和漏极205的接触部间的距离L，但相对于引出部202的宽度W1，则为3倍以上的长度。另外，体接触区域203的宽度W3与栅极206的宽度W2相同。
另外，在开关电路等中使用的电路中，为了提高其耐压而使用串联连接晶体管的结构，在专利文献3中示出了其事例。电路结构示于专利文献3的图6中，布局结构如专利文献3的图19所示，是一种串联的晶体管各自的源极和漏极通过配线连接的结构，不是由一个活性化区域构成的结构。
现有技术文献
专利文献
专利文献1：日本特开2002－134755号公报
专利文献2：日本特开平9－252130号公报
专利文献3：日本特开2011－249466号公报
发明内容
发明所要解决的问题
在专利文献1记载的半导体装置中，栅电极经由栅极绝缘膜从源极区域102或漏极区域104也延伸到分离体接触区域106的栅电极108b上，因此，该区域的隔着栅极绝缘膜的与体部的电容、经由栅极横侧壁的与源极或漏极连接的接触部及配线电容等MOSFET的电容增加。因此，在具有体接触区域106的半导体装置中，多余的栅极电容及结电容增加，不能充分得到使用SOI衬底的优点即寄生电容的降低效果。
另外，就MOSFET的栅极长度而言，其一端由栅电极108决定，另一端由元件区域100决定，因此，在形成栅电极108时的光刻工序中，当与元件区域100的对位偏移时，存在栅极长度变动这样的问题。
另外，如图46所示，在配置多个T字型的栅极的晶体管来构成逻辑电路的情况下，由于以T字型的栅极的横向部分108b的长度限制了能够配置的间距，所以存在布局面积变大这样的问题。
另外，在专利文献2所记载的半导体装置中，由于将晶体管的体区域201和体接触区域203连接的引出部202的宽度W2较细，所以经由栅极绝缘膜的引出部的电容比专利文献1所记载的T字型的栅极小。但是，因为将体接触区域203与源极204及漏极205进行分离的栅极206的宽度W1比引出部202的宽度W2大3倍以上，所以栅极区域和体接触区域及晶圆衬底间的电容变大。因此，存在不能充分得到使用SOI衬底的优点即寄生电容的降低效果这样的问题。
本发明是鉴于上述问题而完成的，说明一种半导体装置，其具有连接形成有晶体管的体区域的电位的连接部(体接触)，能够降低栅极电容，抑制晶体管的速度性能劣化。
用于解决问题的技术方案
本发明提供一种半导体装置，在由元件分离区域划定的同一活性区域内形成有第一晶体管和第二晶体管，其中，活性区域具有形成第一晶体管及第二晶体管的体区域、连接该体区域的电位的连接部、以及将体区域和连接部连接的引出部。
形成于体区域的第一晶体管及第二晶体管分别具有：沟道区域、经由栅极绝缘膜形成于该沟道区域上的栅电极、形成为夹持沟道区域的源极区域及第一漏极区域，第一晶体管及第二晶体管的源极区域或漏极区域形成于共通区域，且为同电位。
引出部分别从第一晶体管及第二晶体管的各沟道区域向与沟道方向正交的方向分离并延伸，且在引出部上延伸出栅电极，引出部的宽度比第一晶体管及第二晶体管的源极区域及漏极区域的接触部间的距离窄，连接部的宽度为在引出部上延伸的栅电极的宽度以下。
发明效果
根据本发明，能够提供一种半导体装置，在具有体接触的半导体装置中，能够降低栅极电容、抑制晶体管速度性能的劣化。
附图说明
图1是示意性表示本发明第一实施方式的半导体装置的结构的俯视图。
图2是沿着图1的A－A’线的剖视图。
图3是沿着图1的B－B’线的剖视图。
图4是沿着图1的C－C’线的剖视图。
图5是表示第一实施方式的变形例1的半导体装置的结构的俯视图。
图6是表示第一实施方式的变形例2的半导体装置的结构的俯视图。
图7是表示第一实施方式的应用例1的半导体装置的结构的俯视图。
图8是表示第一实施方式的应用例2的半导体装置的结构的俯视图。
图9是表示第一实施方式的应用例3的半导体装置的结构的俯视图。
图10是表示本发明第二实施方式的半导体装置的结构的俯视图。
图11是示意性表示第二实施方式的应用例的半导体装置的结构的俯视图。
图12是表示本发明第三实施方式的半导体装置的结构的俯视图。
图13是沿着图12的A－A’线的剖视图。
图14是沿着图12的B－B’线的剖视图。
图15是表示第三实施方式的变形例的半导体装置的结构的俯视图。
图16是表示第三实施方式的应用例1的半导体装置的结构的俯视图。
图17是表示第三实施方式的应用例2的半导体装置的结构的俯视图。
图18是表示本发明第四实施方式的半导体装置的结构的俯视图。
图19是沿着图18的B－B’线的剖视图。
图20是表示第四实施方式的变形例的半导体装置的结构的俯视图。
图21是沿着图20的B－B’线的剖视图。
图22是表示本发明第五实施方式的半导体装置的结构的俯视图。
图23是表示本发明第五实施方式的半导体装置的结构的俯视图。
图24是表示本发明第六实施方式的半导体装置的结构的俯视图。
图25是示意性表示本发明第七实施方式的半导体装置的结构的俯视图。
图26是表示本发明第八实施方式的俯视图。
图27是表示本发明第八实施方式的另一例的俯视图。
图28是表示本发明第九实施方式的半导体装置的结构的俯视图。
图29是本发明第九实施方式的半导体装置的等效电路图。
图30是表示本发明第九实施方式的半导体装置的结构的俯视放大图。
图31是沿着图30的A－A’线的剖视图。
图32是表示本发明第十实施方式的半导体装置的结构的俯视图。
图33是表示本发明第十实施方式的半导体装置的结构的俯视放大图。
图34是沿着图33的A－A’线的剖视图。
图35是表示本发明第十一实施方式的半导体装置的结构的俯视图。
图36是本发明第十一实施方式的半导体装置的等效电路图。
图37是表示本发明第十二实施方式的半导体装置的结构的俯视图。
图38是表示本发明第十二实施方式的半导体装置的结构的俯视放大图。
图39是沿着图38的A－A’线的剖视图。
图40是表示本发明第十二实施方式的半导体装置的结构的俯视图。
图41是本发明第十二实施方式的半导体装置的等效电路图。
图42是表示本发明其它实施方式的半导体装置的结构的剖视图。
图43是表示本发明其它实施方式的半导体装置的结构的剖视图。
图44是表示本发明其它实施方式的半导体装置的结构的剖视图。
图45是表示现有的半导体装置的结构的俯视图。
图46是表示现有的半导体装置的应用例的俯视图。
图47是表示现有的半导体装置的结构的俯视图。
具体实施方式
以下，根据附图详细说明本发明的实施方式。此外，本发明的技术不限于以下的实施方式。另外，在不脱离实现本发明的效果范围的范围内，可以适当变化。
(第一实施方式)
图1～图4是示意性表示本发明第一实施方式的半导体装置的结构的图，图1是俯视图，图2～图4分别是沿着图1的A－A’线、B－B’线、C－C’线的剖视图。此外，在本实施方式中，以使用SOI衬底的例子进行说明，但不限于此。
本实施方式的半导体装置在由元件分离区域303划定的同一活性区域1内形成有第一晶体管11和第二晶体管21。活性区域1具有形成第一晶体管11及第二晶体管21的体区域10、连接体区域10的电位的连接部18、28、将体区域10和连接部18、28连接的引出部17、27。
形成于体区域10的第一晶体管11及第二晶体管21分别具有沟道区域12、22、经由栅极绝缘膜13、23形成于沟道区域12、22的栅电极14、24、形成为夹着沟道区域12、22的源极区域15、25及漏极区域16、26。另外，第一晶体管11及第二晶体管21的漏极区域16、26形成于共通区域中，且为同电位。此外，在本实施方式中，将形成漏极区域16、26的N+扩散层设为共通。另外，在本实施方式中，将漏极区域16、26形成于共通区域中，但也可以将源极区域15、25形成于共通区域中。
引出部17、27分别从第一晶体管11及第二晶体管21的各沟道区域12、22向与沟道方向正交的方向分离并延伸。另外，在引出部17、27上延伸出栅电极14、24。
在本实施方式中，引出部17、27的宽度W1比第一晶体管11及第二晶体管21的源极区域15、25及漏极区域16、26的接触部306之间的距离L窄。另外，连接部18、28的宽度W3为在引出部17、27上延伸的栅电极14、24的栅极宽度W2以下。此外，如本实施方式，在栅电极14、24的侧面形成有侧壁绝缘膜304的情况下，栅电极14、24的栅极宽度W2是指包含侧壁绝缘膜304的宽度。
以下，参照图1～图4详细说明本实施方式的半导体装置的具体的结构。
SOI衬底通过形成于硅衬底301上的由氧化硅膜构成的绝缘层302和形成于绝缘层302上的由单晶硅层构成的SOI层构成。在SOI层中形成有划定活性区域1的元件分离膜303。在活性区域1上，经由栅极绝缘膜13、23形成有栅电极14、24。
第一晶体管11和第二晶体管21由同沟道型的晶体管构成。在本实施方式中，例示了N沟道型的晶体管，但也可以由P沟道型的晶体管构成。
第一晶体管11及第二晶体管21的沟道区域12、22由P－扩散层构成，源极区域15、25及漏极区域16、26由N+扩散层构成。此外，N+扩散层优选到达绝缘层302。另外，引出部17、27由P－扩散层构成，连接部18、28由P+扩散层构成。另外，连接部18、28经由接触部306通过配线层307相互连接。
元件分离膜303优选在形成浅的槽之后，使用在该槽内埋入绝缘膜的所谓的浅槽隔离(STI：Shallow Trench Isolation)法形成。
在本实施方式中，通过将引出部17、27的宽度W1设为晶体管11、21的源极区域15、25和漏极区域16、26的接触部306之间的距离L以下，使其具有一种与现有的结构相比降低了栅极电容的结构。
另外，引出部17、27上的栅电极14、24的栅极宽度W2只要是相对于引出部17、27的宽度W1扩大了掩模偏移宽度量的宽度即可，因此，将其设为扩大了栅极的掩模偏移宽度量的宽度以下。在此，掩模偏移宽度可以设为最小加工尺寸的1/2以下。例如，如果将最小加工尺寸设为引出部17、27的宽度W1，则在该宽度W1为200nm的情况下，掩模偏移宽度可以设为100nm以下。
这样，通过尽可能缩短引出部17、27上的栅电极14、24的栅极宽度W2，也能够降低栅极与硅衬底301之间的电容等。
另外，考虑第一晶体管11和第二晶体管21的配置间距受到引出部17、27上的栅电极14、24的分离宽度限制的情况，为使布局面积最小，连接部18、28的宽度W3设为引出部17、27上的栅电极14、24的栅极宽度W2以下。由此，能够使第一晶体管11和第二晶体管21的配置间距最小。另外，因为连接部18、28的W3也被设定得短，所以形成了与栅极的电容也能够设定得小的结构。
根据本实施方式，能够降低栅极电容，同时能够减小晶体管的配置间距，能够减小布局面积。由此，能够提供可抑制晶体管的速度性能劣化的半导体装置。
另外，在图1的例子中，对于引出部17、27的整体，宽度W1为栅电极14、24的栅极宽度W2以下。
另外，其中连接部18及连接部28分别向上方部延伸，通过接触层306与配线层307连接。即，连接部18和连接部28经由配线层307连接。
与此相对，连接部18和连接部28也可以通过活性区域直接连接。310是非活性区域，在半导体装置的制造工序中根据加工上的情况，需要为具有一定程度的宽度的区域。因此，宽度W3的连接部之间多有隔开一定程度的距离进行配置的情况。也可以设为在隔开这样的距离的基础上，将连接部18和连接部28通过活性区域直接连接的结构。
(第一实施方式的变形例1)
图5是示意性表示第一实施方式的变形例1中的半导体装置的结构的俯视图。
在第一实施方式中，使连接部18、28的宽度W3比引出部17、27的宽度W1宽，但在本变形例1中，将连接部18、28的宽度W3设为与引出部17、27的宽度W1相同的大小。由此，因为布局变得简单，所以加工性稳定。此外，由于形成了一种进一步降低了栅极电容的结构，所以能够实现进一步的高速化。
(第一实施方式的变形例2)
图6是示意性表示第一实施方式的变形例2中的半导体装置的结构的俯视图。
在第一实施方式中，第一晶体管11中的连接部18和第二晶体管21中的连接部28经由接触部306通过配线层307相互连接，但在本变形例2中，通过P+扩散层30将连接部18、28相互连接。由此，因为无需在一侧连接部28中配置接触部306或配线层307，所以也可以作为其他的配线区域来使用，能够提高布局的设计自由度。
(第一实施方式的应用例1)
图7是示意性表示第一实施方式的应用例1中的半导体装置的结构的俯视图。
本应用例是使用第一实施方式中所示的结构的晶体管构成逻辑电路的应用例。具体而言，是配置有两个3输入的NAND电路41、42的结构。43是接地电压信号，44是电源电压信号。电路41是相对于三个输入40A、40B、40C以40D为输出的电路。
在本应用例中，在四个体区域10A～10D中分别形成有三个晶体管，各晶体管的源极区域和漏极区域在扩散层被共用。由此，能够最小化晶体管的配置间距，将布局面积设计得小。
(第一实施方式的应用例2)
图8是示意性表示第一实施方式的应用例2中的半导体装置的结构的俯视图。
在本应用例中，不是通过元件分离区域将3输入的NAND电路41和42之间进行分离，而是通过体区域10A、10B将它们之间相连，在该体区域10A、10B上形成有将晶体管断开的栅电极51、52。由此，两个NAND电路41、42之间被电分离。此外，栅电极51与接地电压信号43连接，栅电极52与电源电压信号44连接。通过设为这样的布局，能够简化体区域10A、10B，因此，也能够提高加工稳定性，进而提高产品的成品率。
(第一实施方式的应用例3)
图9是示意性表示第一实施方式的应用例3中的半导体装置的结构的俯视图。
在本应用例中，也是使用第一实施方式中所示的结构的晶体管构成逻辑电路的应用例。具体而言，是将两个倒相电路61、62串联连接的结构。63是接地电压信号，64是电源电压信号。
在本应用实例中，是相对于倒相电路61的晶体管的驱动能力，将倒相电路62的晶体管的驱动能力设为两倍的结构。倒相电路62的晶体管使用被分割成两个的晶体管，它们的栅极为通过栅极层连接的结构。
在本应用例中，是将P沟道型晶体管和N沟道型晶体管在对置的区域部侧连接的结构，但也可以是在连接部侧连接的布局。
(第二实施方式)
图10是示意性表示本发明第二实施方式的半导体装置的结构的俯视图。
在第一实施方式中，第一晶体管11和第二晶体管21相对于栅极方向在垂直方向上配置，但在本实施方式中，相对于第一晶体管11在栅极方向上还配置有第三晶体管31。此外，在本实施方式中，第三晶体管31形成于与形成有第一晶体管11的活性区域1相同的区域。
在活性区域1，具有形成第三晶体管31的第二体区域10B、连接第二体区域10B的电位的第二连接部38、将第二体区域10B和第二连接部38连接的第二引出部37。第二引出部37从第三晶体管31的沟道区域向与第一晶体管11的引出部17相反的方向延伸，第二连接部38形成于与第一晶体管11的连接部18共通的区域，且为同电位。在本实施方式中，第一晶体管11的连接部18和第三晶体管11的第二连接部38由相同的扩散层形成。
在本实施方式中，通过将两个连接部18、38设为共通，能够缩小布局面积，另外，在工艺上，有时不能将元件分离区域的大小加工到一定尺寸以下，这样，通过共用两个连接部18、38，能够确保元件分离区域的大小，能够进行稳定的形成。
(第二实施方式的应用例)
图11是示意性表示第二实施方式的应用例的半导体装置的结构的俯视图。
本应用例是使用第二实施方式的半导体装置的结构构成逻辑电路的应用例。具体而言，为配置有两个3输入的NAND电路41、43的结构。
在本应用例中，通过共用在电路41中形成于体区域10A的晶体管的连接部18和在电路43中形成于体区域10B的晶体管的连接部38，能够减小布局面积。此外，在本实施方式中，仅将连接部18和连接部38在纵向方向上共用，但还可以通过活性区域与相邻的晶体管的连接部也实现共用。
(第三实施方式)
图12～图14是示意性表示本发明第三实施方式的半导体装置的结构的图，图12是俯视图，图13、14分别是沿着图12的A－A’线、B－B’线的剖视图。
在第一实施方式中，形成于体区域的两个晶体管由同沟道型的晶体管构成，但在本实施方式中，形成于体区域的两个晶体管由互补型的晶体管构成。而且，本实施方式的半导体装置是使用互补型的晶体管构成逻辑电路(倒相电路)的应用例。
在本实施方式中，在由元件分离区域303划定的同一活性区域1内形成有P沟道的晶体管11和N沟道的晶体管21。活性区域1具有形成晶体管11、21的体区域10、连接体区域10的电位的连接部18、28、将体区域10和连接部18、28连接的引出部17、27。
形成于体区域10的晶体管11、21分别具有沟道区域12、22、通过栅极绝缘膜形成于沟道区域12、22上的栅电极14、24、以夹持沟道区域12、22的方式形成的源极区域15、25以及漏极区域16、26。另外，晶体管11、21的漏极区域16、26形成于共通区域中，且为同电位。此外，在本实施方式中，在由N+扩散层构成的漏极区域16和由P+扩散层构成的漏极区域26上形成有硅化物层305，且为同电位。
输入信号与各晶体管的栅极14、24连接，以共用的漏极区域16、26为输出。在本实施方式中，沿相同方向引出连接部18、28，分别与电源电位和接地电位连接。
在本实施方式中，可以在一个活性区域1内形成逻辑电路，可以在紧凑的区域内构成逻辑电路。
(第三实施方式的变形例)
图15是示意性表示第三实施方式的变形例的半导体装置的结构的俯视图。
本变形例形成将两个晶体管的连接部18、28向不同的方向引出的结构。由此，由于能够将电源电位及接地电位向不同的方向引出，所以在配置多个逻辑电路时，容易共用各逻辑电路中的连接部进行配置。
(第三实施方式的应用例1)
图16是示意性表示第三实施方式的应用例1中的半导体装置的结构的俯视图。
本应用例是由两个P沟道型晶体管和两个N沟道型晶体管构成2输入NAND的例子。栅电极140A、140D是第一输入信号，栅电极140B、140C是第二输入信号。通过这样的结构，能够实现减小了高度方向的紧凑的布局。
(第三实施方式的应用例2)
图17是示意性表示第三实施方式的应用例2中的半导体装置的结构的俯视图。
本应用例是将2输入NAND电路151、152折回配置的构成例。通过这样的结构，能够实现紧凑的布局。
(第四实施方式)
图18、19是示意性表示本发明第四实施方式的半导体装置的结构的图，图18是俯视图，图19是沿着图18的B－B’线的剖视图。
在第一实施方式中，如图1所示，从形成于体区域10的晶体管的沟道区域12向与沟道方向正交的方向延伸出引出部17，但在本实施方式中，设为从与引出部17延伸的一侧相反的一侧进一步延伸出引出部17B的结构。此外，在引出部17上延伸的栅电极14和在引出部17B上延伸的栅电极14形成相同形状。
作为晶体管，引出部17、17B也作为沟道稍微有助于进行动作。因此，通过将引出部17、17B相对于体区域10在与沟道方向正交的方向上对称地设置，即使在进行栅极加工时，在与沟道方向正交的方向产生了掩模偏移的情况下，也能够抑制晶体管特性的变动。由此，能够以稳定的晶体管特性进行设计。
(第四实施方式的变形例)
图20、21是示意性表示第四实施方式的变形例的半导体装置的结构的图，图20是俯视图，图21是沿着图20的B－B’线的剖视图。
在本变形例中，形成连接体区域10的电位的连接部18B进一步连接于引出部17B的结构。由此，因为能够在形成于体区域10的两侧的连接部18、18B共用体区域10的电位，所以能够得到更稳定的晶体管特性。
(第五实施方式)
图22、23是示意性表示本发明第五实施方式的半导体装置的结构的俯视图。
在第一实施方式中，形成于沟道区域上的栅电极14的宽度和在引出部17上延伸的栅电极14的宽度相同，但在本实施方式中，形成于沟道区域上的栅电极14A的宽度和在引出部17上延伸的栅电极14B的宽度不同。在图22中，栅电极14A的宽度比栅电极14B的宽度宽，在图23中，栅电极14A的宽度比栅电极14B的宽度窄。另外，形成于沟道区域上的栅电极14A和在引出部17上延伸的栅电极14B的边界P位于形成有晶体管的体区域10的边界的外侧。
在本实施方式中，形成于沟道区域上的栅电极14A与体区域10的边界正交。由此，即使在进行栅极加工时，在与沟道方向正交的方向上产生掩模偏移的情况下，也能够抑制晶体管特性的变动。
另外，如图23所示，在栅电极14A的宽度比栅电极14B的宽度窄的情况下，通过使栅电极14B与引出部17的边界正交，能够降低由栅电极14的侧壁绝缘膜304带来的电容。
(第六实施方式)
图24是示意性表示根据本发明第六实施方式的半导体装置的结构的俯视图。
在本实施方式中，形成于沟道区域上的栅电极14A的宽度与在引出部17上延伸的栅电极14B的宽度不同，且栅电极14A和栅电极14B的边界S位于形成有晶体管的体区域10的边界的内侧。
在本实施方式中，形成于沟道区域上的栅电极14A和在引出部17上延伸的栅电极14B的边界S具有135度以上的角度。由此，由于晶体管的源极区域15及漏极区域16相对于栅电极14A的角度为135度以上，所以即使在源漏极间施加了高电压的情况下，也能够抑制在栅极缘部发生破坏。
(第七实施方式)
图25是示意性表示本发明第七实施方式的半导体装置的结构的俯视图。
在本实施方式中，形成于沟道区域上的栅电极14A与在引出部17上延伸的栅电极14B的边界S1，和形成有晶体管的体区域10与引出部17的边界S2相互正交。由此，即使在进行栅极加工时，在与沟道方向正交的方向上产生掩模偏移的情况下，也能抑制晶体管特性的变动。此外，即使在源极漏极间施加了高电压的情况下，也能够抑制在栅极缘部发生破坏。
(第八实施方式)
在将传输给天线的信号进行分离的开关电路中，有时施加高电压，为了与此对应，采用将多个晶体管串联连接的结构。但是，在这些开关电路中，也要求降低各处的电容并确保高速特性。
图26是表示这种电路的应用例的俯视图。在本应用例中，是在体区域10串联排列多个晶体管，相邻的晶体管的源极区域和漏极区域通过扩散层连接的结构。另外，在经由引出部17连接到体区域10的各连接部18上，经由高电阻R1连接有信号线，另外，在各栅极电极14上，也经由高电阻R2连接有信号线。
如本应用例那样，相邻的晶体管的源极区域和漏极区域不通过配线连接，而是通过扩散层连接，由此，能够大幅降低连接于各源极区域及漏极区域的触点、配线和栅极间的电容、晶圆衬底间的电容。
另外，如图27所示，通过在多个晶体管的源极区域或漏极区域共用的部分Q上，消除触点或配线，能够大幅降低它们和栅极间的电容，能够实现寄生电容的降低。
(第九实施方式)
在第八实施方式中，示出串联连接有四个晶体管的一个晶体管组，但在本实施方式中，如图28所示，形成配置有多组晶体管的结构。
在图28中，从左端起在源极区域和漏极区域之间配置第一晶体管组的第一至第四栅电极G0A、G1A、G2A、G3A。接着，在漏极区域和源极区域之间配置第二晶体管组的第四至第一栅电极G3B、G2B、G1B、G0B。通过这样配置，可以构成栅极长度大的晶体管组。各晶体管组的栅电极通过上层的配线G0、G1、G2、G3实现共用。另外，各晶体管组的沟道区域经由栅电极下的引出部及连接部，通过上层的配线Sub0、Sub1、Sub2、Sub3实现共用。
在此未图示，但可以采用从Sub0、Sub1、Sub2、Sub3分别经由电阻体连接于BODY信号的等结构。另外，在本实施方式中，沟道区域的电位仅在附图的上侧的配线层表示为Sub0、Sub1、Sub2、Sub3，但通过设为从附图的下侧也引出的结构，且从上下两侧设定沟道区域的电位的结构，形成能够抑制沟道区域的浮动的结构。本实施方式的等效电路如图29所示。
图30是图28的左上的放大图。图31表示沿着该附图的A－A’线的剖视图。从该剖视图可知，首先，具有晶体管的栅电极G0A、G1A、G2A、G3A、G0B、G1B、G2B、G3B，在其上层具有第一配线层(附图上无符号)，并且在上层形成有第二配线层。在此，第二配线层从剖视图的左侧起为Source0(M2A)、Drain3(M2B)、Source0(M2C)，存在Source0和Drain3之间的配线电容。特别是在配线层厚度变厚时，该电容变大，对动作速度也有影响，所以一般希望减小。
(第十实施方式)
在本实施方式中，如图32所示，形成相对于上述第九实施方式降低了Source0和Drain3之间的配线电容的结构。图33是图32的左上的放大图。图34表示沿着该附图的A－A’线的剖视图。从该剖视图可知，首先，具有晶体管的栅电极G0A、G1A、G2A、G3A、G0B、G1B、G2B、G3B，在其上层具有第一配线层(附图上无符号)，并且在上层形成有第二配线层，但在A－A’截面中，从剖视图左侧起仅有Source0(M2A)、Source0(M2C)，不存在Drain3。因此，是大幅降低了Source0和Drain3之间配线电容的结构，还是与动作速度的改善相关的结构。
(第十一实施方式)
在本实施方式中，如图35所示，形成针对处于一个晶体管组中的串联连接的四个晶体管的中间节点，连接了各晶体管组间的节点的结构。图中表示为N1、N2、N3的地方，是连接各节点的配线。本实施方式的等效电路如图36所示。根据本结构，即使在各晶体管组中，因晶体管的特性和电容偏差而产生了施加电位等不同等的状况，也因为是连接了各晶体管组间的节点的结构，所以具有抑制其影响度的效果。
(第十二实施方式)
在本实施方式中，如图37所示，相对于上述第十一实施方式形成如下结构，通过形成第三配线层，将由第二配线层形成的source0及Drain3分别强化，降低电阻。图38是图37的左上的放大图。图39表示沿着该附图的A－A’线的剖视图。从该剖视图可知，Source0(M2A)和Source0(M2C)是通过第三配线层连接的结构。虽然未图示，但在图38的附图的下方的截面中，由第二配线层形成的Drain3是通过第三配线层连接的结构。由第三配线层形成的Source0和Drain3在平面上具有空间而形成，所以是电容也较少的结构，也是与动作速度的改善相关的结构。
(第十三实施方式)
在本实施方式中，如图40所示，通过连接两个上述第十二实施方式，形成了整体上串联连接了8个晶体管的结构。本实施方式的等效电路如图41所示。
在第十二实施方式的图37中也示出的Source0和Drain3间的电容具有第三配线层间的电容等某种一定的电容C。在考虑8级串联连接的晶体管的情况下，也可以将4级晶体管设为8级的结构，在该情况下，电容C也降低了与第一配线的Source0和Drain3的距离分开的量相应的电容，但是，例如厚膜的第三配线层间的电容却降得少。因此，电容C不降低，Source0和Drain3间的第三配线层的距离变大，则相应地成为例如2倍左右的电容2C。与此相对，在连接两个4级结构的结构中，由于总电容为电容的串联接合，所以可以设为1/2*C。因此，在多级连接中，在也重视总电容的降低的情况下，有时优选第九至第十二实施方式所示的结构和将它们串联连接的结构的复合结构，通过设计上适当地选择，能够得到进一步降低了电容的结构。
以上，通过优选实施方式说明了本发明，但这样的描述不是限定事项，当然，能够进行各种变更。例如，在上述实施方式中，描述了在SOI衬底上形成晶体管的例子，但不限于此，也可以在一般的硅衬底上形成晶体管。
在该情况下，本发明的半导体装置的俯视图与图1所示的结构相同，沿着图1的A－A’线、B－B’线、C－C’线的剖视图为图42～44所示的结构。
在P－硅衬底301上形成有划定活性区域1的元件分离膜303，在活性区域1上，经由栅极绝缘膜13、23形成有栅电极14、24。第一晶体管11及第二晶体管21的沟道区域12、22由P－硅衬底(或形成于硅衬底上的P－阱区域)构成，源极区域15、25及漏极区域16、26由N+扩散层构成。引出部17、27由P－硅衬底(或形成于硅衬底上的P－阱区域)P－扩散层构成，连接部18、28由P+扩散层构成。
符号说明
1 活性区域
10 体区域
11 第一晶体管
12、22 沟道区域
13、23 栅极绝缘膜
14、24 栅电极
15、25 源极区域
16、26 漏极区域
17、27、37 引出部
18、28、38 连接部
21 第二晶体管
31 第三晶体管
301 硅衬底
302 绝缘层
303 元件分离膜
304 侧壁绝缘膜
305 硅化物层
306 接触部
307 配线层

Claims (16)

1.一种半导体装置，在由元件分离区域划定的同一活性区域内形成有第一晶体管和第二晶体管，其中，
所述活性区域具有形成所述第一晶体管及所述第二晶体管的体区域、连接该体区域的电位的连接部、以及将所述体区域和所述连接部连接的引出部，
形成于所述体区域的所述第一晶体管及所述第二晶体管分别具有沟道区域、经由栅极绝缘膜形成于该沟道区域上的栅电极、以及形成为夹持所述沟道区域的源极区域及漏极区域，
所述第一晶体管及所述第二晶体管的源极区域或漏极区域形成于共通区域，且为同电位，
所述引出部从所述第一晶体管及所述第二晶体管的各沟道区域向与沟道方向正交的方向分别分离并延伸，且在所述引出部上延伸出所述栅电极，
所述引出部的宽度比所述第一晶体管及所述第二晶体管的源极区域及漏极区域的接触部间的距离窄，
所述连接部的宽度为在所述引出部上延伸的所述栅电极的栅极宽度以下。
2.根据权利要求1所述的半导体装置，其中，
在所述引出部上延伸的所述栅电极的栅极宽度为相对于所述引出部扩大了所述栅电极的掩模偏移宽度的宽度以下。
3.根据权利要求1所述的半导体装置，其中，
所述连接部的宽度为与所述引出部的宽度相同的大小。
4.根据权利要求1所述的半导体装置，其中，
所述第一晶体管及所述第二晶体管的各引出部从各沟道区域向同一方向延伸。
5.根据权利要求1所述的半导体装置，其中，
所述活性区域由形成于衬底上的绝缘层上的半导体层构成。
6.根据权利要求1所述的半导体装置，其中，
所述第一晶体管及所述第二晶体管由同沟道型的晶体管构成。
7.根据权利要求1所述的半导体装置，其中，
形成于所述沟道区域上的栅电极的宽度和在所述引出部上延伸的栅电极的宽度相同。
8.根据权利要求1所述的半导体装置，其中，
所述活性区域还具有：形成第三晶体管的第二体区域、连接该第二体区域的电位的第二连接部、以及将所述第二体区域和所述第二连接部连接的第二引出部，
所述第二引出部从所述第三晶体管的沟道区域向与所述第一晶体管或所述第二晶体管的引出部相反的方向延伸，
所述第二连接部形成于与所述第一晶体管或所述第二晶体管的连接部共通的区域，且为同电位。
9.根据权利要求1所述的半导体装置，其中，
在所述第一晶体管及所述第二晶体管的各沟道区域，从与所述引出部延伸的一侧相反侧延伸出第三引出部，
在所述引出部上延伸的所述栅电极和在所述第三引出部上延伸的所述栅电极形成相同形状。
10.根据权利要求9所述的半导体装置，其中，
在所述第三引出部上还连接有连接所述体区域的电位的第三连接部。
11.根据权利要求1所述的半导体装置，其中，
在形成于所述沟道区域上的栅电极的宽度和在所述引出部上延伸的栅电极的宽度不同，且形成于所述沟道区域上的栅电极和在所述引出部上延伸的栅电极的边界位于形成有所述第一晶体管及所述第二晶体管的体区域的边界外侧的情况下，形成于所述沟道区域上的栅电极与所述体区域的边界正交。
12.根据权利要求1所述的半导体装置，其中，
在形成于所述沟道区域上的栅电极的宽度和在所述引出部上延伸的栅电极的宽度不同，且形成于所述沟道区域上的栅电极和在所述引出部上延伸的栅电极的边界位于形成有所述第一晶体管及所述第二晶体管的体区域的边界内侧的情况下，形成于所述沟道区域上的栅电极和在所述引出部上延伸的栅电极的边界形成135度以上的角度。
13.根据权利要求1所述的半导体装置，其中，
形成于所述活性区域内的第一晶体管组具有源极区域和漏极区域，为晶体管从源极区域侧串联连接而成的结构，该晶体管包括与位于所述源极区域和漏极区域之间的第一栅极连接的第一晶体管及与第二栅极连接的第二晶体管。
14.根据权利要求1所述的半导体装置，其中，
形成于所述活性区域内的第一晶体管组具有源极区域和漏极区域，晶体管从源极区域侧串联连接，该晶体管包括与位于所述源极区域和漏极区域之间的第一栅极连接的第一晶体管及与第二栅极连接的第二晶体管，
形成于所述活性区域内的第二晶体管组具有与所述源极区域同节点的源极区域和与所述漏极区域同节点的漏极区域，为晶体管从源极区域侧串联连接而成的结构，该晶体管包括与位于所述源极区域和漏极区域之间的所述第一栅极连接的第三晶体管及与所述第二栅极连接的第四晶体管。
15.一种半导体装置，形成于活性区域内的第一晶体管组具有源极区域和漏极区域，为晶体管从源极区域侧串联连接而成的结构，该晶体管包括与位于所述源极区域和漏极区域之间的第一栅极连接的第一晶体管及与第二栅极连接的第二晶体管，其中，所述第一晶体管及所述第二晶体管各自的沟道电位采用从所述栅极的下层的活性区域引出各自的电位的结构。
16.一种半导体装置，形成于活性区域内的第一晶体管组具有源极区域和漏极区域，晶体管从源极区域侧串联连接，该晶体管包括与位于所述源极区域和漏极区域之间的第一栅极连接的第一晶体管及与第二栅极连接的第二晶体管，
形成于所述活性区域内的第二晶体管组具有与所述源极区域同节点的源极区域和与所述漏极区域同节点的漏极区域，为晶体管从源极区域侧串联连接而成的结构，该晶体管包括与位于所述源极区域和漏极区域之间的所述第一栅极连接的第三晶体管及与所述第二栅极连接的第四晶体管，其中，所述第一晶体管及所述第二晶体管各自的沟道电位采用从所述栅极的下层的活性区域引出各自的电位的结构。
CN201880050013.6A 2017-08-07 2018-07-31 半导体装置 Pending CN110998862A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2017152333 2017-08-07
JP2017-152333 2017-08-07
JP2017-206510 2017-10-25
JP2017206510 2017-10-25
PCT/JP2018/028741 WO2019031316A1 (ja) 2017-08-07 2018-07-31 半導体装置

Publications (1)

Publication Number Publication Date
CN110998862A true CN110998862A (zh) 2020-04-10

Family

ID=65271149

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880050013.6A Pending CN110998862A (zh) 2017-08-07 2018-07-31 半导体装置

Country Status (6)

Country Link
US (1) US11217604B2 (zh)
EP (1) EP3654385A4 (zh)
JP (1) JP6955566B2 (zh)
KR (1) KR20200035420A (zh)
CN (1) CN110998862A (zh)
WO (1) WO2019031316A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11183576B2 (en) * 2019-02-13 2021-11-23 Micron Technology, Inc. Gate electrode layout with expanded portions over active and isolation regions
CN113241375B (zh) * 2021-04-30 2022-09-30 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN118042819A (zh) * 2022-11-01 2024-05-14 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808341A (en) * 1996-06-07 1998-09-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an SOI structure
JP2000332250A (ja) * 1999-05-18 2000-11-30 Sony Corp 半導体装置およびその製造方法
US20020020878A1 (en) * 2000-07-13 2002-02-21 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method of manufacturing the same
JP2003234479A (ja) * 2003-02-03 2003-08-22 Nec Corp 電界効果型トランジスタ
CN1890799A (zh) * 2003-12-12 2007-01-03 飞思卡尔半导体公司 用于形成soi体接触晶体管的方法和设备
US20080137394A1 (en) * 2006-12-12 2008-06-12 Renesas Technology Corp. Semiconductor memory device
JP2011243843A (ja) * 2010-05-20 2011-12-01 Panasonic Corp 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6153777A (ja) * 1984-08-23 1986-03-17 Toshiba Corp Ｍｏｓ型半導体装置の製造方法
JP2507567B2 (ja) * 1988-11-25 1996-06-12 三菱電機株式会社 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ
JP3778581B2 (ja) * 1993-07-05 2006-05-24 三菱電機株式会社 半導体装置およびその製造方法
US5498882A (en) * 1994-03-16 1996-03-12 Texas Instruments Incorporated Efficient control of the body voltage of a field effect transistor
JPH09252130A (ja) 1996-03-15 1997-09-22 Toshiba Corp 半導体装置及びその製造方法
JPH11214662A (ja) * 1998-01-29 1999-08-06 Mitsubishi Electric Corp 半導体装置
KR100343288B1 (ko) * 1999-10-25 2002-07-15 윤종용 에스오아이 모스 트랜지스터의 플로팅 바디 효과를제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법
JP3416628B2 (ja) 2000-04-27 2003-06-16 松下電器産業株式会社 半導体集積回路装置
JP4614522B2 (ja) 2000-10-25 2011-01-19 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4676069B2 (ja) * 2001-02-07 2011-04-27 パナソニック株式会社 半導体装置の製造方法
KR100363554B1 (ko) * 2001-03-30 2002-12-05 삼성전자 주식회사 소이형 반도체 장치 및 그 형성 방법
JP4457209B2 (ja) 2002-04-10 2010-04-28 セイコーインスツル株式会社 絶縁ゲート薄膜トランジスタとその制御方法
US9653601B2 (en) * 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
JP2007287747A (ja) * 2006-04-12 2007-11-01 Renesas Technology Corp 半導体装置
JP5052813B2 (ja) * 2006-04-12 2012-10-17 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP5295529B2 (ja) 2007-08-13 2013-09-18 株式会社ジャパンディスプレイ 半導体装置
JP5086797B2 (ja) * 2007-12-26 2012-11-28 株式会社東芝 半導体装置
JP5194302B2 (ja) * 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
JP5706103B2 (ja) 2010-05-25 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
US8582359B2 (en) * 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
US9230651B2 (en) * 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808341A (en) * 1996-06-07 1998-09-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an SOI structure
JP2000332250A (ja) * 1999-05-18 2000-11-30 Sony Corp 半導体装置およびその製造方法
US20020020878A1 (en) * 2000-07-13 2002-02-21 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method of manufacturing the same
JP2003234479A (ja) * 2003-02-03 2003-08-22 Nec Corp 電界効果型トランジスタ
CN1890799A (zh) * 2003-12-12 2007-01-03 飞思卡尔半导体公司 用于形成soi体接触晶体管的方法和设备
US20080137394A1 (en) * 2006-12-12 2008-06-12 Renesas Technology Corp. Semiconductor memory device
JP2011243843A (ja) * 2010-05-20 2011-12-01 Panasonic Corp 半導体装置

Also Published As

Publication number Publication date
WO2019031316A1 (ja) 2019-02-14
JP6955566B2 (ja) 2021-10-27
US20200176476A1 (en) 2020-06-04
EP3654385A1 (en) 2020-05-20
KR20200035420A (ko) 2020-04-03
EP3654385A4 (en) 2020-11-18
US11217604B2 (en) 2022-01-04
JPWO2019031316A1 (ja) 2020-07-09

Similar Documents

Publication Publication Date Title
US6084255A (en) Gate array semiconductor device
US7808017B2 (en) Semiconductor integrated circuit
US8338864B2 (en) Semiconductor device
US7834377B2 (en) Semiconductor integrated circuit device
US20210272904A1 (en) Semiconductor integrated circuit device
US7649238B2 (en) Semiconductor device
US11217604B2 (en) Semiconductor device
US7781808B2 (en) Semiconductor apparatus and complimentary MIS logic circuit
JP2008211215A (ja) マルチフィンガートランジスタ
US10453840B2 (en) Semiconductor integrated circuit
CN114514603A (zh) 半导体装置
WO2021111604A1 (ja) 半導体装置
JP2009004519A (ja) 半導体装置
US20210366902A1 (en) Semiconductor integrated circuit device
US20090011568A1 (en) Semiconductor device, method of manufacture thereof and semiconductor integrated circuit
US11233044B2 (en) Semiconductor device
JP2024001284A (ja) 半導体装置
US11183576B2 (en) Gate electrode layout with expanded portions over active and isolation regions
JP4618914B2 (ja) 半導体装置
EP0467361A1 (en) BICMOS gate array device
US20050040437A1 (en) Cascaded transistors in one well
KR20240073773A (ko) 반도체 장치
JPH11145469A (ja) 正負可変論理素子、およびそれを具備した正負可変論理素子マスタースライス半導体集積回路装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Toyama County

Applicant after: Gaota partner Semiconductor Co.,Ltd.

Address before: Toyama County

Applicant before: TOWERJAZZ PANASONIC SEMICONDUCTOR Co.,Ltd.

CB02 Change of applicant information
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200410

WD01 Invention patent application deemed withdrawn after publication