JP4618914B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はソフトエラー耐性の向上を図った半導体装置に関するものである。
【０００２】
【従来の技術】
まず、不純物拡散層であるソース・ドレインと、分離領域上にあるゲート電極配線とを電気的に接続する場合を考える。ここで、ソース・ドレインはシリコン基板（もしくはウエル領域）とは反対の導電型の不純物拡散層で形成する。また、ゲート電極配線は多結晶シリコンで形成される場合が多い。
【０００３】
通常、分離領域上にあるゲート電極配線の一部分と拡散層の一部分に各々別個のコンタクトホールを開け、それらのコンタクトホールをアルミニウムまたはタングステン等の金属で共通に覆うことによって電気的に接続する。その際、上記ゲート電極配線と拡散層にまたがった共通の１つのコンタクトホールを開け、そのコンタクトホールを金属で覆うことによって電気的に接続すれば、より面積を小さくすることができる。
【０００４】
図３０及び図３１は従来技術である特開昭６１−１６８２６５号公報における共通コンタクトホールの構造を示した平面図および断面図である。図において、１０はウエル領域、２０は拡散層、３０はゲート電極、５０は層間膜、６０は共通コンタクトホールである。この共通コンタクトホール６０の構造は、ゲート電極３０とソース・ドレインに相当する拡散層２０が、ある距離だけ離れて重ならないように位置している。理由は、ゲート電極３０がシリコン基板上まで延伸した場合、そのゲート電極下部の薄いゲート酸化膜を突き抜けてゲート電極３０と基板が電気的にショートするという問題を避けるためであり、実際はゲート電極３０と拡散層２０の隔離部分にＳｉ０２の側壁を設けて基板とのショートも避けているが、図３０及び図３１では簡略のため図示していない。
【０００５】
また、特許第３０６４９９９号公報には、シリサイド層とゲート側壁を有する場合の共通コンタクトホールの構造が図示されており、マスクずれに対する位置マージンを上げるために共通コンタクトホール６０の中心をゲート側壁の中心位置にする工夫をしている。
【０００６】
また、特開平８−１２５１３７号公報には、共通コンタクトホールに抵抗を挿入し、ソフトエラーの抑制を図っている例が示されている。
【０００７】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、メモリセルの微細化に伴い、パッケージから放出されるα線や宇宙からの中性子線により発生された電子等による外因で記憶ノードに保持されているデータを反転させてしまうというソフトエラーの問題が顕在化している。特に電源電圧が低下するにつれて、その誤動作は顕著に現れてきている。
【０００８】
ソフトエラー耐性を上げる一対策案として、記憶ノードの容量（クリティカルチャージと言う）を増やすことによって、外因による記憶データの反転を低減する方法がある。しかしながら、容量を形成するためには、面積が大きくなったり、追加の工程が必要になってコスト増加を招く等、デメリットが多い等の課題があった。
【０００９】
この発明は上記のような従来の課題を解消するためになされたもので、セルフサイズを小さくし、かつソフトエラー耐性の向上を図った半導体装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、スタティック型メモリセルが形成されるメモリセル領域を有する半導体装置である。第１導電型の第１のドライバトランジスタおよび第２導電型の第１の負荷トランジスタにより構成された第１のインバータと、第１導電型の第２のドライバトランジスタおよび第２導電型の第２の負荷トランジスタにより構成された第２のインバータとを備える。上記第１のインバータの出力端子と第２のインバータの入力端子とが電気的に接続されて第１の記憶ノードが構成され、第２のインバータの出力端子と第１のインバータの入力端子とが電気的に接続されて第２の記憶ノードが構成されている。ソースが第１の記憶ノードに電気的に接続され、ゲートが第１のワード線に電気的に接続され、かつドレインが第１のビット線に電気的に接続された第１導電型の第１のアクセストランジスタと、ソースが第２の記憶ノードに電気的に接続され、ゲートが第２のワード線に電気的に接続され、かつドレインが第２のビット線に電気的に接続された第１導電型の第２のアクセストランジスタと、ゲート、ソースおよびドレインが第１の記憶ノードに電気的に接続された第２導電型の第１のトランジスタ型容量素子と、ゲート、ソースおよびドレインが第２の記憶ノードに電気的に接続された第２導電型の第２のトランジスタ型容量素子とを備える。上記第１のドライバトランジスタおよび第１のアクセストランジスタは基板の第２導電型の第１のウェル領域に、第１の負荷トランジスタ、第２の負荷トランジスタ、第１のトランジスタ型容量素子および第２のトランジスタ型容量素子は基板の第１導電型の第２のウェル領域に、第２のアクセストランジスタおよび第２のドライバトランジスタは基板の第２導電型の第３のウェル領域に配置される。上記第１のドライバトランジスタ、第１の負荷トランジスタおよび第２のトランジスタ型容量素子のゲートは、基板上にゲート絶縁膜を介在させて設けた共通の第１のゲート配線で構成され、第２のアクセストランジスタのゲートは、基板上にゲート絶縁膜を介在させて設けた共通の第２のゲート配線で構成され、第１のアクセストランジスタのゲートは、基板上にゲート絶縁膜を介在させて設けた共通の第３のゲート配線で構成され、第１のトランジスタ型容量素子、第２の負荷トランジスタおよび第２のドライバトランジスタのゲートは、基板上にゲート絶縁膜を介在させて設けた共通の第４のゲート配線で構成される。上記第１のトランジスタ型容量素子には、第４のゲート配線の下層に形成され、第４のゲート配線の一方の側方に配置される第１の不純物拡散層と、第４のゲート配線の、第１の不純物拡散層と反対側の側方に配置される第２の不純物拡散層とを有しており、第２のトランジスタ型容量素子には、第１のゲート配線の下層に形成され、第１のゲート配線の一方の側方に配置される第３の不純物拡散層と、第１のゲート配線の、第３の不純物拡散層と反対側の側方に配置される第４の不純物拡散層とを有している。上記第１のトランジスタ型容量素子を構成する第４のゲート配線の上層に形成された第１の配線層と、第１の配線層と基板との間の第１のコンタクトホール内に設けられ、第１の配線層を第１の不純物拡散層と第２の不純物拡散層と第４のゲート配線とに接続する第１のコンタクトと、第２のトランジスタ型容量素子を構成する第１のゲート配線の上層に形成された第２の配線層と、第２の配線層と基板との間の第２のコンタクトホール内に設けられ、第２の配線層を第３の不純物拡散層と第４の不純物拡散層と第１のゲート配線とに接続する第２のコンタクトとを備えたものである。
【００１１】
この発明に係る半導体装置は、第１のコンタクトは、第１のウェル領域と第２のウェル領域とを跨ぎ、第１のドライバトランジスタと第１のアクセストランジスタとが共有する第５の不純物拡散層に接続するように配置され、第２のコンタクトは、第２のウェル領域と第３のウェル領域とを跨ぎ、第２のアクセストランジスタと第２のドライバトランジスタとが共有する第６の不純物拡散層に接続するように配置されるものである。
【００１２】
この発明に係る半導体装置は、基板上に別のゲート絶縁膜を介在させて設けた別のゲート電極を有し、半導体集積回路を構成するためのトランジスタを備え、ゲート絶縁膜の膜厚は別のゲート絶縁膜の膜厚より薄いものである。
【００１３】
この発明に係る半導体装置は、基板上に別のゲート絶縁膜を介在させて設けた別のゲート電極を有し、半導体集積回路を構成するためのトランジスタを備え、ゲート絶縁膜の比誘電率は別のゲート絶縁膜の比誘電率より高いものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態について説明する。
実施の形態１．
図１はこの発明の半導体装置における共通コンタクトの構造を示した平面図、図２は図１の直線Ａ−Ａ’に沿う断面図、図３はその等価回路図である。図１〜図３において、１０はウエル領域（基板）、２０，２１は第１、第２の拡散層、３０はゲート電極（電極配線）、４０はゲート絶縁膜、５０は層間膜、６０はコンタクトホール、７０は素子分離領域を示す。なお、上記ウエル領域１０がＰ型の場合、その上面に形成される拡散層２０，２１はＮ型であり、また、ウエル領域１０がＮ型の場合、拡散層２０，２１はＰ型である。
【００２３】
まず、図１の平面図について説明する。シリコン基板もしくはウエル領域１０内に素子分離領域７０で隔てられた素子領域が形成され、ポリシリコン等で形成されたゲート電極３０が素子分離領域７０から延伸して素子領域を２分割するように形成されている。ゲート電極３０と素子領域との重なり部分でトランジスタＴｒが形成される。不純物拡散層２０，２１はウエル領域（基板）１０とは反対の導電型の不純物を注入して形成される。ゲート電極３０と拡散層２０にまたがるように１つのコンタクトホール（共通コンタクトホール）６０を開けている。
【００２４】
次に図２の断面図について説明する。ウエル領域１０上に素子分離領域７０で隔てられて第１、第２の拡散層２０，２１が形成されている。ゲート電極３０の下面は、ウエル領域１０との間に薄い絶縁膜４０を介在させて電気的に絶縁されている。第１、第２の拡散層２０，２１、素子分離領域７０、ゲート電極３０上を覆うように層間膜５０が形成された後、ゲート電極３０と第１の拡散層２０にまたがるように共通コンタクトホール６０が開けられている。そして、この共通コンタクトホール６０をアルミニウムまたはタングステン等のコンタクト８０によって覆うことによって、ゲート電極３０と拡散層２０および、層間膜５０の上面に形成した配線層９０を電気的に接続することができる。
【００２５】
次に図３の等価回路図について説明する。ゲート電極３０と素子領域との重なり部分でトランジスタＴｒが形成されることから、ゲート電極３０、第１、第２の拡散層２０，２１、ウエル領域１０は、各々、トランジスタのゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄ、基板Ｂに対応している。共通コンタクト６０を覆う金属によって、ゲート端子Ｇとソース端子Ｓが電気的に接続されている。各々の端子間にはカップリングにより寄生容量が存在し、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ゲート・基板間容量Ｃｇｂ、ソース・基板間容量Ｃｓｂ、ドレイン・基板間容量Ｃｄｂが存在する。なお、ソース端子Ｓもドレイン端子Ｄも構造上は同じ不純物拡散層２０，２１に対応するため特に区別する必要はない。
【００２６】
図３の等価回路において、ゲート絶縁膜４０を薄くするほど付加するゲート基板間容量Ｃｇｂを大きくすることができる。しかし、あまり薄くすると、ゲート・基板間に流れるリーク電流が増大するという問題がある。また、通常のトランジスタの場合、ゲート容量が増えることにより遅産時間が遅くなるというデメリットがある。
【００２７】
そこで、前記共通コンタクトホールのゲート絶縁膜４０のみの膜厚を、それ以外の通常のトランジスタのゲート絶縁膜の膜厚よりも薄くする。また、ゲート絶縁膜４０を誘電率の高い材料で形成しても良い。一般的な酸化シリコンＳｉ０２で形成したゲート絶縁膜４０の比誘電率は３．８程度であるが、それよりも比誘電率の高いものとして、例えばチタン酸化膜やタンタル酸化膜等がある。ゲート・基板間容量Ｃｇｂは、絶縁膜４０の比誘電率に比例するので、前記共通コンタクト部６０のみに高誘電率の絶縁膜４０を使用することで付加する容量を大きくすることができる。
【００２８】
また、前記共通コンタクトホール６０を形成する不純物拡散層の不純物濃度を高くしても良い。不純物濃度を高くすることにより、接合容量が増えるので、ソース・基板間容量Ｃｓｂ、ドレイン・基板間容量Ｃｄｂを大きくすることができる。
【００２９】
以上のように、この実施の形態１によれば、ゲート電極３０と拡散層２０を接続する際、共通コンタクトホール６０を覆う金属で電気的に接続することができるので、コンタクト数を減らすことができてより面積を小さくすることができる。さらに、共通コンタクトホール６０の下部にトランジスタＴｒを形成することにより、トランジスタＴｒの各端子間の寄生容量を接続端子に付加することができるので、同時に容量素子を形成できるという利点がある。
【００３０】
また、前記共通コンタクトホール６０のゲート絶縁膜４０のみの膜厚を薄くすることで、付加容量を大きくできるばかりか、スイッチング用のトランジスタのリーク電流増大と遅延増大を抑えることができるという利点がある。
【００３１】
さらに、前記共通コンタクトホール６０のゲート絶縁膜４０のみに比誘電率の高い材料を使うことで、付加容量を大きくできるばかりか、スイッチング用のトランジスタの遅延増大を抑えることができるという利点がある。
【００３２】
さらに、前記共通コンタクトホール６０の第１の拡散層２０の不純物濃度を高くすることで付加容量を大きくできるばかりか、スイッチング用のトランジスタの遅延増大を抑えることができるという利点がある。
【００３３】
実施の形態２．
図４はこの発明の実施の形態２の共通コンタクトホール６０の構造を示した平面図、図５は図４の直線Ａ−Ａ’線に沿う断面図、図６はその等価回路図であり、前記図１〜図３と同一部分には同一符号を付して重複説明を省略する。
【００３４】
図４において、ゲート電極３０を素子領域の途中まで形成するようにして、拡散層２０を１つの領域で形成している。それ以外は実施の形態１と同様であり、断面構造も同じである。
【００３５】
拡散層２０は図６の等価回路図に示されるように、ソース端子Ｓとドレイン端子Ｄに共通に接続される。実施の形態１の場合、ドレイン端子ＤはトランジスタＴｒが導通状態の場合はソース端子Ｓと繋がるが、トランジスタＴｒが非導通状態の場合、ソース端子Ｓとは非接続となるため電気的にフローティング状態になる。ゲート・ドレイン間容量Ｃｇｄ、ドレイン・基板間容量Ｃｄｂはドレイン端子Ｄの電位によって値が変わることから、トランジスタＴｒが非導通状態でドレイン端子Ｄがフローティング状態だと容量値が変動してしまう。正確な値の容量を付加したい場合には適さない。
【００３６】
上記のように、この実施の形態２によれば、ゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄを共通に接続することで、フローティング端子をなくし、正確な容量値を付加できる。
【００３７】
実施の形態３．
図７はこの発明の実施の形態３の共通コンタクトホール６０の構造を示した平面図、図８は図７の直線Ａ−Ａ’線に沿う断面図、図９はその等価回路図であり、前記図１〜図３と同一部分には同一符号を付して重複説明を省略する。
【００３８】
図７において、共通コンタクトホール６０はゲート電極３０と２つの第１、第２の拡散層２０，２１にまたがるように開けている。それ以外は実施の形態１と同じであり、等価回路は実施の形態２と同じである。実施の形態２では、拡散層を広げて１つの拡散層を形成して、ソース端子Ｓとドレイン端子Ｄを電気的に接続したが、実施の形態３では、共通コンタクトホール６０を広げることで、ソース端子Ｓとドレイン端子Ｄを接続している。
【００３９】
上記のように、この実施の形態２によれば、フローティング端子をなくす事で正確な容量値を付加できるばかりでなく、実施の形態２に比べて少ない面積増加でゲート端子Ｇとソース端子Ｓとドレイン端子Ｄを接続できる。
【００４０】
実施の形態４．
図１０は実施の形態２と実施の形態３を組み合わせた例を示した平面図、図１１は図１０の直線Ａ−Ａ’線に沿う断面図、図１２はその等価回路図である。共通コンタクトホール６０のみで接続した場合、または拡散層２０のみで接続した場合、接触面積が小さいと抵抗値が大きく変動する可能性がある。
【００４１】
上記のように、この実施の形態４によれば、共通コンタクトホール６０と拡散層２０の両方で接続することで、抵抗値の変動を抑えることができる。
【００４２】
実施の形態５．
図１３はこの発明の実施の形態５による共通コンタクトホール６０の構造を示した平面図、図１４は図１３の直線Ａ−Ａ’線に沿う断面図、図１５はその等価回路図である。図１４、図１５において、１０はウエル領域、２０，２１，２２は第１、第２、第３の拡散層、３０はゲート電極、４０はゲート絶縁膜、５０は層間膜、６０はコンタクトホール、７０は素子分離領域を示す。
【００４３】
まず、図１３の平面図について説明する。シリコン基板もしくはウエル領域１０内に分離領域７０で隔てられた素子領域が形成され、ポリシリコン等で形成されたゲート電極３０が素子分離領域７０から延伸して素子領域を２分割するように形成されている。ゲート電極３０と素子領域との重なり部分でトランジスタＴｒが形成される。不純物拡散層２０，２１，２２はウエル領域１０とは反対の導電型の不純物を注入して形成される。第３の拡散層２２は素子分離領域７０によって第１、第２の拡散層２０，２１と分離されている。ゲート電極３０と、第１の拡散層２０にまたがるように１つのコンタクトホール６０を開けている。
【００４４】
次に図１４の断面図について説明する。ウエル領域１０上に素子分離領域７０で隔てられて第１、第２、第３の拡散層２０，２１，２２が形成されている。ゲート電極下部は、ウエル領域と薄い絶縁膜４０で電気的に絶縁されている。第１、第２、第３の拡散層２０，２１，２２、素子分離領域７０、ゲート電極３０上を覆うように層間膜５０が形成された後、ゲート電極３０と第１の拡散層２０、素子分離領域７０を隔てた第３の拡散層２２にまたがるように共通コンタクトホール６０が開けられている。アルミニウムまたはタングステン等の金属によって共通コンタクトホール６０を覆うことによってゲート電極３０と第１、第３の拡散層２０，２２を電気的に接続することができる。
【００４５】
次に図１５の等価回路図について説明する。ゲート電極３０と素子領域との重なり部分でトランジスタＴｒが形成されることから、ゲート電極３０、第１、第２の拡散層２０，２１、ウエル領域１０は、各々、トランジスタＴｒのゲート端子Ｇ、ソース端子Ｓ、，ドレイン端子Ｄ、基板Ｂに対応している。共通コンタクト６０によって、ゲート端子Ｇとソース端子Ｓが電気的に接続されている。各々の端子間にはカップリングにより寄生容量が存在し、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ゲート・基板間容量Ｃｇｂ、ソース・基板間容量Ｃｓｂ、ドレイン・基板間容量Ｃｄｂが存在する。
【００４６】
なお、ソース端子Ｓもドレイン端子Ｄも構造上は同じ不純物拡散層に対応するため特に区別する必要はない。また、第１、第２の拡散層２０，２１と第３の拡散層２２は、反対の導電型の不純物注入であっても問題ない。例えば、ウエル領域１０がＮ型の導電型の場合、不純物拡散層２０，２１，２２はＰ型でも良いし、不純物拡散層２０、２１はＰ型、不純物拡散層２２はＮ型でも問題ない。また、第１、第２の拡散層２０，２１の下部ウエル領域と、第３の拡散層２２の下部のウエル領域の導電型が反対であっても問題ない。その場合、第１の拡散層２０と第３の拡散層２２の間の分離領域にＰＮ分離が存在することになる。
【００４７】
以上のように、この実施の形態５によれば、ゲート電極３０と分離領域７０で分離された２つの第１、第３の拡散層２０，２２を接続する際、共通の１つのコンタクトホール６０で電気的に接続することができるので、共通コンタクトホールの数を減らすことができて、より面積を小さくすることができる。また、共通コンタクトホール６０の下部にトランジスタＴｒを形成することにより、トランジスタＴｒの各端子間の寄生容量を接続端子に付加することができるので、同時に容量素子を形成できるという利点がある。
【００４８】
実施の形態６．
図１６は実施の形態５を変形したこの発明の実施の形態６を示した平面図、図１７は図１６の直線Ａ−Ａ’線に沿う断面図、図１８はその等価回路図である。実施例２と同様に、トランジスタＴｒのソースとドレインを１つの拡散領域２０で形成したものである。
【００４９】
上記のように、この実施の形態６によれば、実施の形態２と同様にゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄを共通に接続することで、フローティング端子をなくし、正確な容量値を付加できるようにしている。
【００５０】
実施の形態７．
図１９は実施の形態５を変形したこの発明の実施の形態７を示した平面図、図２０は図１９の直線Ａ−Ａ’線に沿う断面図であり、実施の形態５と同一部分には同一符号を付して重複説明を省略する。
【００５１】
図１９、図２０において、共通コンタクトホール６０はゲート電極３０と第１、第２、第３の拡散層２０，２１，２２にまたがるように開けている。それ以外は実施の形態５と同じであり、等価回路は図１５と同じである。実施の形態６では、第１の拡散層２０を広げて１つの拡散層を形成してソース端子Ｓとドレイン端子Ｄを電気的に接続したが、実施の形態７では、共通コンタクトホール６０を広げることで、ソース端子Ｓとドレイン端子Ｄを接続している。
【００５２】
上記のように、この実施の形態７によれば、実施の形態６で述べたように、フローティング端子をなくす事で正確な容量値を付加できるばかりでなく、実施の形態６に比べて少ない面積増加でゲート端子Ｇとソース端子Ｓとドレイン端子Ｄを接続できる。
【００５３】
実施の形態８．
図２１は実施の形態６と実施の形態７を組み合わせたこの発明の実施の形態８の平面図、図２２は図２１の直線Ａ−Ａ’線に沿う断面図であり、等価回路図は図１５と同じである。共通コンタクトホール６０のみで接続した場合、または拡散層のみで接続した場合、接触面積が小さいと抵抗値が大きく変動する可能性がある。共通コンタクトホール６０と第１の拡散層２０の両方で接続することで、抵抗値の変動を抑えることができる。
【００５４】
実施の形態９．
次に、この発明の共通コンタクトホール６０をＳＲＡＭメモリセルに適用した実施の形態９について説明する。図２３は、ＳＲＡＭメモリセルのレイアウト平面図、図２４はその等価回路図を示す。図２３、図２４において、ＰＷ０，ＰＷ１はＰウエル領域、ＮＷはＮウエル領域、ＦＬ１００・ＦＬ１０１・ＦＬ１１０・ＦＬ１１１・ＦＬ１１２・ＦＬ１１３・ＦＬ２００・ＦＬ２０１・ＦＬ２１０・ＦＬ２１１・ＦＬ２２０・ＦＬ２２１はＰ＋拡散領域もしくはＮ＋拡散領域、ＰＬ１・ＰＬ２・ＰＬ３・ＰＬ４はポリシリコン配線層、ＡＬ１・ＡＬ２は金属配線、Ｎ１・Ｎ２・Ｎ３・Ｎ４はＮＭＯＳドシンジスタ、Ｐ１・Ｐ２・Ｐ３・Ｐ４はＰＭＯＳトランジスタ、・ＣＨ１００・ＣＨ１１０・ＣＨ１１１・ＣＨ１１２・ＣＨ２００・ＣＨ２０１・ＣＨ２１０・ＣＨ２１１・ＣＨ２２１はコンタクトホール、ＶＤＤは電源線、ＧＮＤは接地線、ＢＬ１・ＢＬ２はビット線、ＷＬ１，ＷＬ２はワード線、ａ，ｂは記憶ノードを示す。
【００５５】
まず、図２４に示す等価回路でＳＲＡＭメモリの回路構成について説明する。ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１で第１のインバータを構成し、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２で第２のインバータを構成する。
【００５６】
第１、第２のインバータの一方の出力端子は他方の入力端子に互いに接続して記憶ノードａ，ｂを構成する。ＮＭＯＳトランジスタＮ３のソース、ゲート、ドレインを各々、一方の記憶端子ａ、ワード線ＷＬ１、一方のビット線ＢＬ１に接続する。ＮＭＯＳトランジスタＮ４のソース、ゲート、ドレインを各々、他方の記憶端子ｂ、ワード線ＷＬ２、他方のビット線ＢＬ２に接続する。Ｐ３，Ｐ４は容量付加の為に形成したＰＭＯＳトランジスタである。このＰＭＯＳトランジスタＰ３のゲート端子Ｇ及びソース端子Ｓを記憶端子ａに接続し、ＰＭＯＳトランジスタＰ４のゲート端子Ｇ及びソース端子Ｓを記憶端子ｂに接続する。以上のように接続することで、ＳＲＡＭメモリセル回路を構成する。
【００５７】
次に、図２３のレイアウト平面図に示すＳＲＡＭメモリセルのレイアウト構成について説明する。図において、１つのＮ型のウエル領域ＮＷと、２つのＰ型のウエル領域ＰＷ０，ＰＷ１を形成する。ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、図に示すように１つのＮウエル領域ＮＷ内に形成する。
【００５８】
そして、第１、第４のＮＭＯＳトランジスタＮ１，Ｎ４は、一方のＰウエル領域ＰＷ０内に形成し、第２、第３のＮＭＯＳトランジスタＮ２，Ｎ３は、他方のＰウエル領域ＰＷ１内に形成する。図中で示した拡散領域ＦＬとポリシリコン配線層ＰＬの重なりの部分がトランジスタになる。
【００５９】
ＰＭＯＳトランジスタＰ１，Ｐ４とＮＭＯＳトランジスタＮ１のゲート端子Ｇは共通のポリシリコン配線ＰＬ１で共通に記憶端子ｂに接続される。ＰＭＯＳトランジスタＰ２，Ｐ３とＮＭＯＳトランジスタＮ２のゲート端子Ｇは共通のポリシリコン配線ＰＬ２で共通に記憶端子ａに接続される。Ｎウエル領域ＮＷ内のＦＬ１００，ＦＬ１０１，ＦＬ１１０，ＦＬ１１１，ＦＬ１１２，ＦＬ１１３にはＰ型不純物を注入してＰ＋拡散領域を形成する。Ｐウエル領域ＰＷ０，ＰＷ１内のＦＬ２００，ＦＬ２０１，ＦＬ２１０，ＦＬ２１１，ＦＬ２２０，ＦＬ２２１にはＮ型不純物を注入してＮ＋拡散領域を形成する。
【００６０】
Ｎ＋拡散層ＦＬ２１０，Ｐ＋拡散層ＦＬ１１０は共通コンタクトホールＣＨ１１０及びコンタクトホールＣＨ２１０と金属配線ＡＬ１を介してポリシリコン配線ＰＬ２と低インピーダンスで電気的に接続される。この部分は、図２４の等価回路図中に示す記憶ノードの一方の端子ａに対応する。また、Ｎ＋拡散層ＦＬ２１１，Ｐ＋拡散層ＦＬ１１１は共通コンタクトホールＣＨ１１１及びコンタクトホールＣＨ２１１と金属配線ＡＬ２を介してポリシリコン配線ＰＬ１と低インピーダンスで電気的に接続される。この部分は、図２４の等価回路図中に示す記憶ノードの他方の端子ｂに対応する。
【００６１】
Ｐ＋拡散領域ＦＬ１００，ＦＬ１０１はコンタクトホールＣＨＩ００，ＣＨ１０１を介してＶＤＤ電位に接続される。図２４において、ＰＭＯＳトランジスタＰ１，Ｐ２のソースに対応する。Ｎ＋拡散層ＦＬ２００，ＦＬ２０１は各々ＣＨ２００，ＣＨ２０１を介してＧＮＤ電位に接続される。図２４において、ＮＭＯＳトランジスタＮ１，Ｎ２のソースに対応する。Ｎ＋拡散層ＦＬ２２０，ＦＬ２２１は、コンタクトホールＣＨ２２０，２２１を介してビット線ＢＬ１，ＢＬ２に各々接続される。ポリシリコン配線ＰＬ３及びＰＬ４は、コンタクトホールＣＨ２３０，ＣＨ２３１を介してワード線ＷＬ１，ＷＬ２に各々接続される。なお、「膜圧」、「比誘電率」、「不純物濃度」の各パラメータについて、ＰＭＯＳトランジスタＰ３，Ｐ４は、少なくともアクセストランジスタであるＮＭＯＳトランジスタＮ３，Ｎ４と相違させれば良く、Ｐ１，Ｐ２，Ｎ３，Ｎ４は、Ｐ３，Ｐ４と同じであっても相違させても良い。
【００６２】
以上のように、この実施の形態９によれば、共通コンタクトホールＣＨ１１０，１１１で拡散領域とポリシリコン配線を接続しているため、ＳＲＡＭメモリセルを構成するのに必要なコンタクト数を減らすことができ、面積を小さくすることができる。そして、共通コンタクトホールＣＨ１１０，１１１の部分でＰＭＯＳトランジスタＰ３，Ｐ４を形成することで、面積の増加なく容量を記憶端子ａ，ｂに付加する事ができる。
【００６３】
これにより、α線等により発生した電子が、記憶ノードの保持データを反転させようとしても、記憶端子の容量が大きいと記憶ノードの電位の変化が遅くなるため、データの反転が起こりにくくなる。つまり、ソフトエラー耐性が向上するという効果が得られる。
【００６４】
実施の形態１０．
次に、この発明の共通コンタクトホール６０をＳＲＡＭメモリセルに適用した他の実施の形態１０について説明する。図２５は、ＳＲＡＭメモリセルのレイアウト平面図、図２６はその等価回路図を示すもので、図２３、図２４と同一部分は同一符号を付して重複説明は省略する。
【００６５】
まず、図２６の等価回路図について説明する。容量付加のために追加したＰＭＯＳトランジスタＰ３，Ｐ４の各々のゲート端子、ソース端子、ドレイン端子を共通に接続して、記憶端子ａ，ｂに接続している以外は、実施の形態９で示した等価回路図と同じである。
【００６６】
次に、図２５についてレイアウト構成を説明する。共通コンタクトホールＣＨ１１０，ＣＨ１１１を広げて、Ｐ型拡散層ＦＬ１１０とＦＬ１１２，ＦＬ１１１とＦＬ１１３を共通に接続した以外は実施の形態９のレイアウト構成と同じである。
【００６７】
上記のように、この実施の形態１０によれば、実施の形態９で示した効果以外に、フローティング端子をなくすことができるので、正確な容量値を記憶端子ａ，ｂに付加できるという利点がある。
【００６８】
実施の形態１１．
次に、この発明の共通コンタクトホールをＳＲＡＭメモリセルに適用した実施の形態１１について説明する。図２７は、ＳＲＡＭメモリセルのレイアウト平面図、図２８はその等価回路図を示すもので、前記実施の形態９による図２３、図２４と同一部分は同一符号を付して重複説明は省略する。
【００６９】
図２７のレイアウト平面図において、共通コンタクトホールＣＨ３００は、ＦＬ２１０，ＦＬ１１０，ＦＬ１１２及びポリシリコン配線ＰＬ２にまたがるように形成している。
【００７０】
また、共通コンタクトホールＣＨ３０１は、ＦＬ２１１，ＦＬ１１１，ＦＬ１１３及びポリシリコン配線ＰＬ１にまたがるように形成している。Ｎ＋拡散層ＦＬ２１０、Ｐ＋拡散層ＦＬ１１０、ＦＬ１１２は共通コンタクトホールＣＨ３００を介してポリシリコン配線ＰＬ２と低インピーダンスで電気的に接続される。この部分は、図２８の等価回路図中に示す記憶ノードの一方の端子ａに対応する。また、Ｎ＋拡散層ＦＬ２１１、Ｐ＋拡散層ＦＬ１１１、ＦＬ１１３は共通コンタクトホールＣＨ３０１を介してポリシリコン配線ＰＬ１と低インピーダンスで電気的に接続される。この部分は、図２８の等価回路図中に示す記憶ノードの他方の端子ｂに対応する。
【００７１】
以上のように、この実施の形態１１によれば、共通コンタクトＣＨ３００，ＣＨ３０１で拡散領域とポリシリコン配線を接続しているため、ＳＲＡＭメモリセルを構成するのに必要なコンタクト数を減らすことができ、面積を小さくすることができる。そして、共通コンタクトホールＣＨ３００，ＣＨ３０１のＮウエル内の部分でＰＭＯＳトランジスタＰ３，Ｐ４を形成することで、面積の増加なく容量を記憶端子ａ，ｂに付加する事ができる。
【００７２】
これにより、α線等により発生した電子が、記憶ノードの保持データを反転させようとしても、記憶端子の容量が大きいと記憶ノードの電位の変化が遅くなるため、データの反転が起こりにくくなる。つまり、ソフトエラー耐性が向上するという効果が得られる。更に、フローティング端子をなくすことができるので、正確な容量値を記憶端子ａ，ｂに付加できるという利点がある。
【００７３】
実施の携帯１２．
図１〜図２２の容量付加用のトランジスタが、ＳＲＡＭセルに適用される例が、図２３〜図２８に示しているが、ＳＲＡＭセル以外にも例えば、フリップフロップ回路にも適用される。このフリップフロップ回路の例を図２９に示す。図中の記憶ノードＭ１〜Ｍ４の各々に、実施の形態１から実施の形態８のいずれかの容量付加用のトランジスタが接続されるもので、上記の各実施の形態と同様な利点がある。Ａ，Ａバーは、論理が互いに相補なクロック信号、Ｏ，Ｏバーはトランクファゲートで互いに相補にＯＮ／ＯＦＦする。
【００７４】
【発明の効果】
以上ように、この発明によれば、基板上にゲート絶縁膜を介在させて設けたゲート電極下の基板における第１の導電型の部分を間に挟んで対向して形成された、各々第１導電型とは異なる第２の導電型である第１および第２の拡散層、ゲート電極よりも上層に形成された配線層、および、配線層と基板との間の一つのコンタクトホール内に設けられ、配線層を第１の拡散層およびゲート電極に接続するコンタクトを備えるように構成したので、面積の小さい高集積なＳＲＡＭメモリセルが実現できるばかりでなく、ソフトエラー耐性が向上するという効果がある。
【００７５】
この発明によれば、コンタクトは、第２の拡散層にも接続される様に構成したので、上記と同様な効果が得られる。
【００７６】
この発明によれば、基板に設けられた第３の拡散層、および、第１および第３の拡散層の間に形成され、第１および第３の拡散層を互いに分離する素子分離領域を備え、コンタクトはさらに第３の拡散層に接続されるように構成したので、フローティング端子をなくし、正確な容量値を付加できる効果がある。
【００７７】
この発明によれば、基板上にゲート絶縁膜を介在させて設けたゲート電極、基板上に形成された拡散層、ゲート電極よりも上層に形成された配線層、および、配線層と基板との間の一つのコンタクトホール内に設けられ、配線層を拡散層およびゲート電極に接続するコンタクトを備え、拡散層は、ゲート電極下の基板における第１の導電型の部分を間に挟んで対向して形成された、各々第１導電型とは異なる第２の導電型である第１および第２の部分と、第１の部分と第２の部分とをつなげる第３の部分とを有するように構成したので、フローティング端子をなくし、正確な容量値を付加できるばかりでなく、少ない面積増加でゲート端子Ｇとソース端子Ｓとドレイン端子Ｄを接続できる効果がある。
【００７８】
この発明によれば、コンタクトは、拡散層の第１の部分と第２の部分とに接続ように構成したので、上記と同様な効果が得られる。
【００７９】
この発明によれば、基板に形成された別の拡散層、および、拡散層および別の拡散層の間に形成され、拡散層および別の拡散層を分離する素子分離領域を備え、コンタクトはさらに別の拡散層に接続されるように構成したので、ＳＲＡＭメモリセルを構成するのに必要なコンタクト数を減らすことができ、面積の増加なく容量を記憶端子に付加することができる効果がある。
【００８０】
この発明によれば、ＳＲＡＭセルを備え、配線層はＳＲＡＭセルの記憶ノードに接続されているように構成したので、同時に容量素子を形成できる効果がある。
【００８１】
この発明によれば、フリップフロップ回路を備え、配線層はフリップフロップの記憶ノードに接続されているように構成したので、上記と同様な効果が得られる。
【００８２】
この発明によれば、基板上に別のゲート絶縁膜を介在させて設けた別のゲート電極を有し、半導体集積回路を構成するためのトランジスタを備え、ゲート絶縁膜の膜圧は別のゲート絶縁膜のものより薄く構成したので、付加容量を大きくできるばかりか、通常のトランジスタのリーク電流増大と遅延増大を抑えることができる効果がある。
【００８３】
この発明によれば、基板上に別のゲート絶縁膜を介在させて設けた別のゲート電極を有し、半導体集積回路を構成するためのトランジスタを備え、ゲート絶縁膜の比誘電率は別のゲート絶縁膜のものより高いように構成したので、付加容量を大きくできるばかりか、通常のトランジスタの遅延増大を抑えることができる効果がある。
【００８４】
この発明によれば、ゲート電極下の基板におけるチャネル部分を間に挟んで対向して形成されたソース領域およびドレイン領域を有し、半導体集積回路を構成するためのトランジスタを備え、第１および第２の拡散層の不純物濃度がソース領域、ドレイン領域のものより高いように構成したので、付加容量を大きくできるばかりか、通常のトランジスタの遅延増大を抑えることができる効果がある。
【００８５】
この発明によれば、ゲート電極下の基板におけるチャネル部分を間に挟んで対向して形成されたソース領域およびドレイン領域を有し、半導体集積回路を構成するためのトランジスタを備え、拡散層の不純物濃度がソース領域、ドレイン領域のものより高いように構成したので、上記と同様な効果が得られる。
【図面の簡単な説明】
【図１】 この発明の半導体装置における共通コンタクトホールの構造を示した平面図である。
【図２】 図１の直線Ａ−Ａ’に沿う断面図である。
【図３】 その等価回路図である。
【図４】 この発明の実施の形態２の共通コンタクトホール６０の構造を示した平面図である。
【図５】 図４の直線Ａ−Ａ’線に沿う断面図である。
【図６】 その等価回路図である。
【図７】 この発明の実施の形態３の共通コンタクトホール６０の構造を示した平面図である。
【図８】 図７の直線Ａ−Ａ’線に沿う断面図である。
【図９】 その等価回路図である。
【図１０】 この発明の実施の形態４の共通コンタクトホール６０の構造を示した平面図である。
【図１１】 図１０の直線Ａ−Ａ’線に沿う断面図である。
【図１２】 その等価回路図である。
【図１３】 この発明の実施の形態５の共通コンタクトホール６０の構造を示した平面図である。
【図１４】 図１３の直線Ａ−Ａ’線に沿う断面図である。
【図１５】 その等価回路図である。
【図１６】 この発明の実施の形態６の共通コンタクトホール６０の構造を示した平面図である。
【図１７】 図１６の直線Ａ−Ａ’線に沿う断面図である。
【図１８】 その等価回路図である。
【図１９】 この発明の実施の形態７の共通コンタクトホール６０の構造を示した平面図である。
【図２０】 図１９の直線Ａ−Ａ’線に沿う断面図である。
【図２１】 この発明の実施の形態８の共通コンタクトホール６０の構造を示した平面図である。
【図２２】 図２１の直線Ａ−Ａ’線に沿う断面図である。
【図２３】 この発明の実施の形態９によるＳＲＡＭメモリセルのレイアウト平面図である。
【図２４】 その等価回路図である。
【図２５】 この発明の実施の形態１０によるＳＲＡＭメモリセルのレイアウト平面図である。
【図２６】 その等価回路図である。
【図２７】 この発明の実施の形態１１によるＳＲＡＭメモリセルのレイアウト平面図である。
【図２８】 その等価回路図である。
【図２９】 この発明の実施の形態１２によるフリップフロップ回路の等価回路図である。
【図３０】 従来における共通コンタクトホールの構造を示した平面図である。
【図３１】 図２９の直線Ａ−Ａ’線に沿う断面図である。
【符号の説明】
１０ ウエル領域、２０，２１，２２ 拡散層、３０ ゲート電極、４０ ゲート絶縁膜、５０ 層間膜、６０ 共通コンタクトホール、７０ 素子分離領域、８０ コンタクト、９０ 配線層 Ｃｄｂ ドレイン・基板間容量、Ｃｇｂ ゲート・基板間容量、Ｃｇｄ ゲート・ドレイン間容量、Ｃｇｓ ゲート・ソース間容量、Ｃｓｂ ソース・基板間容量。
【発明の属する技術分野】
この発明はソフトエラー耐性の向上を図った半導体装置に関するものである。
【０００２】
【従来の技術】
まず、不純物拡散層であるソース・ドレインと、分離領域上にあるゲート電極配線とを電気的に接続する場合を考える。ここで、ソース・ドレインはシリコン基板（もしくはウエル領域）とは反対の導電型の不純物拡散層で形成する。また、ゲート電極配線は多結晶シリコンで形成される場合が多い。
【０００３】
通常、分離領域上にあるゲート電極配線の一部分と拡散層の一部分に各々別個のコンタクトホールを開け、それらのコンタクトホールをアルミニウムまたはタングステン等の金属で共通に覆うことによって電気的に接続する。その際、上記ゲート電極配線と拡散層にまたがった共通の１つのコンタクトホールを開け、そのコンタクトホールを金属で覆うことによって電気的に接続すれば、より面積を小さくすることができる。
【０００４】
図３０及び図３１は従来技術である特開昭６１−１６８２６５号公報における共通コンタクトホールの構造を示した平面図および断面図である。図において、１０はウエル領域、２０は拡散層、３０はゲート電極、５０は層間膜、６０は共通コンタクトホールである。この共通コンタクトホール６０の構造は、ゲート電極３０とソース・ドレインに相当する拡散層２０が、ある距離だけ離れて重ならないように位置している。理由は、ゲート電極３０がシリコン基板上まで延伸した場合、そのゲート電極下部の薄いゲート酸化膜を突き抜けてゲート電極３０と基板が電気的にショートするという問題を避けるためであり、実際はゲート電極３０と拡散層２０の隔離部分にＳｉ０２の側壁を設けて基板とのショートも避けているが、図３０及び図３１では簡略のため図示していない。
【０００５】
また、特許第３０６４９９９号公報には、シリサイド層とゲート側壁を有する場合の共通コンタクトホールの構造が図示されており、マスクずれに対する位置マージンを上げるために共通コンタクトホール６０の中心をゲート側壁の中心位置にする工夫をしている。
【０００６】
また、特開平８−１２５１３７号公報には、共通コンタクトホールに抵抗を挿入し、ソフトエラーの抑制を図っている例が示されている。
【０００７】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、メモリセルの微細化に伴い、パッケージから放出されるα線や宇宙からの中性子線により発生された電子等による外因で記憶ノードに保持されているデータを反転させてしまうというソフトエラーの問題が顕在化している。特に電源電圧が低下するにつれて、その誤動作は顕著に現れてきている。
【０００８】
ソフトエラー耐性を上げる一対策案として、記憶ノードの容量（クリティカルチャージと言う）を増やすことによって、外因による記憶データの反転を低減する方法がある。しかしながら、容量を形成するためには、面積が大きくなったり、追加の工程が必要になってコスト増加を招く等、デメリットが多い等の課題があった。
【０００９】
この発明は上記のような従来の課題を解消するためになされたもので、セルフサイズを小さくし、かつソフトエラー耐性の向上を図った半導体装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、スタティック型メモリセルが形成されるメモリセル領域を有する半導体装置である。第１導電型の第１のドライバトランジスタおよび第２導電型の第１の負荷トランジスタにより構成された第１のインバータと、第１導電型の第２のドライバトランジスタおよび第２導電型の第２の負荷トランジスタにより構成された第２のインバータとを備える。上記第１のインバータの出力端子と第２のインバータの入力端子とが電気的に接続されて第１の記憶ノードが構成され、第２のインバータの出力端子と第１のインバータの入力端子とが電気的に接続されて第２の記憶ノードが構成されている。ソースが第１の記憶ノードに電気的に接続され、ゲートが第１のワード線に電気的に接続され、かつドレインが第１のビット線に電気的に接続された第１導電型の第１のアクセストランジスタと、ソースが第２の記憶ノードに電気的に接続され、ゲートが第２のワード線に電気的に接続され、かつドレインが第２のビット線に電気的に接続された第１導電型の第２のアクセストランジスタと、ゲート、ソースおよびドレインが第１の記憶ノードに電気的に接続された第２導電型の第１のトランジスタ型容量素子と、ゲート、ソースおよびドレインが第２の記憶ノードに電気的に接続された第２導電型の第２のトランジスタ型容量素子とを備える。上記第１のドライバトランジスタおよび第１のアクセストランジスタは基板の第２導電型の第１のウェル領域に、第１の負荷トランジスタ、第２の負荷トランジスタ、第１のトランジスタ型容量素子および第２のトランジスタ型容量素子は基板の第１導電型の第２のウェル領域に、第２のアクセストランジスタおよび第２のドライバトランジスタは基板の第２導電型の第３のウェル領域に配置される。上記第１のドライバトランジスタ、第１の負荷トランジスタおよび第２のトランジスタ型容量素子のゲートは、基板上にゲート絶縁膜を介在させて設けた共通の第１のゲート配線で構成され、第２のアクセストランジスタのゲートは、基板上にゲート絶縁膜を介在させて設けた共通の第２のゲート配線で構成され、第１のアクセストランジスタのゲートは、基板上にゲート絶縁膜を介在させて設けた共通の第３のゲート配線で構成され、第１のトランジスタ型容量素子、第２の負荷トランジスタおよび第２のドライバトランジスタのゲートは、基板上にゲート絶縁膜を介在させて設けた共通の第４のゲート配線で構成される。上記第１のトランジスタ型容量素子には、第４のゲート配線の下層に形成され、第４のゲート配線の一方の側方に配置される第１の不純物拡散層と、第４のゲート配線の、第１の不純物拡散層と反対側の側方に配置される第２の不純物拡散層とを有しており、第２のトランジスタ型容量素子には、第１のゲート配線の下層に形成され、第１のゲート配線の一方の側方に配置される第３の不純物拡散層と、第１のゲート配線の、第３の不純物拡散層と反対側の側方に配置される第４の不純物拡散層とを有している。上記第１のトランジスタ型容量素子を構成する第４のゲート配線の上層に形成された第１の配線層と、第１の配線層と基板との間の第１のコンタクトホール内に設けられ、第１の配線層を第１の不純物拡散層と第２の不純物拡散層と第４のゲート配線とに接続する第１のコンタクトと、第２のトランジスタ型容量素子を構成する第１のゲート配線の上層に形成された第２の配線層と、第２の配線層と基板との間の第２のコンタクトホール内に設けられ、第２の配線層を第３の不純物拡散層と第４の不純物拡散層と第１のゲート配線とに接続する第２のコンタクトとを備えたものである。
【００１１】
この発明に係る半導体装置は、第１のコンタクトは、第１のウェル領域と第２のウェル領域とを跨ぎ、第１のドライバトランジスタと第１のアクセストランジスタとが共有する第５の不純物拡散層に接続するように配置され、第２のコンタクトは、第２のウェル領域と第３のウェル領域とを跨ぎ、第２のアクセストランジスタと第２のドライバトランジスタとが共有する第６の不純物拡散層に接続するように配置されるものである。
【００１２】
この発明に係る半導体装置は、基板上に別のゲート絶縁膜を介在させて設けた別のゲート電極を有し、半導体集積回路を構成するためのトランジスタを備え、ゲート絶縁膜の膜厚は別のゲート絶縁膜の膜厚より薄いものである。
【００１３】
この発明に係る半導体装置は、基板上に別のゲート絶縁膜を介在させて設けた別のゲート電極を有し、半導体集積回路を構成するためのトランジスタを備え、ゲート絶縁膜の比誘電率は別のゲート絶縁膜の比誘電率より高いものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態について説明する。
実施の形態１．
図１はこの発明の半導体装置における共通コンタクトの構造を示した平面図、図２は図１の直線Ａ−Ａ’に沿う断面図、図３はその等価回路図である。図１〜図３において、１０はウエル領域（基板）、２０，２１は第１、第２の拡散層、３０はゲート電極（電極配線）、４０はゲート絶縁膜、５０は層間膜、６０はコンタクトホール、７０は素子分離領域を示す。なお、上記ウエル領域１０がＰ型の場合、その上面に形成される拡散層２０，２１はＮ型であり、また、ウエル領域１０がＮ型の場合、拡散層２０，２１はＰ型である。
【００２３】
まず、図１の平面図について説明する。シリコン基板もしくはウエル領域１０内に素子分離領域７０で隔てられた素子領域が形成され、ポリシリコン等で形成されたゲート電極３０が素子分離領域７０から延伸して素子領域を２分割するように形成されている。ゲート電極３０と素子領域との重なり部分でトランジスタＴｒが形成される。不純物拡散層２０，２１はウエル領域（基板）１０とは反対の導電型の不純物を注入して形成される。ゲート電極３０と拡散層２０にまたがるように１つのコンタクトホール（共通コンタクトホール）６０を開けている。
【００２４】
次に図２の断面図について説明する。ウエル領域１０上に素子分離領域７０で隔てられて第１、第２の拡散層２０，２１が形成されている。ゲート電極３０の下面は、ウエル領域１０との間に薄い絶縁膜４０を介在させて電気的に絶縁されている。第１、第２の拡散層２０，２１、素子分離領域７０、ゲート電極３０上を覆うように層間膜５０が形成された後、ゲート電極３０と第１の拡散層２０にまたがるように共通コンタクトホール６０が開けられている。そして、この共通コンタクトホール６０をアルミニウムまたはタングステン等のコンタクト８０によって覆うことによって、ゲート電極３０と拡散層２０および、層間膜５０の上面に形成した配線層９０を電気的に接続することができる。
【００２５】
次に図３の等価回路図について説明する。ゲート電極３０と素子領域との重なり部分でトランジスタＴｒが形成されることから、ゲート電極３０、第１、第２の拡散層２０，２１、ウエル領域１０は、各々、トランジスタのゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄ、基板Ｂに対応している。共通コンタクト６０を覆う金属によって、ゲート端子Ｇとソース端子Ｓが電気的に接続されている。各々の端子間にはカップリングにより寄生容量が存在し、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ゲート・基板間容量Ｃｇｂ、ソース・基板間容量Ｃｓｂ、ドレイン・基板間容量Ｃｄｂが存在する。なお、ソース端子Ｓもドレイン端子Ｄも構造上は同じ不純物拡散層２０，２１に対応するため特に区別する必要はない。
【００２６】
図３の等価回路において、ゲート絶縁膜４０を薄くするほど付加するゲート基板間容量Ｃｇｂを大きくすることができる。しかし、あまり薄くすると、ゲート・基板間に流れるリーク電流が増大するという問題がある。また、通常のトランジスタの場合、ゲート容量が増えることにより遅産時間が遅くなるというデメリットがある。
【００２７】
そこで、前記共通コンタクトホールのゲート絶縁膜４０のみの膜厚を、それ以外の通常のトランジスタのゲート絶縁膜の膜厚よりも薄くする。また、ゲート絶縁膜４０を誘電率の高い材料で形成しても良い。一般的な酸化シリコンＳｉ０２で形成したゲート絶縁膜４０の比誘電率は３．８程度であるが、それよりも比誘電率の高いものとして、例えばチタン酸化膜やタンタル酸化膜等がある。ゲート・基板間容量Ｃｇｂは、絶縁膜４０の比誘電率に比例するので、前記共通コンタクト部６０のみに高誘電率の絶縁膜４０を使用することで付加する容量を大きくすることができる。
【００２８】
また、前記共通コンタクトホール６０を形成する不純物拡散層の不純物濃度を高くしても良い。不純物濃度を高くすることにより、接合容量が増えるので、ソース・基板間容量Ｃｓｂ、ドレイン・基板間容量Ｃｄｂを大きくすることができる。
【００２９】
以上のように、この実施の形態１によれば、ゲート電極３０と拡散層２０を接続する際、共通コンタクトホール６０を覆う金属で電気的に接続することができるので、コンタクト数を減らすことができてより面積を小さくすることができる。さらに、共通コンタクトホール６０の下部にトランジスタＴｒを形成することにより、トランジスタＴｒの各端子間の寄生容量を接続端子に付加することができるので、同時に容量素子を形成できるという利点がある。
【００３０】
また、前記共通コンタクトホール６０のゲート絶縁膜４０のみの膜厚を薄くすることで、付加容量を大きくできるばかりか、スイッチング用のトランジスタのリーク電流増大と遅延増大を抑えることができるという利点がある。
【００３１】
さらに、前記共通コンタクトホール６０のゲート絶縁膜４０のみに比誘電率の高い材料を使うことで、付加容量を大きくできるばかりか、スイッチング用のトランジスタの遅延増大を抑えることができるという利点がある。
【００３２】
さらに、前記共通コンタクトホール６０の第１の拡散層２０の不純物濃度を高くすることで付加容量を大きくできるばかりか、スイッチング用のトランジスタの遅延増大を抑えることができるという利点がある。
【００３３】
実施の形態２．
図４はこの発明の実施の形態２の共通コンタクトホール６０の構造を示した平面図、図５は図４の直線Ａ−Ａ’線に沿う断面図、図６はその等価回路図であり、前記図１〜図３と同一部分には同一符号を付して重複説明を省略する。
【００３４】
図４において、ゲート電極３０を素子領域の途中まで形成するようにして、拡散層２０を１つの領域で形成している。それ以外は実施の形態１と同様であり、断面構造も同じである。
【００３５】
拡散層２０は図６の等価回路図に示されるように、ソース端子Ｓとドレイン端子Ｄに共通に接続される。実施の形態１の場合、ドレイン端子ＤはトランジスタＴｒが導通状態の場合はソース端子Ｓと繋がるが、トランジスタＴｒが非導通状態の場合、ソース端子Ｓとは非接続となるため電気的にフローティング状態になる。ゲート・ドレイン間容量Ｃｇｄ、ドレイン・基板間容量Ｃｄｂはドレイン端子Ｄの電位によって値が変わることから、トランジスタＴｒが非導通状態でドレイン端子Ｄがフローティング状態だと容量値が変動してしまう。正確な値の容量を付加したい場合には適さない。
【００３６】
上記のように、この実施の形態２によれば、ゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄを共通に接続することで、フローティング端子をなくし、正確な容量値を付加できる。
【００３７】
実施の形態３．
図７はこの発明の実施の形態３の共通コンタクトホール６０の構造を示した平面図、図８は図７の直線Ａ−Ａ’線に沿う断面図、図９はその等価回路図であり、前記図１〜図３と同一部分には同一符号を付して重複説明を省略する。
【００３８】
図７において、共通コンタクトホール６０はゲート電極３０と２つの第１、第２の拡散層２０，２１にまたがるように開けている。それ以外は実施の形態１と同じであり、等価回路は実施の形態２と同じである。実施の形態２では、拡散層を広げて１つの拡散層を形成して、ソース端子Ｓとドレイン端子Ｄを電気的に接続したが、実施の形態３では、共通コンタクトホール６０を広げることで、ソース端子Ｓとドレイン端子Ｄを接続している。
【００３９】
上記のように、この実施の形態２によれば、フローティング端子をなくす事で正確な容量値を付加できるばかりでなく、実施の形態２に比べて少ない面積増加でゲート端子Ｇとソース端子Ｓとドレイン端子Ｄを接続できる。
【００４０】
実施の形態４．
図１０は実施の形態２と実施の形態３を組み合わせた例を示した平面図、図１１は図１０の直線Ａ−Ａ’線に沿う断面図、図１２はその等価回路図である。共通コンタクトホール６０のみで接続した場合、または拡散層２０のみで接続した場合、接触面積が小さいと抵抗値が大きく変動する可能性がある。
【００４１】
上記のように、この実施の形態４によれば、共通コンタクトホール６０と拡散層２０の両方で接続することで、抵抗値の変動を抑えることができる。
【００４２】
実施の形態５．
図１３はこの発明の実施の形態５による共通コンタクトホール６０の構造を示した平面図、図１４は図１３の直線Ａ−Ａ’線に沿う断面図、図１５はその等価回路図である。図１４、図１５において、１０はウエル領域、２０，２１，２２は第１、第２、第３の拡散層、３０はゲート電極、４０はゲート絶縁膜、５０は層間膜、６０はコンタクトホール、７０は素子分離領域を示す。
【００４３】
まず、図１３の平面図について説明する。シリコン基板もしくはウエル領域１０内に分離領域７０で隔てられた素子領域が形成され、ポリシリコン等で形成されたゲート電極３０が素子分離領域７０から延伸して素子領域を２分割するように形成されている。ゲート電極３０と素子領域との重なり部分でトランジスタＴｒが形成される。不純物拡散層２０，２１，２２はウエル領域１０とは反対の導電型の不純物を注入して形成される。第３の拡散層２２は素子分離領域７０によって第１、第２の拡散層２０，２１と分離されている。ゲート電極３０と、第１の拡散層２０にまたがるように１つのコンタクトホール６０を開けている。
【００４４】
次に図１４の断面図について説明する。ウエル領域１０上に素子分離領域７０で隔てられて第１、第２、第３の拡散層２０，２１，２２が形成されている。ゲート電極下部は、ウエル領域と薄い絶縁膜４０で電気的に絶縁されている。第１、第２、第３の拡散層２０，２１，２２、素子分離領域７０、ゲート電極３０上を覆うように層間膜５０が形成された後、ゲート電極３０と第１の拡散層２０、素子分離領域７０を隔てた第３の拡散層２２にまたがるように共通コンタクトホール６０が開けられている。アルミニウムまたはタングステン等の金属によって共通コンタクトホール６０を覆うことによってゲート電極３０と第１、第３の拡散層２０，２２を電気的に接続することができる。
【００４５】
次に図１５の等価回路図について説明する。ゲート電極３０と素子領域との重なり部分でトランジスタＴｒが形成されることから、ゲート電極３０、第１、第２の拡散層２０，２１、ウエル領域１０は、各々、トランジスタＴｒのゲート端子Ｇ、ソース端子Ｓ、，ドレイン端子Ｄ、基板Ｂに対応している。共通コンタクト６０によって、ゲート端子Ｇとソース端子Ｓが電気的に接続されている。各々の端子間にはカップリングにより寄生容量が存在し、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ゲート・基板間容量Ｃｇｂ、ソース・基板間容量Ｃｓｂ、ドレイン・基板間容量Ｃｄｂが存在する。
【００４６】
なお、ソース端子Ｓもドレイン端子Ｄも構造上は同じ不純物拡散層に対応するため特に区別する必要はない。また、第１、第２の拡散層２０，２１と第３の拡散層２２は、反対の導電型の不純物注入であっても問題ない。例えば、ウエル領域１０がＮ型の導電型の場合、不純物拡散層２０，２１，２２はＰ型でも良いし、不純物拡散層２０、２１はＰ型、不純物拡散層２２はＮ型でも問題ない。また、第１、第２の拡散層２０，２１の下部ウエル領域と、第３の拡散層２２の下部のウエル領域の導電型が反対であっても問題ない。その場合、第１の拡散層２０と第３の拡散層２２の間の分離領域にＰＮ分離が存在することになる。
【００４７】
以上のように、この実施の形態５によれば、ゲート電極３０と分離領域７０で分離された２つの第１、第３の拡散層２０，２２を接続する際、共通の１つのコンタクトホール６０で電気的に接続することができるので、共通コンタクトホールの数を減らすことができて、より面積を小さくすることができる。また、共通コンタクトホール６０の下部にトランジスタＴｒを形成することにより、トランジスタＴｒの各端子間の寄生容量を接続端子に付加することができるので、同時に容量素子を形成できるという利点がある。
【００４８】
実施の形態６．
図１６は実施の形態５を変形したこの発明の実施の形態６を示した平面図、図１７は図１６の直線Ａ−Ａ’線に沿う断面図、図１８はその等価回路図である。実施例２と同様に、トランジスタＴｒのソースとドレインを１つの拡散領域２０で形成したものである。
【００４９】
上記のように、この実施の形態６によれば、実施の形態２と同様にゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄを共通に接続することで、フローティング端子をなくし、正確な容量値を付加できるようにしている。
【００５０】
実施の形態７．
図１９は実施の形態５を変形したこの発明の実施の形態７を示した平面図、図２０は図１９の直線Ａ−Ａ’線に沿う断面図であり、実施の形態５と同一部分には同一符号を付して重複説明を省略する。
【００５１】
図１９、図２０において、共通コンタクトホール６０はゲート電極３０と第１、第２、第３の拡散層２０，２１，２２にまたがるように開けている。それ以外は実施の形態５と同じであり、等価回路は図１５と同じである。実施の形態６では、第１の拡散層２０を広げて１つの拡散層を形成してソース端子Ｓとドレイン端子Ｄを電気的に接続したが、実施の形態７では、共通コンタクトホール６０を広げることで、ソース端子Ｓとドレイン端子Ｄを接続している。
【００５２】
上記のように、この実施の形態７によれば、実施の形態６で述べたように、フローティング端子をなくす事で正確な容量値を付加できるばかりでなく、実施の形態６に比べて少ない面積増加でゲート端子Ｇとソース端子Ｓとドレイン端子Ｄを接続できる。
【００５３】
実施の形態８．
図２１は実施の形態６と実施の形態７を組み合わせたこの発明の実施の形態８の平面図、図２２は図２１の直線Ａ−Ａ’線に沿う断面図であり、等価回路図は図１５と同じである。共通コンタクトホール６０のみで接続した場合、または拡散層のみで接続した場合、接触面積が小さいと抵抗値が大きく変動する可能性がある。共通コンタクトホール６０と第１の拡散層２０の両方で接続することで、抵抗値の変動を抑えることができる。
【００５４】
実施の形態９．
次に、この発明の共通コンタクトホール６０をＳＲＡＭメモリセルに適用した実施の形態９について説明する。図２３は、ＳＲＡＭメモリセルのレイアウト平面図、図２４はその等価回路図を示す。図２３、図２４において、ＰＷ０，ＰＷ１はＰウエル領域、ＮＷはＮウエル領域、ＦＬ１００・ＦＬ１０１・ＦＬ１１０・ＦＬ１１１・ＦＬ１１２・ＦＬ１１３・ＦＬ２００・ＦＬ２０１・ＦＬ２１０・ＦＬ２１１・ＦＬ２２０・ＦＬ２２１はＰ＋拡散領域もしくはＮ＋拡散領域、ＰＬ１・ＰＬ２・ＰＬ３・ＰＬ４はポリシリコン配線層、ＡＬ１・ＡＬ２は金属配線、Ｎ１・Ｎ２・Ｎ３・Ｎ４はＮＭＯＳドシンジスタ、Ｐ１・Ｐ２・Ｐ３・Ｐ４はＰＭＯＳトランジスタ、・ＣＨ１００・ＣＨ１１０・ＣＨ１１１・ＣＨ１１２・ＣＨ２００・ＣＨ２０１・ＣＨ２１０・ＣＨ２１１・ＣＨ２２１はコンタクトホール、ＶＤＤは電源線、ＧＮＤは接地線、ＢＬ１・ＢＬ２はビット線、ＷＬ１，ＷＬ２はワード線、ａ，ｂは記憶ノードを示す。
【００５５】
まず、図２４に示す等価回路でＳＲＡＭメモリの回路構成について説明する。ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１で第１のインバータを構成し、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２で第２のインバータを構成する。
【００５６】
第１、第２のインバータの一方の出力端子は他方の入力端子に互いに接続して記憶ノードａ，ｂを構成する。ＮＭＯＳトランジスタＮ３のソース、ゲート、ドレインを各々、一方の記憶端子ａ、ワード線ＷＬ１、一方のビット線ＢＬ１に接続する。ＮＭＯＳトランジスタＮ４のソース、ゲート、ドレインを各々、他方の記憶端子ｂ、ワード線ＷＬ２、他方のビット線ＢＬ２に接続する。Ｐ３，Ｐ４は容量付加の為に形成したＰＭＯＳトランジスタである。このＰＭＯＳトランジスタＰ３のゲート端子Ｇ及びソース端子Ｓを記憶端子ａに接続し、ＰＭＯＳトランジスタＰ４のゲート端子Ｇ及びソース端子Ｓを記憶端子ｂに接続する。以上のように接続することで、ＳＲＡＭメモリセル回路を構成する。
【００５７】
次に、図２３のレイアウト平面図に示すＳＲＡＭメモリセルのレイアウト構成について説明する。図において、１つのＮ型のウエル領域ＮＷと、２つのＰ型のウエル領域ＰＷ０，ＰＷ１を形成する。ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、図に示すように１つのＮウエル領域ＮＷ内に形成する。
【００５８】
そして、第１、第４のＮＭＯＳトランジスタＮ１，Ｎ４は、一方のＰウエル領域ＰＷ０内に形成し、第２、第３のＮＭＯＳトランジスタＮ２，Ｎ３は、他方のＰウエル領域ＰＷ１内に形成する。図中で示した拡散領域ＦＬとポリシリコン配線層ＰＬの重なりの部分がトランジスタになる。
【００５９】
ＰＭＯＳトランジスタＰ１，Ｐ４とＮＭＯＳトランジスタＮ１のゲート端子Ｇは共通のポリシリコン配線ＰＬ１で共通に記憶端子ｂに接続される。ＰＭＯＳトランジスタＰ２，Ｐ３とＮＭＯＳトランジスタＮ２のゲート端子Ｇは共通のポリシリコン配線ＰＬ２で共通に記憶端子ａに接続される。Ｎウエル領域ＮＷ内のＦＬ１００，ＦＬ１０１，ＦＬ１１０，ＦＬ１１１，ＦＬ１１２，ＦＬ１１３にはＰ型不純物を注入してＰ＋拡散領域を形成する。Ｐウエル領域ＰＷ０，ＰＷ１内のＦＬ２００，ＦＬ２０１，ＦＬ２１０，ＦＬ２１１，ＦＬ２２０，ＦＬ２２１にはＮ型不純物を注入してＮ＋拡散領域を形成する。
【００６０】
Ｎ＋拡散層ＦＬ２１０，Ｐ＋拡散層ＦＬ１１０は共通コンタクトホールＣＨ１１０及びコンタクトホールＣＨ２１０と金属配線ＡＬ１を介してポリシリコン配線ＰＬ２と低インピーダンスで電気的に接続される。この部分は、図２４の等価回路図中に示す記憶ノードの一方の端子ａに対応する。また、Ｎ＋拡散層ＦＬ２１１，Ｐ＋拡散層ＦＬ１１１は共通コンタクトホールＣＨ１１１及びコンタクトホールＣＨ２１１と金属配線ＡＬ２を介してポリシリコン配線ＰＬ１と低インピーダンスで電気的に接続される。この部分は、図２４の等価回路図中に示す記憶ノードの他方の端子ｂに対応する。
【００６１】
Ｐ＋拡散領域ＦＬ１００，ＦＬ１０１はコンタクトホールＣＨＩ００，ＣＨ１０１を介してＶＤＤ電位に接続される。図２４において、ＰＭＯＳトランジスタＰ１，Ｐ２のソースに対応する。Ｎ＋拡散層ＦＬ２００，ＦＬ２０１は各々ＣＨ２００，ＣＨ２０１を介してＧＮＤ電位に接続される。図２４において、ＮＭＯＳトランジスタＮ１，Ｎ２のソースに対応する。Ｎ＋拡散層ＦＬ２２０，ＦＬ２２１は、コンタクトホールＣＨ２２０，２２１を介してビット線ＢＬ１，ＢＬ２に各々接続される。ポリシリコン配線ＰＬ３及びＰＬ４は、コンタクトホールＣＨ２３０，ＣＨ２３１を介してワード線ＷＬ１，ＷＬ２に各々接続される。なお、「膜圧」、「比誘電率」、「不純物濃度」の各パラメータについて、ＰＭＯＳトランジスタＰ３，Ｐ４は、少なくともアクセストランジスタであるＮＭＯＳトランジスタＮ３，Ｎ４と相違させれば良く、Ｐ１，Ｐ２，Ｎ３，Ｎ４は、Ｐ３，Ｐ４と同じであっても相違させても良い。
【００６２】
以上のように、この実施の形態９によれば、共通コンタクトホールＣＨ１１０，１１１で拡散領域とポリシリコン配線を接続しているため、ＳＲＡＭメモリセルを構成するのに必要なコンタクト数を減らすことができ、面積を小さくすることができる。そして、共通コンタクトホールＣＨ１１０，１１１の部分でＰＭＯＳトランジスタＰ３，Ｐ４を形成することで、面積の増加なく容量を記憶端子ａ，ｂに付加する事ができる。
【００６３】
これにより、α線等により発生した電子が、記憶ノードの保持データを反転させようとしても、記憶端子の容量が大きいと記憶ノードの電位の変化が遅くなるため、データの反転が起こりにくくなる。つまり、ソフトエラー耐性が向上するという効果が得られる。
【００６４】
実施の形態１０．
次に、この発明の共通コンタクトホール６０をＳＲＡＭメモリセルに適用した他の実施の形態１０について説明する。図２５は、ＳＲＡＭメモリセルのレイアウト平面図、図２６はその等価回路図を示すもので、図２３、図２４と同一部分は同一符号を付して重複説明は省略する。
【００６５】
まず、図２６の等価回路図について説明する。容量付加のために追加したＰＭＯＳトランジスタＰ３，Ｐ４の各々のゲート端子、ソース端子、ドレイン端子を共通に接続して、記憶端子ａ，ｂに接続している以外は、実施の形態９で示した等価回路図と同じである。
【００６６】
次に、図２５についてレイアウト構成を説明する。共通コンタクトホールＣＨ１１０，ＣＨ１１１を広げて、Ｐ型拡散層ＦＬ１１０とＦＬ１１２，ＦＬ１１１とＦＬ１１３を共通に接続した以外は実施の形態９のレイアウト構成と同じである。
【００６７】
上記のように、この実施の形態１０によれば、実施の形態９で示した効果以外に、フローティング端子をなくすことができるので、正確な容量値を記憶端子ａ，ｂに付加できるという利点がある。
【００６８】
実施の形態１１．
次に、この発明の共通コンタクトホールをＳＲＡＭメモリセルに適用した実施の形態１１について説明する。図２７は、ＳＲＡＭメモリセルのレイアウト平面図、図２８はその等価回路図を示すもので、前記実施の形態９による図２３、図２４と同一部分は同一符号を付して重複説明は省略する。
【００６９】
図２７のレイアウト平面図において、共通コンタクトホールＣＨ３００は、ＦＬ２１０，ＦＬ１１０，ＦＬ１１２及びポリシリコン配線ＰＬ２にまたがるように形成している。
【００７０】
また、共通コンタクトホールＣＨ３０１は、ＦＬ２１１，ＦＬ１１１，ＦＬ１１３及びポリシリコン配線ＰＬ１にまたがるように形成している。Ｎ＋拡散層ＦＬ２１０、Ｐ＋拡散層ＦＬ１１０、ＦＬ１１２は共通コンタクトホールＣＨ３００を介してポリシリコン配線ＰＬ２と低インピーダンスで電気的に接続される。この部分は、図２８の等価回路図中に示す記憶ノードの一方の端子ａに対応する。また、Ｎ＋拡散層ＦＬ２１１、Ｐ＋拡散層ＦＬ１１１、ＦＬ１１３は共通コンタクトホールＣＨ３０１を介してポリシリコン配線ＰＬ１と低インピーダンスで電気的に接続される。この部分は、図２８の等価回路図中に示す記憶ノードの他方の端子ｂに対応する。
【００７１】
以上のように、この実施の形態１１によれば、共通コンタクトＣＨ３００，ＣＨ３０１で拡散領域とポリシリコン配線を接続しているため、ＳＲＡＭメモリセルを構成するのに必要なコンタクト数を減らすことができ、面積を小さくすることができる。そして、共通コンタクトホールＣＨ３００，ＣＨ３０１のＮウエル内の部分でＰＭＯＳトランジスタＰ３，Ｐ４を形成することで、面積の増加なく容量を記憶端子ａ，ｂに付加する事ができる。
【００７２】
これにより、α線等により発生した電子が、記憶ノードの保持データを反転させようとしても、記憶端子の容量が大きいと記憶ノードの電位の変化が遅くなるため、データの反転が起こりにくくなる。つまり、ソフトエラー耐性が向上するという効果が得られる。更に、フローティング端子をなくすことができるので、正確な容量値を記憶端子ａ，ｂに付加できるという利点がある。
【００７３】
実施の携帯１２．
図１〜図２２の容量付加用のトランジスタが、ＳＲＡＭセルに適用される例が、図２３〜図２８に示しているが、ＳＲＡＭセル以外にも例えば、フリップフロップ回路にも適用される。このフリップフロップ回路の例を図２９に示す。図中の記憶ノードＭ１〜Ｍ４の各々に、実施の形態１から実施の形態８のいずれかの容量付加用のトランジスタが接続されるもので、上記の各実施の形態と同様な利点がある。Ａ，Ａバーは、論理が互いに相補なクロック信号、Ｏ，Ｏバーはトランクファゲートで互いに相補にＯＮ／ＯＦＦする。
【００７４】
【発明の効果】
以上ように、この発明によれば、基板上にゲート絶縁膜を介在させて設けたゲート電極下の基板における第１の導電型の部分を間に挟んで対向して形成された、各々第１導電型とは異なる第２の導電型である第１および第２の拡散層、ゲート電極よりも上層に形成された配線層、および、配線層と基板との間の一つのコンタクトホール内に設けられ、配線層を第１の拡散層およびゲート電極に接続するコンタクトを備えるように構成したので、面積の小さい高集積なＳＲＡＭメモリセルが実現できるばかりでなく、ソフトエラー耐性が向上するという効果がある。
【００７５】
この発明によれば、コンタクトは、第２の拡散層にも接続される様に構成したので、上記と同様な効果が得られる。
【００７６】
この発明によれば、基板に設けられた第３の拡散層、および、第１および第３の拡散層の間に形成され、第１および第３の拡散層を互いに分離する素子分離領域を備え、コンタクトはさらに第３の拡散層に接続されるように構成したので、フローティング端子をなくし、正確な容量値を付加できる効果がある。
【００７７】
この発明によれば、基板上にゲート絶縁膜を介在させて設けたゲート電極、基板上に形成された拡散層、ゲート電極よりも上層に形成された配線層、および、配線層と基板との間の一つのコンタクトホール内に設けられ、配線層を拡散層およびゲート電極に接続するコンタクトを備え、拡散層は、ゲート電極下の基板における第１の導電型の部分を間に挟んで対向して形成された、各々第１導電型とは異なる第２の導電型である第１および第２の部分と、第１の部分と第２の部分とをつなげる第３の部分とを有するように構成したので、フローティング端子をなくし、正確な容量値を付加できるばかりでなく、少ない面積増加でゲート端子Ｇとソース端子Ｓとドレイン端子Ｄを接続できる効果がある。
【００７８】
この発明によれば、コンタクトは、拡散層の第１の部分と第２の部分とに接続ように構成したので、上記と同様な効果が得られる。
【００７９】
この発明によれば、基板に形成された別の拡散層、および、拡散層および別の拡散層の間に形成され、拡散層および別の拡散層を分離する素子分離領域を備え、コンタクトはさらに別の拡散層に接続されるように構成したので、ＳＲＡＭメモリセルを構成するのに必要なコンタクト数を減らすことができ、面積の増加なく容量を記憶端子に付加することができる効果がある。
【００８０】
この発明によれば、ＳＲＡＭセルを備え、配線層はＳＲＡＭセルの記憶ノードに接続されているように構成したので、同時に容量素子を形成できる効果がある。
【００８１】
この発明によれば、フリップフロップ回路を備え、配線層はフリップフロップの記憶ノードに接続されているように構成したので、上記と同様な効果が得られる。
【００８２】
この発明によれば、基板上に別のゲート絶縁膜を介在させて設けた別のゲート電極を有し、半導体集積回路を構成するためのトランジスタを備え、ゲート絶縁膜の膜圧は別のゲート絶縁膜のものより薄く構成したので、付加容量を大きくできるばかりか、通常のトランジスタのリーク電流増大と遅延増大を抑えることができる効果がある。
【００８３】
この発明によれば、基板上に別のゲート絶縁膜を介在させて設けた別のゲート電極を有し、半導体集積回路を構成するためのトランジスタを備え、ゲート絶縁膜の比誘電率は別のゲート絶縁膜のものより高いように構成したので、付加容量を大きくできるばかりか、通常のトランジスタの遅延増大を抑えることができる効果がある。
【００８４】
この発明によれば、ゲート電極下の基板におけるチャネル部分を間に挟んで対向して形成されたソース領域およびドレイン領域を有し、半導体集積回路を構成するためのトランジスタを備え、第１および第２の拡散層の不純物濃度がソース領域、ドレイン領域のものより高いように構成したので、付加容量を大きくできるばかりか、通常のトランジスタの遅延増大を抑えることができる効果がある。
【００８５】
この発明によれば、ゲート電極下の基板におけるチャネル部分を間に挟んで対向して形成されたソース領域およびドレイン領域を有し、半導体集積回路を構成するためのトランジスタを備え、拡散層の不純物濃度がソース領域、ドレイン領域のものより高いように構成したので、上記と同様な効果が得られる。
【図面の簡単な説明】
【図１】 この発明の半導体装置における共通コンタクトホールの構造を示した平面図である。
【図２】 図１の直線Ａ−Ａ’に沿う断面図である。
【図３】 その等価回路図である。
【図４】 この発明の実施の形態２の共通コンタクトホール６０の構造を示した平面図である。
【図５】 図４の直線Ａ−Ａ’線に沿う断面図である。
【図６】 その等価回路図である。
【図７】 この発明の実施の形態３の共通コンタクトホール６０の構造を示した平面図である。
【図８】 図７の直線Ａ−Ａ’線に沿う断面図である。
【図９】 その等価回路図である。
【図１０】 この発明の実施の形態４の共通コンタクトホール６０の構造を示した平面図である。
【図１１】 図１０の直線Ａ−Ａ’線に沿う断面図である。
【図１２】 その等価回路図である。
【図１３】 この発明の実施の形態５の共通コンタクトホール６０の構造を示した平面図である。
【図１４】 図１３の直線Ａ−Ａ’線に沿う断面図である。
【図１５】 その等価回路図である。
【図１６】 この発明の実施の形態６の共通コンタクトホール６０の構造を示した平面図である。
【図１７】 図１６の直線Ａ−Ａ’線に沿う断面図である。
【図１８】 その等価回路図である。
【図１９】 この発明の実施の形態７の共通コンタクトホール６０の構造を示した平面図である。
【図２０】 図１９の直線Ａ−Ａ’線に沿う断面図である。
【図２１】 この発明の実施の形態８の共通コンタクトホール６０の構造を示した平面図である。
【図２２】 図２１の直線Ａ−Ａ’線に沿う断面図である。
【図２３】 この発明の実施の形態９によるＳＲＡＭメモリセルのレイアウト平面図である。
【図２４】 その等価回路図である。
【図２５】 この発明の実施の形態１０によるＳＲＡＭメモリセルのレイアウト平面図である。
【図２６】 その等価回路図である。
【図２７】 この発明の実施の形態１１によるＳＲＡＭメモリセルのレイアウト平面図である。
【図２８】 その等価回路図である。
【図２９】 この発明の実施の形態１２によるフリップフロップ回路の等価回路図である。
【図３０】 従来における共通コンタクトホールの構造を示した平面図である。
【図３１】 図２９の直線Ａ−Ａ’線に沿う断面図である。
【符号の説明】
１０ ウエル領域、２０，２１，２２ 拡散層、３０ ゲート電極、４０ ゲート絶縁膜、５０ 層間膜、６０ 共通コンタクトホール、７０ 素子分離領域、８０ コンタクト、９０ 配線層 Ｃｄｂ ドレイン・基板間容量、Ｃｇｂ ゲート・基板間容量、Ｃｇｄ ゲート・ドレイン間容量、Ｃｇｓ ゲート・ソース間容量、Ｃｓｂ ソース・基板間容量。
Claims (4)
- スタティック型メモリセルが形成されるメモリセル領域を有する半導体装置であって、
第１導電型の第１のドライバトランジスタおよび第２導電型の第１の負荷トランジスタにより構成された第１のインバータと、
第１導電型の第２のドライバトランジスタおよび第２導電型の第２の負荷トランジスタにより構成された第２のインバータとを備え、
前記第１のインバータの出力端子と前記第２のインバータの入力端子とが電気的に接続されて第１の記憶ノードが構成され、前記第２のインバータの出力端子と前記第１のインバータの入力端子とが電気的に接続されて第２の記憶ノードが構成されており、さらに、
ソースが前記第１の記憶ノードに電気的に接続され、ゲートが第１のワード線に電気的に接続され、かつドレインが第１のビット線に電気的に接続された第１導電型の第１のアクセストランジスタと、
前記ソースが前記第２の記憶ノードに電気的に接続され、前記ゲートが第２のワード線に電気的に接続され、かつ前記ドレインが第２のビット線に電気的に接続された第１導電型の第２のアクセストランジスタと、
前記ゲート、前記ソースおよび前記ドレインが前記第１の記憶ノードに電気的に接続された第２導電型の第１のトランジスタ型容量素子と、
前記ゲート、前記ソースおよび前記ドレインが前記第２の記憶ノードに電気的に接続された第２導電型の第２のトランジスタ型容量素子とを備え、
前記第１のドライバトランジスタおよび前記第１のアクセストランジスタは基板の第２導電型の第１のウェル領域に、
前記第１の負荷トランジスタ、前記第２の負荷トランジスタ、前記第１のトランジスタ型容量素子および前記第２のトランジスタ型容量素子は前記基板の第１導電型の第２のウェル領域に、
前記第２のアクセストランジスタおよび前記第２のドライバトランジスタは前記基板の第２導電型の第３のウェル領域に配置され、
前記第１のドライバトランジスタ、前記第１の負荷トランジスタおよび前記第２のトランジスタ型容量素子の前記ゲートは、前記基板上にゲート絶縁膜を介在させて設けた共通の第１のゲート配線で構成され、
前記第２のアクセストランジスタの前記ゲートは、前記基板上に前記ゲート絶縁膜を介在させて設けた共通の第２のゲート配線で構成され、
前記第１のアクセストランジスタの前記ゲートは、前記基板上に前記ゲート絶縁膜を介在させて設けた共通の第３のゲート配線で構成され、
前記第１のトランジスタ型容量素子、前記第２の負荷トランジスタおよび前記第２のドライバトランジスタの前記ゲートは、前記基板上に前記ゲート絶縁膜を介在させて設けた共通の第４のゲート配線で構成され、
前記第１のトランジスタ型容量素子には、前記第４のゲート配線の下層に形成され、前記第４のゲート配線の一方の側方に配置される第１の不純物拡散層と、前記第４のゲート配線の、前記第１の不純物拡散層と反対側の側方に配置される第２の不純物拡散層とを有しており、
前記第２のトランジスタ型容量素子には、前記第１のゲート配線の下層に形成され、前記第１のゲート配線の一方の側方に配置される第３の不純物拡散層と、前記第１のゲート配線の、前記第３の不純物拡散層と反対側の側方に配置される第４の不純物拡散層とを有しており、
前記第１のトランジスタ型容量素子を構成する前記第４のゲート配線の上層に形成された第１の配線層と、前記第１の配線層と前記基板との間の第１のコンタクトホール内に設けられ、前記第１の配線層を前記第１の不純物拡散層と前記第２の不純物拡散層と前記第４のゲート配線に接続する第１のコンタクトと、
前記第２のトランジスタ型容量素子を構成する前記第１のゲート配線の上層に形成された第２の配線層と、前記第２の配線層と前記基板との間の第２のコンタクトホール内に設けられ、前記第２の配線層を前記第３の不純物拡散層と前記第４の不純物拡散層と前記第１のゲート配線に接続する第２のコンタクトとを有する、半導体装置。 - 前記第１のコンタクトは、前記第１のウェル領域と前記第２のウェル領域とを跨ぎ、前記第１のドライバトランジスタと前記第１のアクセストランジスタとが共有する第５の不純物拡散層に接続するように配置され、
前記第２のコンタクトは、前記第２のウェル領域と前記第３のウェル領域とを跨ぎ、前記第２のアクセストランジスタと前記第２のドライバトランジスタとが共有する第６の不純物拡散層に接続するように配置される、請求項１に記載の半導体装置。 - 前記基板上に別のゲート絶縁膜を介在させて設けた別のゲート電極を有し、半導体集積回路を構成するためのトランジスタを備え、前記ゲート絶縁膜の膜厚は前記別のゲート絶縁膜の膜厚より薄い請求項１または２に記載の半導体装置。
- 前記基板上に別のゲート絶縁膜を介在させて設けた別のゲート電極を有し、半導体集積回路を構成するためのトランジスタを備え、前記ゲート絶縁膜の比誘電率は前記別のゲート絶縁膜の比誘電率より高い請求項１または２に記載の半導体装置。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204246A (ja) * | 1992-09-11 | 1994-07-22 | Inmos Ltd | コンタクトを含む半導体デバイスとその製造方法 |
| JPH08148653A (ja) * | 1994-11-17 | 1996-06-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10223779A (ja) * | 1997-01-30 | 1998-08-21 | Lsi Logic Corp | 異なるゲートキャパシタンスを有する絶縁ゲート電界効果トランジスタを備えた集積回路及びその形成方法 |
| JPH10242298A (ja) * | 1997-02-26 | 1998-09-11 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP2001028401A (ja) * | 1999-05-12 | 2001-01-30 | Hitachi Ltd | 半導体集積回路装置 |
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