JPH08125137A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08125137A
JPH08125137A JP6265870A JP26587094A JPH08125137A JP H08125137 A JPH08125137 A JP H08125137A JP 6265870 A JP6265870 A JP 6265870A JP 26587094 A JP26587094 A JP 26587094A JP H08125137 A JPH08125137 A JP H08125137A
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insulated gate
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film
region
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JP6265870A
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Hidetaka Natsume
秀隆 夏目
Norifumi Satou
記史 佐藤
Hitoshi Mitani
仁 三谷
Takami Hiruma
貴美 比留間
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NEC Corp
Original Assignee
NEC Corp
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information

Abstract

(57)【要約】 【目的】ＳＲＡＭセルのフリップフロップを構成する共
通コンタクト構造を改良することによりα粒子の入射に
対するソフトエラーの抑制が向上する半導体記憶装置を
提供する。また平衡性、安定性をよくしデータ保持の信
頼性を向上させ、かつ低廉の負荷抵抗型の半導体記憶装
置を提供する。 【構成】一方の駆動トランジスタＴ1 （もしくはＴ2 ）
のドレイン領域２２（もしくは２４）に他方の駆動トラ
ンジスタＴ2 （もしくはＴ1 ）のゲート電極３２（もし
くは３１）を直接接触しないでドレイン領域から離間し
てそれぞれの先端部分を位置させ、先端部分とドレイン
領域とを第１の負荷素子（もしくは第２の負荷素子）を
所定の箇所に形成したシリコン膜パターン７０の一領域
であり抵抗素子ｒを形成する接続部７２で接続したＳＲ
ＡＭセルを有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特にスタティックランダムアクセスメモリ（以下、
ＳＲＡＭ、と称す）セルに関する。
【０００２】
【従来の技術】ＳＲＡＭセルの負荷素子をシリコン膜で
形成すると構造が簡素化され有利となる。
【０００３】まず、図８を参照してシリコン膜で負荷素
子として負荷抵抗を用いたＳＲＡＭセルを説明する。
【０００４】高電位のＶｃｃと低電位のＧＮＤ（接地）
との間に第１の負荷抵抗Ｒ1 と第１の駆動用絶縁ゲート
電界効果トランジスタ（以下、駆動トランジスタ、と称
す）Ｔ1 とを直列接続（第１のインバータ）し、第２の
負荷抵抗Ｒ2 と第２の駆動トランジスタＴ2 とを直列接
続（第２のインバータ）し、第１の負荷抵抗Ｒ1 と第１
の駆動トランジスタＴ1 との接続部に第２の駆動トラン
ジスタＴ2 のゲート電極を接続して第１の節点Ａ1 と
し、第２の負荷抵抗Ｒ2 と第２の駆動トランジスタＴ2
との接続部に第１の駆動トランジスタＴ1 のゲート電極
を接続して第２の節点Ａ2 としてフリップフロップを構
成している。
【０００５】そして、第１のワード線Ｗ1 をゲート電極
とする第１の転送用絶縁ゲート電界効果トランジスタ
（以下、転送トランジスタ、と称す）Ｔ3 のソース−ド
レイン経路を介して第１の節点Ａ1 をビット線ＢＬに接
続し、第１のワード線Ｗ1 と同一の信号が伝達される第
２のワード線Ｗ2 をゲート電極とする第２の転送トラン
ジスタ、と称す）Ｔ4 のソース−ドレイン経路を介して
第２の節点Ａ2 を反転ビット線ＲＢＬに接続している。
【０００６】次に第１の節点Ａ1 （もしくは第２の節点
Ａ2 ）の構造を説明する。第１の駆動トランジスタＴ1
（もしくは第２の駆動トランジスタＴ2 ）のドレイン領
域と第１の転送トラジスタＴ3 （もしくは第２の転送ト
ラジスタＴ4 ）のソースおよびドレイン領域のうちの一
方の領域とを共通のＮ型不純物領域で構成し、層間絶縁
膜にこのＮ型不純物領域に達するコンタクト孔（以下、
共通コンタクト孔、と称す）を形成し、この共通コンタ
クト孔の箇所において第２の駆動トランジスタＴ2 （も
しくは第１の駆動トランジスタＴ1 ）のゲート電極およ
び第１の負荷抵抗Ｒ1 （もしくは第２の負荷抵抗Ｒ2 ）
の一端をＮ型不純物領域に接続して共通コンタクトを構
成する。
【０００７】次に従来技術の共通コンタクトの構造を図
９を参照して説明する。
【０００８】図９（Ａ）は上記特開昭６３−１９３５５
８号公報に開示されてあるような共通コンタクトの構造
であり、図９（Ｂ）および図９（Ｃ）は特開平５−９０
５４０号公報に開示されてあるような共通コンタクトの
構造である。
【０００９】図９（Ａ）において、Ｐ型シリコン基板１
に一方のインバータの上記Ｎ型不純物領域１２２を形成
し、この領域上に他方のインバータの駆動トランジスタ
の多結晶シリコンゲート電極１３２をゲート絶縁膜と同
様の薄い絶縁膜３を介して延在させ、負荷素子としての
負荷抵抗Ｒの高抵抗の多結晶シリコン膜１７１を層間絶
縁膜１４１，１４２間に形成し、負荷抵抗Ｒの高抵抗多
結晶シリコン膜１７１の側面を露出しかつゲート電極１
３２の上面および側面を露出させる共通コンタクタ孔１
５２を層間絶縁膜１４２，１４１に形成し、共通コンタ
クト孔１５２を高不純物濃度の低抵抗多結晶シリコン層
１７３で充填している。このように他方のインバータの
駆動トランジスタのゲート電極１３２は一方のインバー
タのＮ型不純物領域１２２に高不純物濃度の低抵抗多結
晶シリコン層１７３により接続しているから、実質的に
抵抗零で節点すなわちＮ型不純物領域に接続している構
造となっている。
【００１０】図９（Ｂ）および図９（Ｃ）において図９
（Ａ）と同一もしくは類似の機能の箇所は同じ符号を付
けてあるから重複する説明はなるべく省略する。
【００１１】図９（Ｂ）において一方のインバータのＮ
型不純物領域１２２に他方のインバータの駆動トランジ
スタのゲート電極１３２が直接接触している。そして層
間絶縁膜１４２，１４１を貫通して形成した共通コンタ
クト孔１５２に高不純物濃度の低抵抗多結晶シリコン層
１７３が充填し、その上に負荷抵抗Ｒの高抵抗多結晶シ
リコン層１７１が接続している。このように他方のイン
バータの駆動トランジスタのゲート電極１３２は一方の
インバータのＮ型不純物領域１２２に直接接続しかつ高
不純物濃度の低抵抗多結晶シリコン層１７３によっても
接続しているから、実質的に抵抗零でゲート電極１３２
が節点すなわちＮ型不純物領域に接続している構造とな
っている。
【００１２】図９（Ｃ）においても一方のインバータの
Ｎ型不純物領域１２２に他方のインバータの駆動トラン
ジスタのゲート電極１３２が直接接触しているから、実
質的に抵抗零でゲート電極１３２が節点すなわちＮ型不
純物領域に接続している構造となっている。
【００１３】一方、負荷抵抗型のＳＲＡＭセルの平面形
状において、セルの中心点に対して一対の駆動トランジ
スタどうしを点対称に形成し、一対の転送トランジスタ
どうし点対称に形成し、一対の負荷抵抗どうし点対称に
形成するとセルの平衡性、安定性がよくなりデータ保持
の信頼性を向上することができる。
【００１４】このために上記特開昭６３−１９３５５８
号公報には図１０に示すようなＳＲＡＭセルを開示して
いる。
【００１５】図１０において、第１の駆動トランジスタ
Ｔ1 は、接地線に接続するＮ型不純物領域１２１をソー
ス領域とし、Ｎ型不純物領域１２２をドレイン領域と
し、第１層目の多結晶シリコン膜からなるゲート電極１
３１を有して構成されている。第２の駆動トランジスタ
Ｔ2 は、接地線に接続するＮ型不純物領域１２５をソー
ス領域とし、Ｎ型不純物領域１２４をドレイン領域と
し、第１層目の多結晶シリコン膜からなるゲート電極１
３２を有して構成されている。第１の転送トランジスタ
Ｔ3 は、Ｎ型不純物領域１２２をソースおよびドレイン
領域のうちの一方の領域とし、ビット線（ＢＬ）に接続
するＮ型不純物領域１２３をソースおよびドレイン領域
のうちの他方の領域とし、第１層目の多結晶シリコン膜
のゲート電極１３１，１３２上を層間絶縁膜を介して交
差する第２層目の多結晶シリコン膜からなるワード線
（Ｗ）１３３の一部をゲート電極として構成されてい
る。第２の転送トランジスタＴ4 は、Ｎ型不純物領域１
２４をソースおよびドレイン領域のうちの一方の領域と
し、反転ビット線（ＲＢＬ）に接続するＮ型不純物領域
１２６をソースおよびドレイン領域のうちの他方の領域
とし、上記第２層目の多結晶シリコン膜からなるワード
線（Ｗ）１３３の他の一部をゲート電極として構成され
ている。第３層目の多結晶シリコン膜１７１からなる第
１の負荷抵抗Ｒ1 は第１の節点Ａ1 となる共通コンタク
ト孔１５２においてＮ型不純物領域１２２に接続し、第
３層目の多結晶シリコン膜１７１からなる第２の負荷抵
抗Ｒ2 は第２の節点Ａ2 となる共通コンタクト孔１５２
においてＮ型不純物領域１２４に接続している。
【００１６】そしてＳＲＡＭセルの平面形状において、
セルの中心点３００に対して、第１の駆動トランジスタ
Ｔ1 と第２の駆動トランジスタＴ2 とはたがいに点対称
に形状形成され、第１の転送トランジスタＴ3 と第２の
転送トランジスタＴ4 とはたがいに点対称に形状形成さ
れ、第１の負荷抵抗Ｒ1 と第２の負荷抵抗Ｒ2 とはたが
いに点対称に形状形成されている。
【００１７】
【発明が解決しようとする課題】以上のように従来技術
のＳＲＡＭセルではフリップフロップを構成するための
共通コンタクト構造において、一方のインバータのＮ型
不純物領域と他方のインバータの駆動トランジスタのゲ
ート電極との間に抵抗機能が存在しないので、α粒子の
基板入射に対して、ソフトエラーの所望する抑制が出来
無い。よって、α粒子が基板に入射した際のデータ保持
の信頼性が低下するという問題点を有する。
【００１８】またセルの平衡性、安定性をよくし通常状
態におけるデータ保持の信頼性を向上させるために点対
称形状にする従来技術の負荷抵抗型のＳＲＡＭセルは、
駆動トランジスタのゲート電極を第１層目の多結晶シリ
コン膜で構成し、転送トランジスタのゲート電極を第２
層目の多結晶シリコン膜で形成し、負荷抵抗を第３層目
の多結晶シリコン膜で構成している。このように駆動ト
ランジスタのゲート電極と転送トランジスタのゲート電
極を異なる層で構成しているから、それぞれ別の工程で
形成する必要があり、またソース、ドレイン領域の形成
も駆動トランジスタと転送トランジスタとをそれぞれ別
の工程で形成する必要がある。よって、製造コストが高
い負荷抵抗型半導体記憶装置となってしまう。
【００１９】したがって本発明の目的は、ＳＲＡＭセル
のフリップフロップを構成する共通コンタクト構造を改
良することによりα粒子の入射に対するソフトエラーの
抑制が向上する半導体記憶装置を提供することである。
【００２０】本発明の他の目的は、平衡性、安定性をよ
くしデータ保持の信頼性を向上させ、かつ低廉の負荷抵
抗型の半導体記憶装置を提供することである。
【００２１】本発明の別の目的は、α粒子の入射に対す
るソフトエラーの抑制が向上し、さらに平衡性等が良好
でかつ低廉の半導体記憶装置を提供することである。
【００２２】
【課題を解決するための手段】本発明の特徴は、第１の
駆動トランジスタのドレイン領域に第１の負荷素子と第
２の駆動トランジスタのゲート電極を電気的に接続し、
前記第２の駆動トランジスタのドレイン領域に第２の負
荷素子と前記第１の駆動トランジスタのゲート電極を電
気的に接続することによりフリップフロップを構成した
ＳＲＡＭセルを有する半導体記憶装置において、前記第
２および第１の駆動トランジスタの前記ゲート電極を形
成する導電膜は前記第１および第２の駆動トランジスタ
の前記ドレイン領域に直接接触しないで前記ドレイン領
域から離間してそれぞれの先端部分を位置させており、
前記先端部分と前記ドレイン領域とを前記第１および第
２の負荷素子を所定の箇所に形成したシリコン膜で接続
することにより前記ゲート電極が前記ドレイン領域にそ
れぞれ電気的に接続している半導体記憶装置にある。こ
の前記先端部分と前記ドレイン領域との間の前記シリコ
ン膜の部分に抵抗素子もしくは抵抗機能を形成すること
ができる。また上記負荷素子は負荷抵抗であることがで
きる。あるいは上記負荷素子はＴＦＴであることができ
る。
【００２３】ここで半導体基板の主面に厚いフィ−ルド
絶縁膜が形成されかつゲート絶縁膜と同一膜厚の薄い絶
縁膜が前記フィ−ルド絶縁膜と接続して形成されてお
り、前記フィ−ルド絶縁膜上を延在した前記ゲート電極
を形成する前記導電膜の前記先端部分が前記薄い絶縁膜
上に位置しており、かつ前記導電膜の前記先端部分の側
面に側壁絶縁膜が形成されており、前記ドレイン領域に
接触した前記シリコン膜が前記側壁絶縁膜上を延在して
前記先端部分の上面に接触している構造とすることがで
きる。あるいは、半導体基板の主面に厚いフィ−ルド絶
縁膜が形成され、前記フィ−ルド絶縁膜上を延在した前
記ゲート電極を形成する前記導電膜の前記先端部分が前
記フィ−ルド絶縁膜上に位置しており、前記ドレイン領
域に接触した前記シリコン膜が前記フィ−ルド絶縁膜上
を延在して前記先端部分の側面及び上面に接触している
構造とすることができる。あるいは、半導体基板の主面
に厚いフィ−ルド絶縁膜が形成され、前記フィ−ルド絶
縁膜の先端と前記導電膜の前記先端部分の側面とが略一
致しており、前記ドレイン領域に接触した前記シリコン
膜が前記フィ−ルド絶縁膜の前記先端上を上昇して前記
導電膜の前記先端部分の前記側面に接触している構造と
することができる。さらに前記第１および前記第２の負
荷素子ならびに前記導電膜の前記先端部分と前記ドレイ
ン領域とを接続するそれぞれの箇所を含む前記シリコン
膜の平面パターンは、前記ＳＲＡＭセルの平面形状の中
心に対して点対称の形状であることが好ましい。
【００２４】本発明の他の特徴は、高電位ラインと低電
位ラインとの間に直列接続された第１の負荷素子として
の第１の負荷抵抗および第１の駆動トランジスタと、前
記高電位ラインと前記低電位ラインとの間に直列接続さ
れた第２の負荷素子としての第２の負荷抵抗および第２
の駆動トランジスタと、前記第１の負荷抵抗と前記第１
の駆動トランジスタとが接続しかつ前記第２の駆動トラ
ンジスタのゲート電極が電気的に接続する第１の節点
と、前記第２の負荷抵抗と前記第２の駆動トランジスタ
とが接続しかつ前記第１の駆動トランジスタのゲート電
極が電気的に接続する第２の節点とを有してフリップフ
ロップを構成し、さらに前記第１の節点とビット線との
間に載置された第１の転送トランジスタと、前記第２の
節点と反転ビット線との間に載置された第２の転送トラ
ンジスタとを有するＳＲＡＭセルの多数を配列した半導
体記憶装置において、前記第１および第２の駆動トラン
ジスタのゲート電極ならびに前記第１および第２の転送
トランジスタのゲート電極を含むワード線は同一レベル
の導電膜から形成されており、前記第１の駆動トランジ
スタと前記第２の駆動トランジスタとは前記ＳＲＡＭセ
ルの平面形状の中心に対して点対称に形成されており、
前記第１の転送トランジスタと前記第２の転送トランジ
スタとは前記中心に対して点対称に形成されており、所
定の箇所に前記第１の負荷抵抗が形成された第１のシリ
コン膜パターンと所定の箇所に前記第２の負荷抵抗が形
成された第２のシリコン膜パターンとは前記中心に対し
て点対称に形成されている半導体記憶装置にある。ここ
で、前記第１の駆動トランジスタのドレイン領域と前記
第１の転送トランジスタのソースおよびドレイン領域の
うちの一方の領域とが共通の第１の不純物領域により形
成され、前記第２の駆動トランジスタのゲート電極を構
成する導電膜は前記第１の不純物領域と直接接続しない
でその先端部分が該第１の不純物領域の近傍に位置して
おり、かつ前記第１のシリコン膜パターン内に形成され
た接続部により前記第１の不純物領域と前記導電膜の前
記先端部分とを接続することにより前記第１の節点を構
成し、前記第２の駆動トランジスタのドレイン領域と前
記第２の転送トランジスタのソースおよびドレイン領域
のうちの一方の領域とが共通の第２の不純物領域により
形成され、前記第１の駆動トランジスタのゲート電極を
構成する導電膜は前記第２の不純物領域と直接接続しな
いでその先端部分が該第２の不純物領域の近傍に位置し
ており、かつ前記第２のシリコン膜パターン内に形成さ
れた接続部により前記第２の不純物領域と前記導電膜の
前記先端部分とを接続することにより前記第２の節点を
構成していることが好ましい。
【００２５】ここで前記第１および第２のシリコン膜パ
ターンにそれぞれ形成された前記接続部の層抵抗の値は
前記第１および第２のシリコン膜パターンにそれぞれ形
成された前記第１および第２の負荷抵抗の層抵抗の値よ
り小であり、かつ前記接続部はそれぞれ抵抗素子を形成
することができる。また、前記第１および第２のシリコ
ン膜パターンにそれぞれ形成された前記接続部の層抵抗
の値は前記第１および第２のシリコン膜パターンにそれ
ぞれ形成された前記第１および第２の負荷抵抗の層抵抗
の値より小であり、前記導電膜の前記先端部分と接続し
た前記接続部が前記低電位ラインとなる低電位膜上に層
間絶縁膜を介してそれぞれ延在していることができる。
【００２６】さらに、前記第１の転送トランジスタのソ
ースおよびドレイン領域のうちの一方の領域が前記第１
の駆動トランジスタのドレイン領域と共通の第１の不純
物領域により形成され他方の領域が第１の接続パッド膜
を介して前記ビット線に接続し、前記第２の転送トラン
ジスタのソースおよびドレイン領域のうちの一方の領域
が前記第２の駆動トランジスタのドレイン領域と共通の
第２の不純物領域により形成され他方の領域が第２の接
続パッド膜を介して前記反転ビット線に接続しているこ
とができる。この場合、前記ビット線および前記反転ビ
ット線は第１の方向を延在し、前記第１および第２の接
続パッド膜は前記第１の方向に長辺が延びる長方平面形
状をしていることが好ましい。そして、前記第１および
第２の転送用絶縁ゲート電界効果トランジスタのソース
およびドレイン領域のうちの前記他方の領域と前記第１
および第２の接続パッド膜のそれぞれの第１の部分とが
第１の層間絶縁膜に形成されたコンタクト孔を通してそ
れぞれ接続し、前記第１および第２のシリコン膜パター
ンにそれぞれ形成された前記高電位ラインが第２の層間
絶縁膜および前記接続パッド膜を介して前記コンタクト
孔を完全に覆って前記第１の方向と直角の第２の方向を
延びていることが好ましい。
【００２７】また、前記第１および第２の接続パッド膜
は前記第１の部分から前記第１の方向をたがいに同一の
一方の向きに離間した第２の部分をそれぞれ有し、前記
第２の部分と前記ビット線および前記反転ビット線とを
第３の層間絶縁膜に形成したビットコンタクト孔を通し
てそれぞれ接続し、かつ前記第２の方向に隣接するＳＲ
ＡＭセルにおける前記第１および第２の接続パッド膜に
対するビットコンタクト孔はともにそのコンタクト孔か
ら前記第１の方向を前記一方の向きとは逆の向きにそれ
ぞれ位置していることが好ましい。
【００２８】
【作用】上記構成によれば、抵抗素子ｒを共通コンタク
ト部に挿入することによりソフトエラーの抑制が出来
る。すなわち一方のインバータの駆動トランジスタのド
レイン領域がハイレベルの時にα粒子が入射してレベル
ダウンするが、抵抗素子ｒにより他方のインバータの駆
動トランジスタのゲート電極のレベルダウンを鈍感にす
ることができ、ソフトエラーが発生しにくい半導体記憶
装置となる。
【００２９】また駆動トランジスタのゲート電極、転送
トランジスタのゲート電極、負荷素子としての負荷抵抗
の３つの要素に対して２層のシリコン層で対応できるか
ら、データ保持の信頼性を向上させるための点対称構造
を工数を増加することなく実現でき、廉価な負荷抵抗型
の半導体記憶装置となる。
【００３０】その他の利点については実施例に基づいて
説明する。
【００３１】
【実施例】以下、図面を参照して本発明を説明する。
【００３２】図１乃至図４は本発明の一実施例の半導体
記憶装置におけるＳＲＡＭセルを製造工程順に示した図
であり、各図において（Ａ）は平面図、（Ｂ）は（Ａ）
のＢ−Ｂ部の断面図、（Ｃ）は（Ａ）のＣ−Ｃ部の断面
図である。また図５はその回路図である。
【００３３】まず一つのＳＲＡＭセル（ＭＣ）の回路図
を示す図５において、第１の駆動トランジスタＴ1 と第
１の負荷素子としての第１の負荷抵抗Ｒ1 とから第１の
インバータを形成し、第２の駆動トランジスタＴ2 と第
２の負荷素子としての第２の負荷抵抗Ｒ2 とから第２の
インバータを形成し、それぞれの負荷抵抗の一端が高電
位側ライン、例えば正電位Ｖｃｃラインに接続し、それ
ぞれの駆動トラジスタのソース領域が低電位側のライ
ン、例えば接地ＧＮＤラインに接続している。
【００３４】第１の駆動トランジスタＴ1 のドレイン領
域と第１の負荷抵抗Ｒ1 の他端との第１の節点Ａ1 に抵
抗素子ｒが形成され、第２の駆動トランジスタＴ2 のゲ
ート電極はこの抵抗素子ｒを通して第１の駆動トランジ
スタＴ1 のドレイン領域に接続し、第２の駆動トランジ
スタＴ2 のドレイン領域と第２の負荷抵抗Ｒ2 の他端と
の第２の節点Ａ2 に抵抗素子ｒが形成され、第１の駆動
トランジスタＴ1 のゲート電極はこの抵抗素子ｒを通し
て第２の駆動トランジスタＴ2 のドレイン領域に接続
し、これによりフリップフロップを構成している。
【００３５】第１の転送トラジスタＴ3 のソースおよび
ドレイン領域の一方の領域が第１の駆動トランジスタＴ
1 のドレイン領域に接続し、他方の領域がビット線ＢＬ
に接続し、ゲート電極が第１のワード線Ｗ1 に接続して
いる。第２の転送トラジスタＴ4 のソースおよびドレイ
ン領域の一方の領域が第２の駆動トランジスタＴ2 のド
レイン領域に接続し、他方の領域が反転ビット線ＲＢＬ
に接続し、ゲート電極が第２のワード線Ｗ2 に接続して
いる。
【００３６】ここで第１のワード線Ｗ1 と第２のワード
線Ｗ2 とはセル領域の外部、例えば周辺回路領域で接続
されて１本のワード線Ｗとなっているから第１および第
２のワード線には同一の信号が伝達される。
【００３７】図１（Ａ），（Ｂ），（Ｃ）において、Ｐ
型シリコン基板１の主面に厚いフィールド絶縁膜を選択
熱酸化法によるシリコン酸化膜２から構成し、このフィ
ールド絶縁膜２により区画された活性領域（トランジス
タ形成領域）上に薄いゲート絶縁膜を熱酸化シリコン膜
３から形成する。
【００３８】そしてゲート絶縁膜３上からフィールド絶
縁膜２上に低抵抗の導電膜、例えば高濃度にリンをドー
プして層抵抗が１０〜１００Ω／□の低抵抗の多結晶シ
リコン膜もしくはその上にさらに高融点金属シリサイド
（ＭｏＳｉ，ＷＳｉ，ＴｉＳｉ等）を積層したポリサイ
ド膜を堆積しこれをパターニングすることにより、第１
および第２の駆動トランジスタＴ1 ，Ｔ2 のゲート電極
３１，３２およびゲート絶縁膜上において第１および第
２の転送トランジスタＴ3 ，Ｔ4 のゲート電極となる第
１および第２のワード線Ｗ1 ，Ｗ2 を同時に形成する。
【００３９】尚、図１（Ａ）においてこれらゲート電極
およびワード線は右下りの実線のハッチングで示してい
る。
【００４０】また、ゲート電極３１，３２はゲート絶縁
膜上が本来のゲート電極でありフィールド絶縁膜上はそ
の引き出し電極であるが、本明細書では便宜上両者含め
てをゲート電極という。
【００４１】その後、低圧ＣＶＤで堆積したシリコン酸
化膜に異方性エッチングを施してゲート電極、ゲート絶
縁膜およびワード線の側面に側壁絶縁膜（サイドウォー
ル絶縁膜）４を形成する。
【００４２】その後、ゲート電極、側壁絶縁膜およびフ
ィールド絶縁膜をマスクにしてしてリンもしくは砒素を
イオン注入し活性化熱処理を行うことにより深さ０．１
〜０．３μｍの各トランジスタのソースおよびドレイン
領域となる第１〜第６のＮ型不純物領域２１〜２６を同
時に形成する。
【００４３】尚、図１（Ａ）においてこれら第１〜第６
のＮ型不純物領域は右上りの実線のハッチングで示して
いる。
【００４４】図１（Ａ）の平面図を参照して各トランジ
スタのレイアウトを説明する。
【００４５】それぞれのＳＲＡＭセル（ＭＣ）はＸ方向
に延在する２点鎖線１００とＹ方向に延在する２点鎖線
２００とによって囲まれて図示しており、一対の２点鎖
線１００の中心線と一対の２点鎖線２００の中心線との
交点、すなわちＳＲＡＭセル（ＭＣ）の中心点を×印３
００で図示してある。尚これら２点鎖線１００，２００
や×印３００は発明を説明するために図示したものであ
り実際の半導体記憶装置に存在するものではない。
【００４６】すなわち図１（Ａ）において、中央のＳＲ
ＡＭセルＭＣ1 のＸ方向に隣接して左右にＳＲＡＭセル
ＭＣ3 およびＳＲＡＭセルＭＣ2 が配列し、中央のＳＲ
ＡＭセルＭＣ1 のＹ方向に隣接して上下にＳＲＡＭセル
ＭＣ4 およびＳＲＡＭセルＭＣ7 が配列している。さら
に、ＳＲＡＭセルＭＣ4 のＸ方向に隣接して左右にＳＲ
ＡＭセルＭＣ6 およびＳＲＡＭセルＭＣ5 が配列し、Ｓ
ＲＡＭセルＭＣ7 のＸ方向に隣接して左右にＳＲＡＭセ
ルＭＣ9 およびＳＲＡＭセルＭＣ8 が配列している。実
施例の説明は中央のＳＲＡＭセルＭＣ1 を例示して行な
う。
【００４７】第１の駆動トランジスタＴ1 はゲート電極
３１を有し、第１のＮ型不純物領域２１をソース領域と
し、第２のＮ型不純物領域２２をドレイン領域として構
成されている。
【００４８】第２の駆動トランジスタＴ2 はゲート電極
３２を有し、第５のＮ型不純物領域２５をソース領域と
し、第４のＮ型不純物領域２４をドレイン領域として構
成されている。
【００４９】第１の転送トラジスタＴ3 は第１のワード
線Ｗ1 のゲート絶縁膜上の箇所をゲト電極とし、第２の
Ｎ型不純物領域２２をソースおよびドレイン領域の一方
の領域とし、第３のＮ型不純物領域２３をソースおよび
ドレイン領域の他方の領域として構成されている。
【００５０】第２の転送トラジスタＴ4 は第２のワード
線Ｗ2 のゲート絶縁膜上の箇所をゲト電極とし、第４の
Ｎ型不純物領域２４をソースおよびドレイン領域の一方
の領域とし、第６のＮ型不純物領域２６をソースおよび
ドレイン領域の他方の領域として構成されている。
【００５１】第１の駆動トランジスタＴ1 のドレイン領
域となりかつ第１の転送トラジスタＴ3 のソースおよび
ドレイン領域の一方の領域となる第２のＮ型不純物領域
２２は、第２の駆動トランジスタＴ2 のゲート電極を抵
抗素子ｒ（図５）を介して接続することにより第１の節
点Ａ1 （図５）の箇所となる領域である。
【００５２】すなわち第２の駆動トランジスタＴ2 のゲ
ート電極は第２のＮ型不純物領域２２に直接接触してい
ないで、図１（Ｂ）に示すように、フィ−ルド絶縁膜２
上から延在した第２の駆動トランジスタＴ2 の低抵抗の
ゲート電極３２の先端部分はゲート絶縁膜の残余箇所
３′上で終端しており、その側面に側壁絶縁膜４が形成
され、低抵抗のゲート電極３２と第２のＮ型不純物領域
２２とは、この時点では絶縁分離された状態となってい
る。
【００５３】同様に第２の駆動トランジスタＴ2 のドレ
イン領域となりかつ第２の転送トラジスタＴ4 のソース
およびドレイン領域の一方の領域となる第４のＮ型不純
物領域２４は、第１の駆動トランジスタＴ1 のゲート電
極を抵抗素子ｒ（図５）を介して接続することにより第
２の節点Ａ2 （図５）の箇所となる領域である。
【００５４】すなわち第１の駆動トランジスタＴ1 のゲ
ート電極は第４のＮ型不純物領域２４に直接接触してい
ないから、この時点ではゲート電極３１と第４のＮ型不
純物領域２４とは、この時点では絶縁分離された状態と
なっている。
【００５５】さらに本実施例では、第１および第２の駆
動トランジスタＴ1 ，Ｔ2 のゲート電極３１，３２も第
１および第２の転送トランジスタＴ3 ，Ｔ4 のゲート電
極を含む第１および第２のワード線Ｗ1 ，Ｗ2 もともに
同一層である多結晶シリコン膜もしくはポリサイド膜を
パターニングして同時に形成し、かつセルの中心点３０
０に対して、第１の駆動トランジスタＴ1 と第２の駆動
トランジスタＴ2 がゲート電極およびソース、ドレイン
領域を含めて点対称に配置され、第１の転送トランジス
タＴ3 と第２の転送トランジスタＴ4 がゲート電極およ
びソース、ドレイン領域を含めて点対称に配置されてい
る。
【００５６】また図１（Ａ）の平面図に一部を示すよう
に、Ｙ方向に隣接するＳＲＡＭセルの第１の転送トラン
ジスタＴ3 の第３のＮ型不純物領域２３どうしは共通で
あり、また、第２の転送トランジスタＴ4 の第６のＮ型
不純物領域２６どうしも共通である。同様に、Ｘ方向に
隣接するＳＲＡＭセルの第１の駆動トランジスタＴ1の
第１のＮ型不純物領域２１どうしは共通であり、同様に
第２の駆動トランジスタＴ2 の第５のＮ型不純物領域２
５どうしも共通である。
【００５７】次に図２（Ａ），（Ｂ），（Ｃ）におい
て、全体にＣＶＤシリコン酸化膜あるいはその上にさら
にＢＰＳＧ膜を積層しアニールを行って第１の層間絶縁
膜４１を形成する。
【００５８】その後、第１の層間絶縁膜４１に第１，第
３，第５および第６のＮ型不純物領域２１，２３，２
５，２６に達するコンタクト孔５１をそれぞれ形成す
る。
【００５９】尚、図２（Ａ）の平面図においてコンタク
ト孔５１を□内に×印を入れて図示してある。
【００６０】その後、高融点シリサイド膜あるいはリン
をドープした多結晶シリコン膜または両者の積層膜をパ
ターニングして低電位膜である接地配線膜６１および接
続パッド膜（一般に、座布団、といわれている）６２を
形成する。
【００６１】尚、図２（Ａ）の平面図において接地配線
膜６１および接続パッド膜６２は右下りの実線のハッチ
ングで示している。
【００６２】接地配線膜６１はコンタクト孔５１を通し
て、第１の駆動トランジスタＴ1 のソース領域となる第
１のＮ型不純物領域２１および第２の駆動トランジスタ
Ｔ2のソース領域となる第５のＮ型不純物領域２５にそ
れぞれ接続してこれらの領域を接地電位（０電位、ＧＮ
Ｄ）にする。
【００６３】長方形の島状の接続パッド膜６２の一方は
第１の転送トラジスタＴ3 のソースおよびドレイン領域
の他方の領域となる第３のＮ型不純物領域２３にコンタ
クト孔５１を通して接続し、長方形の島状の接続パッド
膜６２の他方は第２の転送トラジスタＴ4 のソースおよ
びドレイン領域の他方の領域となる第６のＮ型不純物領
域２６にコンタクト孔５１を通して接続する。
【００６４】ここで説明している中央のＳＲＡＭセルＭ
Ｃ1 に対する一対の接続パッド膜６２はＹ方向を同じ向
き（図２（Ａ）で上方向）のみに延びており、Ｘ方向に
隣接するＳＲＡＭセルＭＣ2 に対する一対の接続パッド
６２′はＹ方向を逆の向き（図２（Ａ）で下方向、同図
では一個の接続パッド膜のみ図示）のみに延びている。
したがって接続パッド膜に関しては、それぞれのＳＲＡ
Ｍセルにおいて中心点３００に対して点対称になってい
ない。この理由は後から図４を参照して説明するように
ビット線の高密度形成を容易にするためである。
【００６５】次に図３（Ａ），（Ｂ），（Ｃ）におい
て、全体にＣＶＤシリコン酸化膜あるいはＢＰＳＧ膜上
にＣＶＤシリコン酸化膜を積層しアニールを行って第２
の層間絶縁膜４２を形成する。
【００６６】その後、第２および第１の層間絶縁膜４
２，４１に第２および第４のＮ型不純物領域２２，２４
に達するコンタクト孔５２すなわち共通コンタクト孔５
２をそれぞれ形成する。尚、図３（Ａ）の平面図におい
て共通コンタクト孔５２を□内に×印を入れて図示して
ある。
【００６７】その後、シリコン膜を成長する。このシリ
コン膜は多結晶シリコン、単結晶シリコン、非晶質シリ
コン等で負荷抵抗、抵抗素子等が形成できればよい。し
かし一般に多結晶シリコンを用いているから以後、多結
晶シリコン膜として説明する。この多結晶シリコン膜を
パターニングして形成された多結晶シリコン膜パターン
７０のうち、第１および第２の負荷抵抗Ｒ1 ，Ｒ2 を形
成する領域７１および共通コンタクト孔における接続部
７２をマスク（図示省略）してＶｃｃ線を形成する領域
７３にＮ型不純物をイオン注入し活性化熱処理後に同領
域７３の層抵抗が所定の値より低くなるようにする。次
に第１および第２の負荷抵抗Ｒ1 ，Ｒ2を形成する領域
７１のみマスク（図示省略）して共通コンタクト孔にお
ける接続部７２にＮ型不純物をイオン注入する。この際
には活性化熱処理後に、ソフトエラーの回避と通常動作
のスピードとの両者からの適切な抵抗値ｒが得られる層
抵抗になるようにそのドーズ量、エネルギーを定める。
この工程により、領域７１の層抵抗は堆積時の多結晶シ
リコン膜の値、例えば１ＧΩ／□〜１００ＴΩ／□の範
囲内の所定の値で第１および第２の負荷抵抗Ｒ1 ，Ｒ2
の抵抗値は５ＧΩ〜５００ＴΩの範囲内の所定の値とな
り、接続部７２の層抵抗は５００Ω／□〜５ＭΩ／□の
範囲内の所定の値となりそこに形成される抵抗素子ｒの
抵抗値ｒは５ｋΩ〜５０ＭΩの範囲内の所定の値とな
る。
【００６８】ここでｒ〈１ｋΩのソフトエラーの発生率
を１とすると、ｒ＝数ｋΩ〜数百ｋΩのソフトエラーの
発生率は０．７程度であり、ｒ＝数ＭΩ〜数１０ＭΩの
ソフトエラーの発生率は０．２程度である。しかしｒ値
を大きくするとアクセスタイムが遅くなるから、どのよ
うなｒ値にするかは、許容できるソフトエラーの発生率
と必要なアクセスタイムから決定される。
【００６９】なお上記イオン注入の２回のステップによ
りＶｃｃ線を形成する領域７３の層抵抗は得られた接続
部７２の層抵抗より低くなる。また、最初のイオン注入
の際に、共通コンタクト孔５２内のゲート電極の先端部
分およびドレイン領域から離間した接続部７２の箇所、
すなわち接続部のなかで実際に抵抗素子ｒを形成する箇
所をマスクして他の箇所はＶｃｃの領域７３と同様にＮ
型不純物をイオン注入することもできる。
【００７０】さらにＶｃｃの領域７３は層間絶縁膜４２
を介してコンタクト孔５１を完全に覆ってＸ方向を延在
している。コンタクト孔５１上の層間絶縁膜４２の表面
にはコンタクト孔５１の形状が反映して凹部が形成され
ている。したがってＶｃｃの領域７３下に完全にコンタ
クト孔５１が位置しないと多結晶シリコン膜のパターニ
ングの際のエッチング残りが凹部内に生じ不都合な多結
晶シリコンが残存することになる。
【００７１】尚、図３（Ａ）の平面図において多結晶シ
リコン膜７０から形成されたＶｃｃ線７３および接続部
７２は右上りの実線のハッチングで示し、第１および第
２の負荷抵抗７１（Ｒ1 ，Ｒ2 ）は右上りの点線のハッ
チングで示してある。
【００７２】図３（Ｂ）の断面図を参照して、第１の駆
動トラジスタＴ1 のドレイン領域２２である第２のＮ型
不純物領域２２と第２の駆動トラジスタＴ2 のゲート電
極３２とは直接接続していない。第１の負荷抵抗Ｒ1 と
連続的に形状形成された多結晶シリコン膜７０の接続部
７２が共通コンタクト孔５２内において、ゲート電極３
２の先端部分の上面に接続し側壁絶縁膜４上を延在して
第２のＮ型不純物領域２２と接続している。
【００７３】同様に、第２の駆動トラジスタＴ2 のドレ
イン領域２４である第４のＮ型不純物領域２４と第１の
駆動トラジスタＴ1 のゲート電極３１とは直接接続して
いない。第２の負荷抵抗Ｒ2 と連続的に形状形成された
多結晶シリコン膜７０の接続部７２が共通コンタクト孔
５２内において、ゲート電極３１の先端部分の上面に接
続し側壁絶縁膜４上を延在して第４のＮ型不純物領域２
４と接続している。
【００７４】すなわち第２および第１の駆動トラジスタ
Ｔ2 ，Ｔ1 のゲート電極３２，３１は多結晶シリコン膜
７０の接続部７２を介して第１および第２の駆動トラジ
スタＴ1 ，Ｔ2 のドレイン領域２２，２４に接続するこ
とにより第１および第２の節点Ａ1 ，Ａ2 （図５）をそ
れぞれ構成している。
【００７５】多結晶シリコン膜７０は負荷抵抗７１（Ｒ
1 ，Ｒ2 ）を形成する膜であり、かつゲート電極を形成
する多結晶シリコン膜とは別の膜であるから、低抵抗化
のみを意図するゲート電極を形成する多結晶シリコン膜
への不純物導入に関係なく、適切な層抵抗が得られるよ
うに多結晶シリコン膜７０の接続部７２への不純物導入
を行なうことにより、あるいは接続部７２の平面形状を
含む形状を考慮することにより、接続部７２に適切な値
の抵抗機能ｒ（図５）を形成することができる。
【００７６】さらに多結晶シリコン膜７０のパターンは
中心点３００に対して点対称に形成されているから、一
方の抵抗機能ｒの抵抗値と他方の抵抗機能ｒの抵抗値と
をたがいに等しくすることが容易となりこれによりバラ
ンスのよいＳＲＡＭセルとなる。
【００７７】次に図４（Ａ），（Ｂ），（Ｃ）におい
て、全体にＣＶＤシリコン酸化膜を堆積しアニールを行
って第３の層間絶縁膜４３を形成する。
【００７８】その後、第３の層間絶縁膜４３に接続パッ
ド膜６２に達するビットコンタクト孔５３を形成する。
【００７９】尚、図４（Ａ）の平面図においてビットコ
ンタクト孔５３を□内に×印を入れて図示してある。
【００８０】その後、アルミニウム膜を堆積しこれをパ
ターニングすることにより、ビットコンタクト孔５３で
接続パッド膜６２に接続しさらに接続パッド膜６２を通
して、第１の転送トラジスタＴ3 のソースおよびドレイ
ン領域の他方の領域の第３のＮ型不純物領域２３に接続
しＹ方向に延在するビット線（ＢＬ）８１および第２の
転送トラジスタＴ4 のソースおよびドレイン領域の他方
の領域の第６のＮ型不純物領域２６に接続しＹ方向に延
在する反転ビット線（ＲＢＬ）８２をそれぞれ形成す
る。
【００８１】尚、図４（Ａ）の平面図においてビット線
および反転ビット線８１，８２は右上りの実線のハッチ
ングで示してあり、また図面の煩雑を避けるためにセル
中央のビット線および反転ビット線８１，８２の図示を
省略してある。
【００８２】図２（Ａ）を用いて説明したように、ＳＲ
ＡＭセルＭＣ1 に対する一対の接続パッド膜６２はＹ方
向を同じ向き（図で上方向）のみに延びており、Ｘ方向
に隣接するＳＲＡＭセルＭＣ2 に対する一対の接続パッ
ド６２′はＹ方向を逆の向き（図で下方向）のみに延び
ている。
【００８３】そして図４（Ａ）に示すように各接続パッ
ド膜６２は長方形状の一端側でコンタクト孔５１を通し
て転送トラジスタのソースおよびドレイン領域の他方の
領域となる第３および第６のＮ型不純物領域２３，２６
にそれぞれ接続し、他端側でビットコンタクト孔５３を
通してビット線８１および反転ビット線８２をそれぞれ
接続している。そしてビットコンタクト孔におけるビッ
ト線８１および反転ビット線８２の箇所は良好なコンタ
クト接続を得るためにＸ方向に幅広の箇所となってい
る。そしてアルミニウム膜のパターニングを容易にして
ビット線、反転ビット線の高密度の形成を可能とするた
めには、Ｘ方向に配列してＹ方向に延在するビット線、
反転ビット線の幅広の箇所間の間隔をなるべく離間させ
る必要がある。
【００８４】このために本実施例では、ＳＲＡＭセルＭ
Ｃ1 に対する１対の接続パッド膜６２をＹ方向を同じ向
き（図で上方向）のみに延ばし、Ｘ方向に隣接する（図
で右方向に隣接する）ＳＲＡＭセルＭＣ2 に対セルに対
する一対の接続パッド６２はＹ方向を逆の向き（図で下
方向）のみ延して、ＳＲＡＭセルＭＣ1 に対するビット
線８１のビットコンタクト孔における幅広の箇所とＳＲ
ＡＭセルＭＣ2 に対するビット線８１のビットコンタク
ト孔における幅広の箇所とがなるべく離間するようにな
っている。
【００８５】次に図６を参照して本発明の共通コンタク
ト構造をさらに詳細に説明する。
【００８６】図６（Ａ）は上記実施例の図３（Ｂ）の共
通コンタクトの部分を拡大して示した断面図である。同
図において、例えば寸法Ａが０．６μｍ，寸法Ｂが０．
２μｍ，寸法Ｃが０．１μｍ，寸法Ｄが０．３μｍであ
る。
【００８７】図６（Ｂ）は上記実施例を変更した他の実
施例の共通コンタクトの部分を拡大して示した断面図で
ある。同図において、他方の駆動トランジスタのゲート
電極３２の先端部分はフィ−ルド絶縁膜２上で終端して
おり、多結晶シリコン膜７０の抵抗素子ｒを形成する接
続部７２は一方の駆動トランジスタのドレイン領域２２
からフィ−ルド絶縁膜２上を延在したあとゲート電極３
２の側面および上面に接続している。例えば寸法Ｅが
０．２μｍ，寸法Ｆが０．２μｍ，寸法Ｇが０．２μｍ
である。
【００８８】図６（Ｃ）は上記実施例を変更した別の実
施例の共通コンタクトの部分を拡大して示した断面図で
ある。同図において、他方の駆動トランジスタのゲート
電極３２の先端部分とフィ−ルド絶縁膜２の先端とが一
致しており、多結晶シリコン膜７０の抵抗素子ｒを形成
する接続部７２は一方の駆動トランジスタのドレイン領
域２２からフィ−ルド絶縁膜２の先端側面上を通過して
ゲート電極３２の先端部分の側面および上面に接続して
いる。例えば寸法Ｈが０．４μｍ，寸法Ｉが０．２μｍ
である。接続部７２へのＮ型不純物のイオン注入は下方
向に垂直に向けて行なわれるが、図６（Ｃ）の接続部は
ドレイン領域２２から上方に垂直に延在する箇所を有し
ているからこの箇所にはＮ型不純物が導入しにくくな
り、この箇所の抵抗値が他の箇所より大きくなる。すな
わち図６（Ｃ）の接続部はその内部で抵抗値の分布が異
なる特徴があり、これを利用して抵抗素子ｒとしての抵
抗値ｒを所定の値にすることが可能となる。
【００８９】図６の（Ａ），（Ｂ），（Ｃ）の構造にお
いて一般にはその抵抗値ｒの大きさは、（Ｂ）〉
（Ａ）〉（Ｃ）であるが、このうちどの構造を選択する
かは、そのＳＲＡＭ品種の特性の設計により決定され
る。そして、（Ａ），（Ｂ），（Ｃ）の構造やその寸法
を調整することで、図３で説明した不純物導入による層
抵抗の調整とともに抵抗素子ｒの抵抗値ｒをソフトエラ
ーの発生率とアクセスタイムの両者を考慮した所定の値
に定めることができる。
【００９０】図７は図３（Ｂ）に対応する箇所を変更し
た他の実施例である。尚、図７において図１〜図４と同
一もしくは類似の箇所は同じ符号を付けてあるから重複
する説明はなるべく省略する。
【００９１】図３（Ｂ）において、高抵抗の負荷抵抗７
１と層間絶縁膜４２と接地配線膜６１とでＭＯＳ容量が
形成されてＲＣ分布定数回路となっている。
【００９２】α粒子が入射した際の節点Ａのレベルダウ
ンを防止するためにこのＭＯＳ容量から節点Ａに電荷を
供給するのであるが、図３（Ｂ）の構造の場合は形成さ
れるＭＯＳ容量と節点Ａとの間に負荷抵抗７１の高抵抗
の部分が存在するからそれによる時定数（形成されるＭ
ＯＳ容量値×節点Ａとの間の高抵抗値）が大きすぎて他
方の駆動トランジスタのゲート電圧のレベルダウンを防
止するのに間にあわない状態が懸念される場合には図７
の構造が適切である。
【００９３】図７では多結晶シリコン膜パターンの接続
部７２を層間絶縁膜４２を介して接地配線膜６１上にま
で延在させている。これにより接地配線膜６１の箇所６
１Ａを下部電極とし、その上の層間絶縁膜６２の箇所４
２Ａを誘電体膜とし、その上に延在する接続部７２の箇
所７２Ａを上部電極として構成されたＭＯＳ容量が形成
される。
【００９４】図７で形成されるＭＯＳ容量と節点Ａとの
間には負荷抵抗７１の高抵抗の部分は存在しないから、
α粒子が入射した際の節点Ａのレベルダウンを防止する
ためＭＯＳ容量から節点Ａに瞬時に電荷を供給すること
ができ、他方の駆動トランジスタのゲート電圧のレベル
ダウンによるソフトエラーの防止をより確実にする。す
なわち図７においては、上記ＭＯＳ容量が他方の駆動ト
ランジスタのゲート容量に付加することによりこの他方
の駆動トランジスタのゲート電圧保持を助けている構造
となる。
【００９５】
【発明の効果】以上説明したように本発明によれば、一
方のインバータの駆動トランジスタのドレイン領域に他
方のインバータの駆動トランジスタの低抵抗の導電膜に
よるゲート電極が直接接触しないで、所定箇所に負荷抵
抗Ｒを形成するシリコン膜の接続部を介して接続してい
る。したがって接続部に所望する抵抗値ｒの抵抗素子ｒ
を形成することができる。このような抵抗素子を共通コ
ンタクト部に挿入することによりソフトエラーの抑制が
出来る。すなわち一方のインバータの駆動トランジスタ
のドレイン領域がハイレベルの時にα粒子が入射すると
その電荷が基板に引き抜かれてドレイン領域はレベルダ
ウンするが、上記構成によれば、ゲート容量と抵抗素子
ｒの抵抗値ｒとの積（時定数）により他方のインバータ
の駆動トランジスタのゲート電極のレベルダウンを鈍感
にすることができこれによりソフトエラーが発生しにく
い負荷抵抗型の半導体記憶装置となる。
【００９６】またソフトエラーに対する対策に限らずデ
ータ保持の信頼性を向上させるにはＳＲＡＭセル内の各
素子を点対称にして各素子間の平衡性を良くする必要が
あり、かつそのために工数を増加することを回避しなく
てはならない。上記構成によれば、駆動トランジスタの
ゲート電極、転送トランジスタのゲート電極、負荷抵抗
の３つの要素に対して２層のシリコン層で対応できる。
すなわち駆動トランジスタのゲート電極と転送トランジ
スタのゲート電極を共通の１層のシリコン層から形成
し、負荷抵抗を残りの１層から構成する。このようにす
ることにより工数が低減でき廉価な負荷抵抗型の半導体
記憶装置となる。
【図面の簡単な説明】
【図１】本発明の一実施例における各トランジスタを主
に示す図であり、（Ａ）は平面図、（Ｂ）および（Ｃ）
はそれぞれ（Ａ）のＢ−Ｂ部およびＣ−Ｃ部の断面図で
ある。
【図２】本発明の一実施例における接地配線膜および接
続パッド膜を主に示す図であり、（Ａ）は平面図、
（Ｂ）および（Ｃ）はそれぞれ（Ａ）のＢ−Ｂ部および
Ｃ−Ｃ部の断面図である。
【図３】本発明の一実施例における多結晶シリコン膜か
ら形成されたＶｃｃ線、接続部および負荷抵抗を主に示
す図であり、（Ａ）は平面図、（Ｂ）および（Ｃ）はそ
れぞれ（Ａ）のＢ−Ｂ部およびＣ−Ｃ部の断面図であ
る。
【図４】本発明の一実施例におけるビット線および反転
ビット線を主に示す図であり、（Ａ）は平面図、（Ｂ）
および（Ｃ）はそれぞれ（Ａ）のＢ−Ｂ部およびＣ−Ｃ
部の断面図である。
【図５】本発明の一実施例におけるＳＲＡＭセルの回路
を示す回路図である。
【図６】本発明における共通コンタクト構造を例示する
図であり、（Ａ）は一実施例の拡大断面図、（Ｂ）は他
の実施例の拡大断面図、（Ｃ）は別の実施例の拡大断面
図である。
【図７】本発明の接続部に関する別の実施例を示す断面
図である。
【図８】従来技術のＳＲＡＭセルの回路を示す回路図で
ある。
【図９】従来技術の共通コンタクト構造をそれぞれ示す
断面図である。
【図１０】従来技術の抵抗負荷型ＳＲＡＭセルを示す平
面図である。
【符号の説明】
１ Ｐ型シリコン基板 ２ フィ−ルド絶縁膜 ３ ゲート絶縁膜 ３′ ゲート絶縁膜の残余部分 ４ 側壁絶縁膜 ２１〜２６ Ｎ型不純物領域（ソース，ドレイン領
域） ３１，３２ ゲート電極 ４１，４２，４２Ａ，４３ 層間絶縁膜 ５１ コンタクト孔 ５２ 共通コンタクト孔 ５３ ビットコンタクト孔 ６１，６１Ａ 接地配線膜 ６２，６２′ 接続パッド膜 ７０ 多結晶シリコン膜パターン ７１ 多結晶シリコン膜パターンの負荷抵抗を形成す
る領域 ７２，７２Ａ 多結晶シリコン膜パターンにおける接
続部 ７３ 多結晶シリコン膜パターンのＶｃｃ線を形成す
る領域 ８１，ＢＬ ビット線 ８２，ＲＢＬ 反転ビット線 １２１，１２２，１２３，１２４，１２５ Ｎ型不純
物領域 １３１，１３２ 多結晶シリコンゲート電極 １３３ ワード線 １４１，１４２ 層間絶縁膜 １５２ 共通コンタクト孔 １７１ 多結晶シリコン膜の負荷抵抗 １７３ 高不純物濃度の多結晶シリコン層 １００，２００ セルの境界を説明する線 ３００ セルの中心を説明する点 Ｔ1 ，Ｔ2 駆動トランジスタ Ｔ3 ，Ｔ4 転送トランジスタ Ｒ1 ，Ｒ2 負荷抵抗 ｒ 抵抗素子およびその抵抗値 Ａ1 ，Ａ2 節点 Ｗ，Ｗ1 ，Ｗ2 ワード線 Ｖｃｃ 高電位線 ＧＮＤ 低電位線 ＭＣ1 〜ＭＣ9 ＳＲＡＭセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 比留間 貴美 東京都港区芝五丁目７番１号 日本電気株 式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 第１の駆動用絶縁ゲート電界効果トラン
    ジスタのドレイン領域に第１の負荷素子と第２の駆動用
    絶縁ゲート電界効果トランジスタのゲート電極を電気的
    に接続し、前記第２の駆動用絶縁ゲート電界効果トラン
    ジスタのドレイン領域に第２の負荷素子と前記第１の駆
    動用絶縁ゲート電界効果トランジスタのゲート電極を電
    気的に接続することによりフリップフロップを構成した
    スタティックランダムアクセスメモリセルを有する半導
    体記憶装置において、 前記第２および第１の駆動用絶縁ゲート電界効果トラン
    ジスタの前記ゲート電極を形成する導電膜は前記第１お
    よび第２の駆動用絶縁ゲート電界効果トランジスタの前
    記ドレイン領域に直接接触しないで前記ドレイン領域か
    ら離間してそれぞれの先端部分を位置させており、前記
    先端部分と前記ドレイン領域とを前記第１および第２の
    負荷素子を所定の箇所に形成したシリコン膜で接続する
    ことにより前記ゲート電極が前記ドレイン領域にそれぞ
    れ電気的に接続していることを特徴とする半導体記憶装
    置。
  2. 【請求項２】 前記先端部分と前記ドレイン領域との間
    の前記シリコン膜の部分に抵抗素子が形成されているこ
    とを特徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 半導体基板の主面に厚いフィ−ルド絶縁
    膜が形成されかつゲート絶縁膜と同一膜厚の薄い絶縁膜
    が前記フィ−ルド絶縁膜と接続して形成されており、前
    記フィ−ルド絶縁膜上を延在した前記ゲート電極を形成
    する前記導電膜の前記先端部分が前記薄い絶縁膜上に位
    置しており、かつ前記先端部分の側面に側壁絶縁膜が形
    成されており、前記ドレイン領域に接触した前記シリコ
    ン膜が前記側壁絶縁膜上を延在して前記先端部分の上面
    に接触していることを特徴とする請求項１もしくは請求
    項２記載の半導体記憶装置。
  4. 【請求項４】 半導体基板の主面に厚いフィ−ルド絶縁
    膜が形成され、前記フィ−ルド絶縁膜上を延在した前記
    ゲート電極を形成する前記導電膜の前記先端部分が前記
    フィ−ルド絶縁膜上に位置しており、前記ドレイン領域
    に接触した前記シリコン膜が前記フィ−ルド絶縁膜上を
    延在して前記先端部分の側面及び上面に接触しているこ
    とを特徴とする請求項１もしくは請求項２記載の半導体
    記憶装置。
  5. 【請求項５】 半導体基板の主面に厚いフィ−ルド絶縁
    膜が形成され、前記フィ−ルド絶縁膜の先端と前記導電
    膜の前記先端部分の側面とが略一致しており、前記ドレ
    イン領域に接触した前記シリコン膜が前記フィ−ルド絶
    縁膜の前記先端上を上昇して前記導電膜の前記先端部分
    の前記側面に接触していることを特徴とする請求項１も
    しくは請求項２記載の半導体記憶装置。
  6. 【請求項６】 前記第１および前記第２の負荷素子を形
    成する箇所ならびに前記導電膜の前記先端部分と前記ド
    レイン領域とを接続するそれぞれの箇所を含む前記シリ
    コン膜の平面パターンは、前記スタティックランダムア
    クセスメモリセルの平面形状の中心に対して点対称の形
    状であることを特徴とする請求項１記載の半導体記憶装
    置。
  7. 【請求項７】 高電位ラインと低電位ラインとの間に直
    列接続された第１の負荷素子となる第１の負荷抵抗およ
    び第１の駆動用絶縁ゲート電界効果トランジスタと、前
    記高電位ラインと前記低電位ラインとの間に直列接続さ
    れた第２の負荷素子となる第２の負荷抵抗および第２の
    駆動用絶縁ゲート電界効果トランジスタと、前記第１の
    負荷抵抗と前記第１の駆動用絶縁ゲート電界効果トラン
    ジスタとが接続しかつ前記第２の駆動用絶縁ゲート電界
    効果トランジスタのゲート電極が電気的に接続する第１
    の節点と、前記第２の負荷抵抗と前記第２の駆動用絶縁
    ゲート電界効果トランジスタとが接続しかつ前記第１の
    駆動用絶縁ゲート電界効果トランジスタのゲート電極が
    電気的に接続する第２の節点とを有してフリップフロッ
    プを構成し、さらに前記第１の節点とビット線との間に
    載置された第１の転送用絶縁ゲート電界効果トランジス
    タと、前記第２の節点と反転ビット線との間に載置され
    た第２の転送用絶縁ゲート電界効果トランジスタとを有
    して構成されたスタティックランダムアクセスメモリセ
    ルの多数を配列した半導体記憶装置において、 前記第１および第２の駆動用絶縁ゲート電界効果トラン
    ジスタのゲート電極ならびに前記第１および第２の転送
    用絶縁ゲート電界効果トランジスタのゲート電極を含む
    ワード線は同一層の導電膜から形成されており、 前記第１の駆動用絶縁ゲート電界効果トランジスタと前
    記第２の駆動用絶縁ゲート電界効果トランジスタとは前
    記スタティックランダムアクセスメモリセルの平面形状
    の中心に対して点対称に形成されており、 前記第１の転送用絶縁ゲート電界効果トランジスタと前
    記第２の転送用絶縁ゲート電界効果トランジスタとは前
    記中心に対して点対称に形成されており、 所定の箇所に前記第１の負荷抵抗が形成された第１のシ
    リコン膜パターンと所定の箇所に前記第２の負荷抵抗が
    形成された第２のシリコン膜パターンとは前記中心に対
    して点対称に形成されていることを特徴とする半導体記
    憶装置。
  8. 【請求項８】 前記第１の駆動用絶縁ゲート電界効果ト
    ランジスタのドレイン領域と前記第１の転送用絶縁ゲー
    ト電界効果トランジスタのソースおよびドレイン領域の
    うちの一方の領域とが共通の第１の不純物領域により形
    成され、前記第２の駆動用絶縁ゲート電界効果トランジ
    スタのゲート電極を構成する導電膜は前記第１の不純物
    領域と直接接続しないでその先端部分が該第１の不純物
    領域の近傍に位置しており、かつ前記第１のシリコン膜
    パターンの一部分に形成された接続部により前記第１の
    不純物領域と前記導電膜の前記先端部分とを接続するこ
    とにより前記第１の節点を構成し、 前記第２の駆動用絶縁ゲート電界効果トランジスタのド
    レイン領域と前記第２の転送用絶縁ゲート電界効果トラ
    ンジスタのソースおよびドレイン領域のうちの一方の領
    域とが共通の第２の不純物領域により形成され、前記第
    １の駆動用絶縁ゲート電界効果トランジスタのゲート電
    極を構成する導電膜は前記第２の不純物領域と直接接続
    しないでその先端部分が該第２の不純物領域の近傍に位
    置しており、かつ前記第２のシリコン膜パターンの一部
    分に形成された接続部により前記第２の不純物領域と前
    記導電膜の前記先端部分とを接続することにより前記第
    ２の節点を構成していることを特徴とする請求項７記載
    の半導体記憶装置。
  9. 【請求項９】 前記第１および第２のシリコン膜パター
    ンにそれぞれ形成された前記接続部の層抵抗の値は前記
    第１および第２のシリコン膜パターンにそれぞれ形成さ
    れた前記第１および第２の負荷抵抗の層抵抗の値より小
    であり、かつ前記接続部はそれぞれ抵抗素子を形成して
    いることを特徴とする請求項８記載の半導体記憶装置。
  10. 【請求項１０】 前記第１および第２のシリコン膜パタ
    ーンにそれぞれ形成された前記接続部の層抵抗の値は前
    記第１および第２のシリコン膜パターンにそれぞれ形成
    された前記第１および第２の負荷抵抗の層抵抗の値より
    小であり、前記導電膜の前記先端部分と接続した前記接
    続部が前記低電位ラインとなる低電位膜上に層間絶縁膜
    を介してそれぞれ延在していることを特徴とする請求項
    ８記載の半導体記憶装置。
  11. 【請求項１１】 前記第１の転送用絶縁ゲート電界効果
    トランジスタのソースおよびドレイン領域のうちの一方
    の領域が前記第１の駆動用絶縁ゲート電界効果トランジ
    スタのドレイン領域と共通に第１の不純物領域により形
    成され他方の領域が第１の接続パッド膜を介して前記ビ
    ット線に接続し、 前記第２の転送用絶縁ゲート電界効果トランジスタのソ
    ースおよびドレイン領域のうちの一方の領域が前記第２
    の駆動用絶縁ゲート電界効果トランジスタのドレイン領
    域と共通に第２の不純物領域により形成され他方の領域
    が第２の接続パッド膜を介して前記反転ビット線に接続
    していることを特徴とする請求項７もしくは請求項８記
    載の半導体記憶装置。
  12. 【請求項１２】 前記ビット線および前記反転ビット線
    は第１の方向を延在し、前記第１および第２の接続パッ
    ド膜は前記第１の方向に長辺が延びる長方平面形状をし
    ていることを請求項１１記載の半導体記憶装置。
  13. 【請求項１３】 前記第１および第２の転送用絶縁ゲー
    ト電界効果トランジスタのソースおよびドレイン領域の
    うちの前記他方の領域と前記第１および第２の接続パッ
    ド膜のそれぞれの第１の部分とが第１の層間絶縁膜に形
    成されたコンタクト孔を通してそれぞれ接続し、前記第
    １および第２のシリコン膜パターンにそれぞれ形成され
    た前記高電位ラインが第２の層間絶縁膜および前記接続
    パッド膜を介して前記コンタクト孔を完全に覆って前記
    第１の方向と直角の第２の方向を延びていることを特徴
    とする請求項１２記載の半導体記憶装置。
  14. 【請求項１４】 前記第１および第２の接続パッド膜は
    前記第１の部分から前記第１の方向をたがいに同一の一
    方の向きに離間した第２の部分をそれぞれ有し、前記第
    ２の部分と前記ビット線および前記反転ビット線とを第
    ３の層間絶縁膜に形成したビットコンタクト孔を通して
    それぞれ接続し、かつ前記第２の方向に隣接する他のス
    タティックランダムアクセスメモリセルにおける前記第
    １および第２の接続パッド膜に対するビットコンタクト
    孔はともにそのコンタクト孔から前記第１の方向を前記
    一方の向きとは逆の向きにそれぞれ位置していることを
    特徴とする請求項１３記載の半導体記憶装置。
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