JP4704529B2 - Sram装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、SRAM(Static Random Access Memory)装置およびその製造方法に関する。
【0002】
【従来の技術】
一般に、SRAMはDRAMに比べ集積度は劣るが、高速に動作するため中型または小型コンピュータの分野で広く使われている。SRAMのメモリセルは通常2個の伝送トランジスタと2個の駆動トランジスタ、そして2個の負荷素子から構成されるフリップフロップ回路から構成されている。記憶情報はフリップフロップの入力、出力端子間の電圧差、すなわちセルのNODEに蓄積された電荷として保存される。この電荷は電源Vccから負荷素子であるPMOS(P-Metal-Oxide-Semiconductor)トランジスタや負荷抵抗を通じて常に補充されているので、SRAMではDRAMのようにリフレッシュ機能が要求されない。
SRAMの高速動作特性を維持し向上させるためにはチップの構造、メモリセルを構成する回路の構成または配線構成を最適化する必要がある。特に配線をどのように配列するかによって配線抵抗と配線間の寄生容量が決定する。
【0003】
図1は、従来のSRAMにおいてワードラインに発生する寄生容量をPMOSTFTを使用するCMOS型SRAMチップから隣接した二つのSRAMセルをワードライン方向を追って切断した断面図である。
半導体基板10上に形成された素子分離膜12により活性領域と非活性領域が区別されており、ゲート絶縁膜13を介在し伝送トランジスタのゲート14と駆動トランジスタのゲート16が形成されている。ゲート14、16上に第1層間絶縁膜18とワードライン20が順序通り積層されている。ワードライン20は第1層間絶縁膜18内に形成されたコンタクトホールを通じ伝送トランジスタのゲート14と連結されている。ワードライン20上に第2層間絶縁膜22およびPMOS TFTのゲート絶縁膜24が順序通り積層されている。ゲート絶縁膜24の上部にはPMOS TFTのソース領域と一体で形成される電源線26がワードライン20と平行に形成されている。電源線26の上部に第3層間絶縁膜28が積層されており、第3層間絶縁膜28の上部にワードライン20と垂直になるように配置された複数本のビットライン30が形成されている。
【0004】
【発明が解決しようとする課題】
ところが、図1に示されているものと同じ構造のSRAMセルにおいてはワードライン20と電源線26間C1、ワードライン20と基板10間C2、ワードライン20と駆動トランジスタのゲート電極16間C3に寄生容量が発生するようになる。
【0005】
各ワードラインは横方向に隣接した全てのセルに共通で連結されるという点を考慮する時、ワードライン20と電源線26の全面に渡り形成される寄生容量C1およびワードライン20と基板10間、そしてワードライン20と駆動トランジスタのゲート電極16間で発生する寄生容量C2、C3はワードラインの抵抗係数(以下、RC)遅延を起こすに十分に大きな値になる。また、従方向に隣接した全てのセルごとにそれぞれ2本のワードラインが配置されるということを考慮する時、ワードラインの寄生容量はチップの動作速度を顕著に減少させチップ性能を劣化させる。
【0006】
本発明の目的は、ワードラインに発生する寄生容量を最小化することができるSRAM装置を提供することにある。
本発明の別の目的は、SRAM装置を製造することに適合する製造方法を提供することにある。
【0007】
【課題を解決するための手段】
本発明のSRAM装置によると、SRAMを構成するメモリセルは2個の伝送トランジスタ、2個の駆動トランジスタ、2本の電源線および2本のワードラインから構成される。2個の伝送トランジスタと2個の駆動トランジスタは半導体基板上に形成され第1導電膜からなる。2本の電源線は4個のトランジスタ上に4個のトランジスタとそれぞれ絶縁されて形成され第2導電膜からなる。2本のワードラインは2本の電源線上に2本の電源線とそれぞれ絶縁されて形成され、2個の伝送トランジスタのゲートとそれぞれ接続され、第3導電膜からなる。
【0008】
本発明において、2本の電源線と2本のワードラインはそれぞれ長手方向に平行に形成されている。
メモリセルは2個の負荷素子をさらに備えている。2個の負荷素子はPMOS型薄膜トランジスタであり、2本の電源線はそれぞれ2個のPMOS型薄膜トランジスタの活性領域と連結されて形成される。また、2個の負荷素子は2個の高抵抗の多結晶シリコン負荷であり、2本の電源線はそれぞれ2個の高抵抗の多結晶シリコン負荷と連結され形成される場合もある。
【0009】
また、メモリセルはワードラインを構成する第3導電膜と同一な導電膜からなり、半導体基板上の活性領域と接続する接地線をさらに備えている。
2本のワードラインと絶縁され2本のワードラインと垂直に形成される2本のビットラインをさらに備えることができ、2本のビットラインはそれぞれ半導体基板、電源線およびワードラインをそれぞれ絶縁させるために形成された第1および第2層間絶縁膜内に形成されたコンタクトプラグとワードラインとビットラインを絶縁させるため形成された第3層間絶縁膜内に形成され、コンタクトプラグを露出させるコンタクトホール内に蒸着された第4導電膜パターンからなることが望ましい。
【0010】
また、SRAMを構成するメモリセルは2個の伝送トランジスタ、2個の駆動トランジスタ、電源線およびワードラインから構成されている。2個の伝送トランジスタと2個の駆動トランジスタは半導体基板上に形成され第1導電膜からなる。電源線は4個のトランジスタ上に4個のトランジスタとそれぞれ絶縁されて形成され第2導電膜からる。ワードラインは電源線上に電源線とそれぞれ絶縁されて形成され、2個の伝送トランジスタのゲートとそれぞれ接続され、第3導電膜からる。
【0011】
本発明のSRAM装置の製造方法によれば、まず半導体基板上に第1導電膜パターンを形成する。次に第1導電膜パターンが形成された結果物全面に不純物を注入し第1導電膜パターンをそれぞれゲート電極として備える2個の伝送トランジスタと2個の駆動トランジスタを形成する。続いて、4個のトランジスタが形成された結果物上に第1層間絶縁膜を形成した後、第1層間絶縁膜上に第2導電膜パターンからなる2本の電源線を形成する。2本の電源線上に第2層間絶縁膜を形成した後、第2層間絶縁膜および第1層間絶縁膜を蝕刻し2個の伝送トランジスタのゲートをそれぞれ露出させる2個のコンタクトホールを形成する。最後に2個のコンタクトホールを埋め立てる第3導電膜パターンを形成し2個の伝送トランジスタのゲートと接続する2本のワードラインを形成する。
【0012】
本発明において、電源線を構成する第2導電膜パターンとワードラインを構成する第3導電膜パターンはそれぞれ長さ方向に平行に形成される。
第1層間絶縁膜を形成する段階以後は、次のような段階を進行することが望ましい。すなわち、第1層間絶縁膜上に2個の薄膜トランジスタのゲート電極2個を形成した後、2個の薄膜トランジスタのゲート電極が形成された結果物上にゲート絶縁膜を形成する。そして、ゲート絶縁膜上に第2導電膜パターンを形成した後、第2導電膜パターンの中薄膜トランジスタのチャンネルとして形成される領域を除いた領域に不純物を注入し2個の薄膜トランジスタからなる負荷素子と2本の電源線を形成する。
【0013】
2本の電源線を形成する他の方法によれば、第1層間絶縁膜上に多結晶シリコンからなる第2導電膜パターンを形成した後、第2導電膜パターンの高抵抗負荷として形成される領域を除いた領域に不純物を注入し2個の高抵抗負荷および2本の電源線を形成する段階を含むことが望ましい。
【0014】
そして、上記の製造方法において第2層間絶縁膜を形成する段階以後は、次のような段階を進行することが望ましい。まず、第2層間絶縁膜を形成した後、第2層間絶縁膜を平坦化した後、ダマシン(damascene)工程で平坦化された第2層間絶縁膜を部分的に蝕刻し、2本のワードラインが形成される2個のダマシン領域を形成する。そして、ダマシン領域が形成された第2層間絶縁膜および第1層間絶縁膜を蝕刻し2個の伝送トランジスタのゲートをそれぞれ露出させる2個のコンタクトホールを形成する。次に2個のコンタクトホールおよび2個のダマシン領域を埋め立てる第3導電膜を形成した後、第2層間絶縁膜表面が露出されるまで第3導電膜を平坦化し、2個の伝送トランジスタのゲートと接続する2本のワードラインを形成する。
【0015】
また、上記の製造方法において第2層間絶縁膜を形成する段階以後は、次のような段階を進行する場合もある。まず第2層間絶縁膜を平坦化した後、ダマシン工程で平坦化した第2層間絶縁膜を部分的に蝕刻しワードラインが形成される2個のダマシン領域および接地線が形成されるダマシン領域を形成する。次に、ダマシン領域が形成された第2層間絶縁膜および第1層間絶縁膜を蝕刻し、2個の伝送トランジスタのゲートをそれぞれ露出させる2個のコンタクトホールおよび2個の駆動トランジスタの活性領域を露出させる2個のコンタクトホールを形成する。引続き、コンタクトホールおよびダマシン領域を埋め立てる第3導電膜を形成した後、第2層間絶縁膜表面が露出するまで第3導電膜を平坦化し、2個の伝送トランジスタのゲートと接続する2本のワードラインおよび2個の駆動トランジスタの活性領域と接続する接地線を形成する。
【0016】
本発明はまた、2本のワードラインを形成する段階以後は、次のような段階をさらに遂行することが望ましい。まず、第3層間絶縁膜を形成した後、第3、第2および第1層間絶縁膜を蝕刻し、半導体基板の活性領域を露出させるコンタクトホールを形成する。次にコンタクトホールを埋め立て第3層間絶縁膜上に形成され、2本のワードラインとそれぞれ垂直な第4導電膜パターンを形成し2本のビットラインを形成する。
【0017】
また、第2層間絶縁膜を形成する段階以後の工程は、次の通り進行する場合もある。まず第2層間絶縁膜を平坦化した後、ワードラインが形成されるダマシン領域が形成された第2層間絶縁膜および第1層間絶縁膜を蝕刻し、2個の伝送トランジスタのゲートをそれぞれ露出させる2個のコンタクトホールおよび半導体基板の活性領域を露出させる2個のコンタクトホールを形成する。続いて、コンタクトホールおよび2個のダマシン領域を埋め立てる第3導電膜を形成した後、第2層間絶縁膜表面が露出するまで第3導電膜を平坦化し、2個の伝送トランジスタのゲートと接続する2本のワードラインおよび基板上の活性領域と接続するコンタクトプラグを形成する。次に、2本のワードラインおよび2個のコンタクトプラグが形成された結果物全面に第3層間絶縁膜を形成する。続いて、第3層間絶縁膜を蝕刻し、2個のコンタクトプラグを露出させる2個のコンタクトホールを形成した後、2個のコンタクトプラグを露出させる2個のコンタクトホールを埋め立てる2個の第4導電膜パターンを形成し、2本のビットラインを形成する。
【0018】
また、本発明のSRAM装置の製造方法によれば、まず半導体基板上に第1導電膜パターンを形成する。次に第1導電膜パターンが形成された結果物全面に不純物を注入し第1導電膜パターンをそれぞれゲート電極として備える2個の伝送トランジスタと2個の駆動トランジスタを形成する。続いて、4個のトランジスタが形成された結果物上に第1層間絶縁膜を形成した後、第1層間絶縁膜上に第2導電膜パターンからなる電源線を形成する。電源線上に第2層間絶縁膜を形成した後、第2層間絶縁膜および第1層間絶縁膜を蝕刻し2個の伝送トラジスタのゲートをそれぞれ露出させる2個のコンタクトホールを形成する。最後に2個のコンタクトホールを埋め立てる第3導電膜パターンを形成し2個の伝送トランジスタのゲートと接続するワードラインを形成する。
本発明のSRAM装置によると、ワードラインの寄生容量が減少するためにSRAM装置の動作時ワードラインで発生するRC遅延問題を解決でき、SRAM装置の動作特性を向上させることができる。
【0019】
【発明の実施の形態】
以下添付した図面を参照して本発明の望ましい実施例を説明することによって本発明を詳細に説明する。しかし本発明は以下に開示される実施例に限らず相異なる多様な形態で具現されることであり、単に本実施例は本発明の開示が完全なるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されることである。添付された図面における多様な膜と領域の厚さは明瞭性のため強調された。また、ある一膜が他の膜または基板上に存在することと指称される時、他の膜または基板の真上にあることもあり、層間膜が存在する場合もある。図面で同一参照符号は同一部材を示す。
【0020】
<SRAMセル>
(第1実施例)
本発明の第1実施例にともなうSRAMチップにおいてワードライン方向を追って隣接した二つのセルを切断した断面図が図2に示されている。第1実施例はPMOS型TFTを負荷素子として使用するSRAMセルを具現する。
図2を参照すれば、素子分離膜102により半導体基板100が活性領域と非活性領域に区別されており、同一導電膜からなる伝送トランジスタのゲート104と駆動トランジスタのゲート106が半導体基板100上に形成されている。ゲート104、106上に第1層間絶縁膜107とPMOS TFTのゲート絶縁膜111が順序通り積層されている。ゲート絶縁膜111上面にPMOS TFTの活性領域および電源線として使われる導電膜パターン114が形成されており、導電膜パターン114が形成された結果物全面に第2層間絶縁膜115が積層されている。第2層間絶縁膜115、ゲート絶縁膜111および第1層間絶縁膜107を貫通し伝送トランジスタのゲート104を露出させるコンタクトホールを通じ伝送トランジスタのゲート104と接続するワードライン122が第2層間絶縁膜115上に形成されている。最後に第3層間絶縁膜125によりワードライン122と絶縁され、ワードライン122と垂直に配列された複数本のビットライン128が形成されている。
【0021】
図2に示されているように本発明の第1実施例にともなうPMOS TFTを負荷抵抗として使用するCMOSSRAMではワードライン122が電源線114により下部導電領域、例えばゲートから遮られるシールディング効果があるためワードライン122と半導体基板100間の寄生容量(図1のC2参考)およびワードライン122と駆動トランジスタのゲート電極106間の寄生容量(図1のC3)が発生しない。すなわち、従来のSRAMセルに比べワードライン122の寄生容量が減少するので動作速度もさらに速くなり高速動作特性を要求するSRAMの性能を向上させることができる。
【0022】
また、電源線114とワードライン122間の寄生容量C1も電源線114からワードライン122を絶縁させる第2層間絶縁膜115の厚さを増やすことによって従来の寄生容量(図1のC1参考)より効果的に減少させることができる。その理由は段差に多くの影響を受けるPMOS TFTが既に電源線114下に形成されているため第2層間絶縁膜115の厚さを増やしてもワードライン122とビットライン128のみ段差による影響を受けるためである。
【0023】
ただし、本発明の構造にしたがう場合従来のSRAMにはなかったワードライン122とビットライン128間の寄生容量C4が形成されることがあるが、このような寄生容量C4は第3層間絶縁膜125の厚さを増やすことによって十分に減らすことができる。第3層間絶縁膜125の厚さを増やす場合段差が増えることはあるが、段差による影響を受けることはビットライン128のみである。そして第3層間絶縁膜125の増加により発生する段差問題は半導体基板100上の活性領域とビットライン128を接触させるためのコンタクトホールをコンタクトプラグ(図11Bの120P参考)を用いて形成すれば減らすことができる。
【0024】
反面、図1に示されている従来のSRAM構造においては寄生容量C2およびC3を減らすため第1層間絶縁膜18および第2層間絶縁膜22の厚さを増やす場合ワードライン20形成時段差が増えてワードライン20上に形成されるPMOS TFTの活性領域用導電膜形成時には段差がさらに加重される。したがって寄生容量を減らすため層間絶縁膜の厚さを増やすことには限界が伴うようになる。
【0025】
(第2実施例)
図3には本発明の第2実施例によるSRAMチップからワードライン方向を追って隣接した二つのセルを切断した断面図が示されている。第2実施例が第1実施例と異なる点は負荷素子としてPMOS TFTを使用することでなく高抵抗の多結晶シリコンからなる高抵抗負荷を使用するということである。
それゆえにその他構成要素および構造は図2とほとんど同一であり、ただしPMOS TFTゲート(図示せず)および絶縁膜111が要らなく、第1層間絶縁膜107上にPMOS TFT活性領域と連結された電源線114が形成される代わりに高抵抗の負荷と連結された電源線114Rが形成されるという点に差がある。
【0026】
第2実施例においても第1実施例と同じく、ワードライン122が電源線114R上に形成されるためワードライン122と駆動トランジスタのゲート106およびワードライン122と基板100間に寄生容量が発生しないのでSRAMセルの動作速度を向上させることができる。
図面には示しなかったが本発明にともなう構造を負荷素子としてPMOSトランジスタを使用する完全CMOS型SRAMに適用できることはもちろんである。
【0027】
<SRAMセルの製造方法>
図4ないし図13には本発明の第1実施例によるSRAMセルを製造するための工程に必要であるマスクパターンのレイアウト図を示した。各レイアウト図において、斜線影を付けた部分はそれぞれフォトマスク上に形成されたマスクパターンを意味する。説明の便宜のため隣接した4個のSRAMセルを基準としてレイアウト図を示した。また、図4Aないし図13Aおよび図4Bないし図13Bはそれぞれ、前記図4ないし図13のAA’線およびBB’線を切って見た断面図であり、各レイアウト図に描いたマスクパターンを用いてSRAMセルを製造する工程の中間段階構造物の断面図を示す。
【0028】
図4、図4Aおよび図4Bは活性領域を限定するマスクパターン102Mを用いて半導体基板100上にフィールド酸化膜102を形成する段階を示す。フィールド酸化膜102は通常の方式、例えば局部的酸化方式(LOCOS)によって形成する。この時、一つのメモリセルのフィールド酸化膜102は隣接するメモリセルのフィールド酸化膜と鏡上対称である。
図5、図5Aおよび図5Bは伝送トランジスタのゲートと駆動トランジスタのゲートを限定するマスクパターン104Mおよび106Mを用いて、伝送トランジスタおよび駆動トランジスタを形成する段階を示す。
【0029】
フィールド酸化膜102が形成された半導体基板100全面に、ゲート絶縁膜(図示せず)を形成した次に、ゲート絶縁膜上に導電物質、例えば多結晶シリコンをデポジットしたりあるいは多結晶シリコンとシリサイドを積層し導電層を形成する。続いて、マスクパターン104Mおよび106Mを用いた写真蝕刻工程で導電層をパターニングする。その結果一つのメモリセルには2個の伝送トランジスタのゲート104および2個の駆動トランジスタのゲート106がそれぞれ形成される。
【0030】
次に、トランジスタのゲート104、106が形成された結果物全面に不純物、例えば燐または砒素をイオン注入し伝送トランジスタおよび駆動トランジスタの活性領域すなわち、ソースおよびドレーン領域をそれぞれ形成することによって各トランジスタを完成する。
図6、図6Aおよび図6Bはセルをラッチ形態で連結するためのセルノード用コンタクトホールを限定するマスクパターン108Mを用いてコンタクトホール108を形成する段階を示す。
【0031】
まず伝送トランジスタおよび駆動トランジスタが形成された結果物全面に第1層間絶縁膜107を形成する。次に、図6に示されたようなマスクパターン108Mを用いた写真蝕刻工程で第1層間絶縁膜107を部分的に取り除くことによって、駆動トランジスタのゲート106の一部および伝送トランジスタのソース領域を露出させるセルノード用コンタクトホール108を形成する。
図7、図7Aおよび図7BはPMOS TFTのゲートを限定するマスクパターン110Mを用いてPMOS TFTのゲート110を形成する段階を示す。
【0032】
セルノード用コンタクトホール108が形成された結果物全面に導電膜を蒸着した後、図7に示されているマスクパターン110Mを用いた写真蝕刻工程で導電膜をパターニングしPMOS TFTのゲート110を形成する。各メモリセル別に2個のPMOS TFTのゲート110が形成される。PMOS TFTのゲート110はセルノード用コンタクトホール108を通じ駆動トランジスタのゲート106の一部および伝送トランジスタのソース領域と接触するようになる。
【0033】
図8、図8Aおよび図8Bはノードコンタクトホールを限定するマスクパターン112Mを用いてPMOS TFTのドレーンをセルのノードに連結するコンタクトホール112を形成する段階を示す。
PMOS TFTのゲート110が形成された結果物全面にゲート絶縁膜111を形成した後ゲート絶縁膜を図8に示されているマスクパターン112Mを用いて写真蝕刻工程で蝕刻し駆動トランジスタのドレーン領域と接触しているPMOS TFTのゲート110一部を露出させるコンタクトホール112を形成する。
【0034】
図9、図9Aおよび図9BはPMOS TFTの活性領域と電源線を限定するマスクパターン114Mを用いてPMOS TFTの活性領域と電源線114を形成する段階を示す。
PMOS TFTのゲート110一部を露出させるコンタクトホール112が形成された結果物全面に非晶質シリコン膜のような導電膜を蒸着した後、図9に示されているマスクパターン114Mを用いて写真蝕刻工程で導電膜をパターニングする。その結果、各メモリセル別に2個のPMOS TFTの活性領域と2本の電源線114が形成される。
次に図面には示されていないが、PMOS TFTのソースおよびドレーン領域を限定するマスクパターンを用いてPMOS TFTのチャンネル領域になる領域を除いた領域に不純物、例えばボロンをイオン注入しPMOS TFTのソース、ドレーン領域を形成する。
【0035】
図10、図10Aおよび図10Bは接地線およびワードラインを限定するマスクパターン116M、118Mを用いて接地線が形成されるダマシン領域116およびワードラインが形成されるダマシン領域118を形成する段階を示す。
PMOS TFTの活性領域と電源線114が形成された結果物全面に第2層間絶縁膜115を蒸着する。第2層間絶縁膜115はPMOS TFTの活性領域および電源線を後続工程で形成されるワードラインおよび接地線と絶縁させるため形成することである。第2層間絶縁膜115は高温酸化膜のような酸化膜を単一層でデポジットして形成する事もでき、高温酸化膜上にBPSGまたはPSGのような流動性絶縁膜を形成した後、化学機械的平坦化(CMP)方法などを用いて平坦化することによって形成することもできる。
【0036】
次に図10に示されているマスクパターン116M、118Mを用いたダマシン方法により第2層間絶縁膜115を部分的に蝕刻し接地線が形成されるダマシン領域116およびワードラインが形成されるダマシン領域118を形成する。
図11、図11Aおよび図11Bは複数個のコンタクトホールマスクパターン120M、121M、122Mを用いて後続工程で形成されるビットラインと活性領域を連結させるためのコンタクトホール120C、後続工程で形成される接地線と活性領域を連結させるためのコンタクトホール(図示せず)および後続工程で形成されるワードラインと伝送トランジスタのゲート104を連結させるためのコンタクトホール122Cを形成した後、ビットライン用コンタクトプラグ120P、ワードライン122および接地線124を形成する段階を示す。
【0037】
接地線が形成されるダマシン領域116およびワードラインが形成されるダマシン領域118を形成した後、図11に示されているコンタクトホールマスクパターン120M、121M、122Mを用いて第2層間絶縁膜115を写真蝕刻工程で取り除いてワードラインと伝送トランジスタのゲート104を連結させるためのコンタクトホール122C、ビットラインと活性領域を連結するためのコンタクトホール120Cおよび接地線と活性層を連結するためのコンタクトホール(図示せず)を形成する。
【0038】
続いて結果物全面に金属膜例えばタングステン膜を形成した後、第2層間絶縁膜115の表面が露出される時まで金属膜をCMP等により平坦化する。平坦化結果、ワードラインと伝送トランジスタのゲート104を連結させるためのコンタクトホール122Cおよびワードラインが形成されるダマシン領域118に金属膜が埋込められワードライン122が形成され、接地線が形成されるダマシン領域116に金属膜が埋込められ接地線124が形成されるのみならず、後続工程で形成されるビットライン用コンタクトプラグ120Pがビットラインと活性領域を連結するためのコンタクトホール120Cに形成される。その結果、各メモリセル別に2本のワードライン122と1個の接地線124および2本のビットライン用コンタクトプラグ120Pが形成される。
【0039】
図11Aに示されているようにワードライン122は第2層間絶縁膜115を間に介在し電源線114上に電源線114と平行に形成される。したがってワードライン122と基板100そしてワードライン122と駆動トランジスタのゲート106間に寄生容量(図1のC2、C3参考)が形成されない。
そしてワードライン122と電源線114間に発生する寄生容量C1は第2層間絶縁膜115の厚さを増やすことによってSRAMセルの動作特性を劣化させない範囲まで減らすことができる。このように第2層間絶縁膜115の厚さを増やしてもビットラインを除いた下部構造物が既に形成されているため第2層間絶縁膜115の厚さ増加による段差増加は後続工程進行に特別な影響を及ぼさない。
【0040】
図12、図12Aおよび図12Bにはビットライン用コンタクトプラグ120Pを露出させるコンタクトホールを限定するマスクパターン126Mを用いてビットライン用コンタクトホール126を形成する段階を示す。
ビットライン用コンタクトプラグ120P、ワードライン122および接地線124が形成された結果物全面に第3層間絶縁膜125を形成する。第3層間絶縁膜125はワードライン122および接地線124を後続工程で形成されるビットラインと絶縁させるため形成する。
【0041】
続いて、図12に示されているマスクパターン126Mを用いて第3層間絶縁膜125を写真蝕刻工程で蝕刻しビットライン用コンタクトプラグ120Pを露出させるコンタクトホール126を形成する。
図13、図13Aおよび図13Bはビットラインを限定するマスクパターン128Mを用いてビットライン128を形成する段階を示す。
【0042】
ビットライン用コンタクトプラグ120Pを露出させるビットライン用コンタクトホール126が形成された結果物全面に金属膜、例えばアルミニウム膜を蒸着した後図13に示されているようなマスクパターン128Mを用いて金属膜をパターニングすることによってビットライン用コンタクトホール126を充填しビットライン用コンタクトプラグ120Pを通じ基板上の活性領域と接触するビットライン128が各メモリセル別に2個ずつ形成される。
図13Aに示されているように、ワードライン122とビットライン128間に寄生容量C4が発生するが、これは第3層間絶縁膜125の厚さを増やすことによって減らすことができる。第2層間絶縁膜115および第3層間絶縁膜125の厚さ増加にともなう段差増加によってビットラインを活性領域と接触させるためのコンタクトホール形成時横縦比が増えることによって発生する問題点は図11Bと図12Bに示されている工程により解決される。すなわち、ビットラインを基板上の活性領域と接触させるためのコンタクトホールを第2層間絶縁膜115と第3層間絶縁膜125内に同時に形成することでなく第2層間絶縁膜115内にまずコンタクトプラグ120Pを形成した後、第3層間絶縁膜125のみ蝕刻しコンタクトプラグ120Pを露出させるコンタクトホール126を形成することによって完成するため、段差増加による問題点を容易に解決できる。
【0043】
また、本発明の製造方法において、図9に示されている電源線を限定するマスクパターンまたは図10に示されているワードラインを限定するマスクパターンを変形し各セル別に電源線またはワードラインがそれぞれ一つずつのみ形成されるようにし、図2に示されている本発明にともなうSRAMの単位メモリセルがそれぞれ一本の電源線または一本のワードラインを備えるようにすることもできる。
【0044】
そして、図3に示されている本発明の第2実施例による高抵抗負荷型SRAMセルの製造工程は単に図7ないし図8Bに示されているPMOS TFTのゲートおよびゲート絶縁膜形成工程が要らなく、図9、図9Aおよび図9Bに示されているPMOS TFTの活性領域および電源線形成工程が高抵抗負荷領域および電源線形成工程に置き換えるという点のみ差があり、その他工程は図4ないし図13Bに示されている工程と同一な工程により進行される。
【0045】
【発明の効果】
本発明にともなうSRAM装置においてはワードラインが電源線によりゲートのような導電領域または下部不純物領域から遮られる効果がある。したがってワードラインと半導体基板の不純物領域との間の寄生容量およびワードラインと駆動トランジスタのゲートとの間の寄生容量が発生しない。また、電源線とワードライン間の寄生容量も効果的に省くことができる。したがって、従来のSRAMセルに比べワードラインの寄生容量が減少するので動作速度もさらに速くなり高速動作特性を要求するSRAM装置の性能を向上させることができる。
【図面の簡単な説明】
【図1】従来のPMOSトランジスタを負荷素子として使用するSRAMチップから隣接した2個のセルをワードライン方向に切断した断面図である。
【図2】本発明の第1実施例にともなうPMOSトランジスタを負荷素子として使用するSRAMチップから隣接した2個のセルをワードライン方向に切断した断面図である。
【図3】本発明の第2実施例にともなう高抵抗多結晶シリコンを負荷素子として使用するSRAMチップから隣接した2個のセルをワードライン方向に切断した断面図である。
【図4】本発明の第1実施例によるSRAMチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、(A)はAA’線、(B)はBB’線で切断した断面図である。
【図5】本発明の第1実施例によるSRAMチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、(A)はAA’線、(B)はBB’線で切断した断面図である。
【図6】本発明の第1実施例によるSRAMチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、(A)はAA’線、(B)はBB’線で切断した断面図である。
【図7】本発明の第1実施例によるSRAMチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、(A)はAA’線、(B)はBB’線で切断した断面図である。
【図8】本発明の第1実施例によるSRAMチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、(A)はAA’線、(B)はBB’線で切断した断面図である。
【図9】本発明の第1実施例によるSRAMチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、(A)はAA’線、(B)はBB’線で切断した断面図である。
【図10】本発明の第1実施例によるSRAMチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、(A)はAA’線、(B)はBB’線で切断した断面図である。
【図11】本発明の第1実施例によるSRAMチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、(A)はAA’線、(B)はBB’線で切断した断面図である。
【図12】本発明の第1実施例によるSRAMチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、(A)はAA’線、(B)はBB’線で切断した断面図である。
【図13】本発明の第1実施例によるSRAMチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、(A)はAA’線、(B)はBB’線で切断した断面図である。
【符号の説明】
100 半導体基板
102 素子分離膜
104 ゲート
106 ゲート
107 第1層間絶縁膜
111 ゲート絶縁膜
114 電源線として使われる導電膜パターン
115 第2層間絶縁膜
122 ワードライン
125 第3層間絶縁膜
128 ビットライン
Claims (18)
- 半導体基板と、
前記半導体基板上に形成され、第1導電膜からなるゲートを有する2個の伝送トランジスタおよび2個の駆動トランジスタと、
前記2個の伝送トランジスタおよび前記2個の駆動トランジスタの上に形成され、前記2個の伝送トランジスタおよび前記2個の駆動トランジスタと絶縁される第2導電膜からなる2本の電源線と、
前記2本の電源線の上に前記2本の電源線と絶縁して形成され、前記2個の伝送トランジスタのゲートと接続され、第3導電膜からなる2本のワードラインと、
を含むメモリセルを備え、
前記2本のワードラインは、前記2本のワードラインに対して膜の積層方向の基板側に形成された導電領域から前記2本の電源線によってシールドされることを特徴とするSRAM装置。 - 前記メモリセルの前記2本の電源線は、前記2本のワードラインに対して膜の積層方向の基板側に前記2本のワードラインとそれぞれ平行に形成されることを特徴とする請求項1記載のSRAM装置。
- 前記メモリセルは、2個の負荷素子をさらに備えることを特徴とする請求項1記載のSRAM装置。
- 前記メモリセルの前記2個の負荷素子はPMOS型薄膜トランジスタであり、前記2個の電源線はそれぞれ前記2個のPMOS型薄膜トランジスタの活性領域と接続されることを特徴とする請求項3記載のSRAM装置。
- 前記メモリセルの前記2個の負荷素子は2個の高抵抗の多結晶シリコン負荷であり、前記2本の電源線はそれぞれ前記2個の高抵抗の多結晶シリコン負荷と接続されることを特徴とする請求項3記載のSRAM装置。
- 前記メモリセルの前記ワードラインを構成する第3導電膜と同一の導電膜からなり、前記2個の駆動トランジスタの活性領域と接続する接地線をさらに備えることを特徴とする請求項1記載のSRAM装置。
- 前記メモリセルの前記2本のワードラインと絶縁され、前記2本のワードラインと垂直に形成される2本のビットラインをさらに備えることを特徴とする請求項1記載のSRAM装置。
- 前記メモリセルの前記2本のビットラインは、
前記半導体基板、前記電源線および前記ワードラインをそれぞれ絶縁させるために第1および第2層間絶縁膜内に形成されるコンタクトプラグと、
前記ワードラインと前記ビットラインとを絶縁させるために第3層間絶縁膜内に形成され、前記コンタクトプラグを露出させるコンタクトホール内に蒸着された第4導電膜パターンと、
から構成されることを特徴とする請求項7記載のSRAM装置。 - 半導体基板と、
前記半導体基板上に形成され第1導電膜からなるゲートを有する2個の伝送トランジスタおよび2個の駆動トランジスタと、
前記2個の伝送トランジスタおよび前記2個の駆動トランジスタの上に形成され、前記2個の伝送トランジスタおよび前記2個の駆動トランジスタと絶縁される第2導電膜からなる電源線と、
前記電源線の上にそれぞれ前記電源線と絶縁して形成され、前記2個の伝送トランジスタのゲートとそれぞれ接続され、第3導電膜からなるワードラインと、
を含むメモリセルを備え、
前記ワードラインは、前記ワードラインに対して膜の積層方向の基板側に形成された導電領域から前記電源線によってシールドされることを特徴とするSRAM装置。 - 半導体基板上に第1導電膜パターンを形成する段階と、
前記第1導電膜パターンが形成された結果物全面に不純物を注入し、前記第1導電膜パターンをそれぞれゲート電極とする2個の伝送トランジスタおよび2個の駆動トランジスタを形成する段階と、
前記2個の伝送トランジスタおよび前記2個の駆動トランジスタが形成された結果物上に第1層間絶縁膜を形成する段階と、
前記第1層間絶縁膜上に第2導電膜パターンからなる2本の電源線を形成する段階と、
前記2本の電源線の上に第2層間絶縁膜を形成する段階と、
前記第2層間絶縁膜および前記第1層間絶縁膜を蝕刻し、前記2個の伝送トランジスタのゲートをそれぞれ露出させる2個のコンタクトホールを形成する段階と、
前記2個のコンタクトホールを埋め立てる第3導電膜パターンを形成し、前記2個の伝送トランジスタのゲートと接続する2本のワードラインを前記2本の電源線に対して膜の積層方向の反基板側に前記第2層間絶縁膜を間に介在させて前記2本の電源線と平行に形成する段階と、
を含むことを特徴とするSRAM装置の製造方法。 - 前記電源線を構成する第2導電膜パターンと前記ワードラインを構成する第3導電膜パターンは、それぞれ長手方向に平行に形成されることを特徴とする請求項10に記載のSRAM装置の製造方法。
- 第1層間絶縁膜を形成する段階以後に、
前記第1層間絶縁膜上に2個の薄膜トランジスタのゲート電極2個を形成する段階と、
前記2個の薄膜トランジスタのゲート電極が形成された結果物上にゲート絶縁膜を形成する段階とをさらに含み、
前記2本の電源線を形成する段階は
前記ゲート絶縁膜上に第2導電膜パターンを形成する段階と、
前記第2導電膜パターンの薄膜トランジスタのチャンネルとして形成される領域を除いた領域に不純物を注入し2個の薄膜トランジスタからなる負荷素子と2本の電源線を形成する段階とからなることを特徴とする請求項10に記載のSRAM装置の製造方法。 - 前記2本の電源線を形成する段階は、
前記第1層間絶縁膜上に多結晶シリコンからなる第2導電膜パターンを形成する段階と、
前記第2導電膜パターンの中高抵抗負荷として形成される領域を除いた領域に不純物を注入し、2個の高抵抗負荷および2本の電源線を形成する段階とからなることを特徴とする請求項10に記載のSRAM装置の製造方法。 - 前記第2層間絶縁膜を形成する段階後に、
前記第2層間絶縁膜を平坦化する段階と、
ダマシン工程で平坦化された前記第2層間絶縁膜を部分的に蝕刻し、2本のワードラインが形成される2個のダマシン領域を形成する段階とをさらに含み、
前記蝕刻段階は、
前記ダマシン領域が形成された第2層間絶縁膜および前記第1層間絶縁膜を蝕刻し、前記2個の伝送トランジスタのゲートをそれぞれ露出させる2個のコンタクトホールを形成する段階を含み、
前記第3導電膜パターンを形成する段階は、
前記2個のコンタクトホールおよび前記2個のダマシン領域を埋め立てる第3導電膜を形成する段階と、
前記第2層間絶縁膜表面が露出するまで前記第3導電膜を平坦化し、前記2個の伝送トランジスタのゲートと接続する2本のワードラインを形成する段階とを含むことを特徴とする請求項10に記載のSRAM装置の製造方法。 - 前記第2層間絶縁膜を形成する段階後に、
前記第2層間絶縁膜を平坦化する段階と、
ダマシン工程で平坦化された前記第2層間絶縁膜を部分的に蝕刻し2本のワードラインが形成される2個のダマシン領域および接地線が形成されるダマシン領域を形成する段階とをさらに含み、
前記蝕刻段階は、
前記ダマシン領域が形成された第2層間絶縁膜および前記第1層間絶縁膜を蝕刻し、前記2個の伝送トランジスタのゲートをそれぞれ露出させる2個のコンタクトホールおよび前記2個の駆動トランジスタの活性領域を露出させる2個のコンタクトホールを形成する段階を含み、
前記第3導電膜パターンを形成する段階は、
前記コンタクトホールおよび前記ダマシン領域を埋め立てる第3導電膜を形成する段階と、
前記第2層間絶縁膜表面が露出するまで前記第3導電膜を平坦化し前記2個の伝送トランジスタのゲートと接続する2本のワードラインおよび前記2個の駆動トランジスタの活性領域と接続する接地線を形成する段階とを含むことを特徴とする請求項10に記載のSRAM装置の製造方法。 - 前記2本のワードラインを形成する段階以後に、
第3層間絶縁膜を形成する段階と、
前記第3、第2および第1層間絶縁膜を蝕刻し前記半導体基板の活性領域を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールを埋め立て前記第3層間絶縁膜上に形成され、前記2本のワードラインとそれぞれ垂直な第4導電膜パターンを形成し2本のビットラインを形成する段階とを備えることを特徴とする請求項10に記載のSRAM装置の製造方法。 - 前記蝕刻段階は、
前記ダマシン領域が形成された第2層間絶縁膜および前記第1層間絶縁膜を蝕刻し前記2個の伝送トランジスタのゲートをそれぞれ露出させる2個のコンタクトホールおよび前記半導体基板の活性領域を露出させる2個のコンタクトホールを形成する段階を含み、
前記第3導電膜パターンを形成する段階は、
前記コンタクトホールおよび前記2個のダマシン領域を埋め立てる第3導電膜を形成する段階と、
前記第2層間絶縁膜表面が露出するまで前記第3導電膜を平坦化し、前記2個の伝送トランジスタのゲートと接続する2本のワードラインおよび前記半導体基板上の活性領域と接続する2個のコンタクトプラグを形成する段階を含み、
前記第3導電膜パターンを形成する段階後に、
前記2本のワードラインおよび前記2個のコンタクトプラグが形成された結果物全面に第3層間絶縁膜を形成する段階と、
前記第3層間絶縁膜を蝕刻し、前記2個のコンタクトプラグを露出させる2個のコンタクトホールを形成する段階と、
前記2個のコンタクトプラグを露出させる2個のコンタクトホールを埋め立てる第4導電膜パターンを形成し2本のビットラインを形成する段階とを含むことを特徴とする請求項14に記載のSRAM装置の製造方法。 - 半導体基板上に第1導電膜パターンを形成する段階と、
前記第1導電膜パターンが形成された結果物全面に不純物を注入し前記第1導電膜パターンをそれぞれゲート電極として有する2個の伝送トランジスタと2個の駆動トランジスタを形成する段階と、
前記2個の伝送トランジスタおよび前記2個の駆動トランジスタが形成された結果物上に第1層間絶縁膜を形成する段階と、
前記第1層間絶縁膜上に第2導電膜パターンからなる電源線を形成する段階と、
前記電源線上に第2層間絶縁膜を形成する段階と、
前記第2層間絶縁膜および前記第1層間絶縁膜を蝕刻し、前記2個の伝送トランジスタのゲートをそれぞれ露出させる2個のコンタクトホールを形成する段階と、
前記2個のコンタクトホールを埋め立てる第3導電膜パターンを形成し、前記2個の伝送トランジスタのゲートと接続するワードラインを前記電源線に対して膜の積層方向の反基板側に前記第2層間絶縁膜を間に介在させて前記電源線と平行に形成する段階とを含むことを特徴とするSRAM装置の製造方法。
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