KR100265763B1

KR100265763B1 - 스태틱 랜덤 억세스 메모리 장치 및 그 제조방법

Info

Publication number: KR100265763B1
Application number: KR1019970082095A
Authority: KR
Inventors: 김한수
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 2000-09-15
Also published as: KR19990061805A; JPH11204662A; JP4704529B2; US6091628A

Abstract

스태틱 랜덤 억세스 메모리(SRAM) 셀을 구비하는 반도체 메모리 장치 및 그 제조 방법에 대해 개시한다. 본 발명에 따른 스태틱 랜덤 억세스 메모리 셀은 반도체 기판, 2개의 전송 트랜지스터들, 2개의 구동 트랜지스터들, 2개의 전원선들 및 2개의 워드 라인들로 구성된다. 2개의 전송 트랜지스터들과 2개의 구동 트랜지스터들은 반도체 기판위에 형성되고 제1 도전막으로 이루어진다. 2개의 전원선들은 4개의 트랜지스터들상에 4개의 트랜지스터들과 각각 절연되어 형성되고 제2 도전막으로 이루어진다. 2개의 워드 라인들은 2개의 전원선들상에 2개의 전원선들과 각각 절연되어 형성되고, 2개의 전송 트랜지스터들의 게이트들과 각각 접속되며, 제3 도전막으로 이루어진다. 본 발명에 따른 SRAM 셀은 워드 라인의 기생 용량이 감소하기 때문에 메모리 장치의 동작 속도가 빨라진다.

Description

스태틱 랜덤 억세스 메모리 장치 및 그 제조 방법

본 발명은 반도체 메모리장치에 관한 것으로, 특히 스태틱 랜덤 억세스 메모리(Static Random Acess Memory; 이하 "SRAM"이라 칭함)장치 및 그 제조 방법에 관한 것이다.

일반적으로, SRAM은 디램(DRAM)에 비해 집적도는 떨어지지만, 고속으로 동작하기 때문에 중형 또는 소형 컴퓨터 분야에서 널리 사용되고 있다. SRAM 셀은 통상 2개의 전송 트랜지스터(access transistor)와 2개의 구동 트랜지스터(drive transistor), 그리고 2개의 부하소자로 이루어지는 플립플롭(Flip Flop) 회로로 구성된다. 기억정보는 플립플롭의 입, 출력 단자간의 전압차, 즉 셀의 노드(node)에 축적된 전하로서 보존된다. 이 전하는 전원(Vcc)으로부터 부하소자인 PMOS 트랜지스터나 부하저항을 통하여 항상 보충되고 있으므로, SRAM에서는 디램(DRAM)처럼 리프레쉬(refresh) 기능이 요구되지 않는다.

SRAM의 고속 동작 특성을 유지하고 향상시키기 위해서는 칩의 구조(architecture), 메모리 셀을 구성하는 회로의 구성 또는 배선 구성을 최적화할 필요가 있다. 특히 배선을 어떻게 배열하느냐에 따라 배선저항과 배선간의 기생 용량(capacitance)이 결정된다.

종래의 SRAM에서 워드 라인에 발생하는 기생 용량을 PMOS TFT를 사용하는 CMOS형 SRAM 칩에서 인접한 두 개의 SRAM 셀을 워드라인 방향을 따라 절단한 단면도인 도1을 참조하여 설명한다.

반도체 기판(10)상에 형성된 소자 분리막(12)에 의해 활성 영역과 비활성 영역이 구별되어 있고, 게이트 절연막(13)을 개재하여 전송 트랜지스터의 게이트(14)와 구동 트랜지스터의 게이트(16)가 형성되어 있다. 게이트들(14, 16)상에 제1 층간절연막(18)과 워드 라인(20)이 차례대로 적층되어 있다. 워드 라인(20)은 제1 층간절연막(18)내에 형성된 콘택홀을 통해 전송 트랜지스터의 게이트(14)와 연결되어 있다. 워드 라인(20)상에 제2 층간 절연막(22) 및 PMOS TFT의 게이트 절연막(24)이 차례대로 적층되어 있다. 게이트 절연막(24) 상부에는 PMOS TFT의 소오스 영역과 일체로 형성되는 전원선(Vcc line)(26)이 워드 라인(20)과 평행하게 형성되어 있다. 전원선(26) 상부에 제3 층간 절연막(28)이 적층되어 있으며 제3 층간 절연막(28) 상부에 워드 라인(20)과 수직이 되도록 배치된 복수개의 비트라인(30)이 형성되어 있다.

그런데 도1에 도시되어 있는 바와 같은 구조의 SRAM 셀에서는 워드 라인(20)과 전원선(26)간(C1), 워드 라인(20)과 기판(10)간(C2), 워드 라인(20)과 구동 트랜지스터의 게이트 전극(16)간(C3)에 기생 용량이 발생하게 된다.

각 워드라인은 횡방향으로 인접한 모든 셀들에 공통으로 연결된다는 점을 고려할 때 워드 라인(20)과 전원선(26) 전면에 걸쳐 형성되는 기생 용량(C1) 및 워드 라인(20)과 기판(10)간 그리고 워드 라인(20)과 구동 트랜지스터의 게이트 전극(16)간에 발생하는 기생 용량(C2, C3)은 워드 라인의 RC 지연을 일으키기에 충분히 큰 값이 된다. 또, 종방향으로 인접한 모든 셀마다 각각 2개의 워드 라인이 배치된다는 것을 고려할 때, 워드 라인의 기생 용량은 칩의 동작 속도를 현저하게 감소시켜 칩 성능을 열화시키게 된다.

본 발명이 이루고자하는 기술적 과제는 워드라인에 발생하는 기생 용량이 최소화된 SRAM 셀을 제공하는 것이다.

본 발명의 다른 기술적 과제는 상기 SRAM 셀을 제조하는데 적합한 제조 방법을 제공하는 것이다.

도1 은 종래의 PMOS 트랜지스터를 부하소자로 사용하는 SRAM 칩에서 인접한 2개의 셀을 워드 라인 방향을 따라 절단한 단면도이다.

도2 는 본 발명의 제1 실시예에 따른 PMOS 트랜지스터를 부하소자로 사용하는 SRAM 칩에서 인접한 2개의 셀을 워드 라인 방향을 따라 절단한 단면도이다.

도3 은 본 발명의 제2 실시예에 따른 고저항 다결정실리콘을 부하소자로 사용하는 SRAM 칩에서 인접한 2개의 셀을 워드 라인 방향을 따라 절단한 단면도이다.

도4 내지 도13는 본 발명의 제1 실시예에 의한 SRAM칩을 제조하기 위한 공정에 필요한 마스크 패턴들의 레이아웃도를 각각 나타낸다.

도 4a 내지 도 13a, 도 4b 내지 도 13b는 도 4 내지 도 13의 AA'선 및 BB'선을 잘라서 본 단면도들로서, 각 레이아웃도에 그려진 마스크패턴을 이용하여 SRAM 칩을 제조하는 공정 중간 단계 구조물들의 단면도들이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 SRAM 셀은 2개의 전송 트랜지스터들, 2개의 구동 트랜지스터들, 2개의 전원선들 및 2개의 워드 라인들로 구성된다. 2개의 전송 트랜지스터들과 2개의 구동 트랜지스터들은 반도체 기판위에 형성되고 제1 도전막으로 이루어진다. 2개의 전원선들은 4개의 트랜지스터들상에 4개의 트랜지스터들과 각각 절연되어 형성되고 제2 도전막으로 이루어진다. 2개의 워드 라인들은 2개의 전원선들상에 2개의 전원선들과 각각 절연되어 형성되고, 2개의 전송 트랜지스터들의 게이트들과 각각 접속되며, 제3 도전막으로 이루어진다.

본 발명에 있어서, 상기 2개의 전원선들과 상기 2개의 워드라인들은 각각 길이 방향으로 평행하게 형성된다.

본 발명에 따르면, 상기 메모리 셀은 2개의 부하소자들을 더 구비한다. 상기 2개의 부하소자들은 PMOS형 박막 트랜지스터들로, 상기 2개의 전원선들은 각각 상기 2개의 PMOS형 박막 트랜지스터의 활성 영역과 연결되어 형성된다. 또, 상기 2개의 부하소자들은 2개의 고저항의 다결정 실리콘 부하들로, 상기 2개의 전원선들은 각각 상기 2개의 고저항의 다결정 실리콘 부하들과 연결되어 형성될 수도 있다.

또, 상기 메모리 셀은 상기 워드 라인을 구성하는 제3 도전막과 동일한 도전막으로 이루어져 있으며, 상기 반도체 기판상의 활성 영역과 접속하는 접지선을 더 구비한다.

그리고, 상기 2개의 워드 라인들과 절연되며 상기 2개의 워드 라인들과 수직으로 형성되는 2개의 비트 라인들을 더 구비할 수 있으며, 상기 2개의 비트 라인들은 각각 상기 반도체 기판, 상기 전원선 및 상기 워드 라인들을 각각 절연시키기 위하여 형성된 제1 및 제2 층간 절연막내에 형성된 콘택 플러그와 상기 워드 라인과 비트라인을 절연시키기 위하여 형성된 제3 층간 절연막내에 형성되어 상기 콘택 플러그를 노출시키는 콘택홀내에 증착된 제4 도전막패턴으로 이루어지는 것이 바람직하다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 SRAM 셀은2개의 전송 트랜지스터들, 2개의 구동 트랜지스터들, 전원선 및 워드 라인으로 구성된다. 2개의 전송 트랜지스터들과 2개의 구동 트랜지스터들은 반도체 기판위에 형성되고 제1 도전막으로 이루어진다. 전원선은 4개의 트랜지스터들상에 4개의 트랜지스터들과 각각 절연되어 형성되고 제2 도전막으로 이루어진다. 워드 라인은 전원선상에 전원선과 각각 절연되어 형성되고, 2개의 전송 트랜지스터들의 게이트들과 각각 접속되며, 제3 도전막으로 이루어진다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 장치의 제조 방법에 따르면, 먼저 반도체 기판위에 4개의 제1 도전막 패턴들을 형성한다. 다음에 상기 4개의 제1 도전막 패턴들이 형성된 결과물 전면에 불순물을 주입하여 제1 도전막 패턴들을 각각 게이트 전극으로 구비하는 2개의 전송 트랜지스터들과 2개의 구동 트랜지스터들을 형성한다. 이어서, 상기 4개의 트랜지스터들이 형성된 결과물상에 제1 층간절연막을 형성한 후, 상기 제1 층간절연막상에 제2 도전막 패턴으로 이루어진 2개의 전원선들을 형성한다. 계속해서, 상기 2개의 전원선들상에 제2 층간절연막을 형성한 후, 상기 제2 층간절연막 및 상기 제1 층간절연막을 식각하여 상기 2개의 전송 트랜지스터들의 게이트들을 각각 노출시키는 2개의 콘택홀들을 형성한다. 마지막으로 상기 2개의 콘택홀들을 매립하는 제3 도전막 패턴을 형성하여 상기 2개의 전송 트랜지스터들의 게이트들과 접속하는 2개의 워드라인들을 형성한다.

본 발명에 있어서, 상기 전원선을 구성하는 제2 도전막 패턴과 상기 워드 라인을 구성하는 제3 도전막 패턴은 각각 길이 방향으로 평행하게 형성된다.

제1 층간절연막을 형성하는 단계 이후에는, 다음과 같은 단계를 진행하는 것이 바람직하다. 즉, 상기 제1 층간절연막상에 2개의 박막 트랜지스터의 게이트 전극들을 형성한 후, 상기 2개의 박막 트랜지스터의 게이트 전극들이 형성된 결과물상에 게이트 절연막을 형성하고 상기 게이트 절연막상에 2개의 제2 도전막 패턴을 형성한다. 이어서, 상기 제2 도전막 패턴에 불순물을 주입하여 박막 트랜지스터로 이루어진 2개의 부하 소자와 2개의 전원선을 형성한다.

그리고, 상기 2개의 전원선들을 형성하는 단계는, 상기 제1 층간절연막상에 다결정 실리콘으로 이루어진 제2 도전막 패턴을 형성한 후, 상기 제2 도전막 패턴중 고저항 부하로 형성될 영역을 제외한 영역에 불순물을 주입하여 2개의 고저항 부하 및 2개의 전원선들을 형성하는 단계로 이루어지는 것이 바람직하다.

본 발명에서는 또, 상기 제2 층간절연막을 형성하는 단계 이후의 공정은 다음과 같이 진행되는 것이 바람직하다. 먼저, 상기 제2 층간절연막을 평탄화한 후, 다마신 공정으로 상기 평탄화된 제2 층간 절연막을 부분적으로 식각하여 워드 라인이 형성될 2개의 다마신 영역들을 형성한다. 이어서, 상기 워드 라인이 형성될 다마신 영역들이 형성된 제2 층간 절연막 및 상기 제1 층간절연막을 식각하여 상기 2개의 전송 트랜지스터들의 게이트들을 각각 노출시키는 2개의 콘택홀들을 형성한 후, 상기 2개의 콘택홀들 및 상기 2개의 다마신 영역들을 매립하는 제3 도전막을 형성한다. 마지막으로 상기 제2 층간절연막 표면이 노출될 때까지 상기 제3 도전막을 평탄화하여 상기 2개의 전송 트랜지스터들의 게이트들과 접속하는 2개의 워드라인들을 형성한다.

본 발명은 또, 상기 제2 층간절연막을 형성하는 단계후에 다음과 같은 단계들을 구비할수도 있다. 먼저 제2 층간절연막을 평탄화한후, 다마신 공정으로 상기 평탄화된 제2 층간 절연막을 부분적으로 식각하여 워드 라인이 형성될 2개의 다마신 영역 및 접지선이 형성될 다마신 영역을 형성한다. 다음에, 상기 다마신 영역들이 형성된 제2 층간 절연막 및 상기 제1 층간절연막을 식각하여 상기 2개의 전송 트랜지스터들의 게이트들을 각각 노출시키는 2개의 콘택홀 및 상기 2개의 구동 트랜지스터들의 활성 영역을 노출시키는 2개의 콘택홀을 형성한다. 계속해서, 상기 콘택홀들 및 상기 다마신 영역들을 매립하는 제3 도전막을 형성한 후, 상기 제2 층간절연막 표면이 노출될 때까지 상기 제3 도전막을 평탄화하여 상기 2개의 전송 트랜지스터들의 게이트들과 접속하는 2개의 워드라인들 및 상기 2개의 구동 트랜지스터들의 활성 영역과 접속하는 접지선을 형성한다.

본 발명은 또, 상기 2개의 워드 라인들을 형성하는 단계 이후에 다음과 같은 단계를 더 수행하는 것이 바람직하다. 먼저, 제3 층간절연막을 형성한 후, 상기 제3, 제2 및 제1 층간절연막 식각하여 상기 반도체 기판의 활성 영역을 노출시키는 콘택홀을 형성한다. 다음에 상기 콘택홀을 매립하고 상기 제3 층간절연막상에 형성되며, 상기 2개의 워드 라인들과 각각 수직한 제4 도전막 패턴들을 형성하여 2개의 비트 라인들을 형성한다.

또, 상기 제2 층간 절연막을 형성하는 단계 이후 공정은 다음과 같이 진행할 수도 있다. 먼저 상기 제2 층간 절연막을 평탄화한 후, 상기 워드 라인이 형성될 다마신 영역이 형성된 제2 층간 절연막 및 상기 제1 층간절연막을 식각하여 상기 2개의 전송 트랜지스터들의 게이트들을 각각 노출시키는 2개의 콘택홀들 및 상기 반도체 기판의 활성 영역을 노출시키는 2개의 콘택홀들을 형성한다. 이어서, 상기 콘택홀들 및 상기 2개의 다마신 영역들을 매립하는 제3 도전막을 형성한 후, 상기 제2 층간절연막 표면이 노출될 때까지 상기 제3 도전막을 평탄화하여 상기 2개의 전송 트랜지스터들의 게이트들과 접속하는 2개의 워드라인 및 상기 기판상의 활성 영역과 접속하는 콘택 플러그를 형성한다. 다음에, 상기 2개의 워드 라인들 및 상기 2개의 콘택 플러그들이 형성된 결과물 전면에 제3 층간절연막을 형성한다. 이어서, 상기 제3 층간절연막을 식각하여 상기 2개의 콘택 플러그들을 노출시키는 2개의 콘택홀들을 형성한 후, 상기 2개의 콘택 플러그들을 노출시키는 2개의 콘택홀을 매립하는 2개의 제4 도전막 패턴을 형성하여 2개의 비트 라인들을 형성한다.

본 발명에 따른 SRAM 장치는 워드 라인의 기생 용량이 감소하기 때문에 SRAM 장치의 동작시 워드 라인에서 발생하는 RC 지연 문제를 해결할 수 있으므로 SRAM 장치의 동작 특성을 향상시킬 수 있다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 도면에서 동일참조부호는 동일부재를 나타낸다.

＜SRAM 셀＞

제1실시예

본 발명의 제1 실시예에 따른 SRAM 칩에서 워드 라인 방향을 따라 인접한 두 개의 셀을 절단한 단면도가 도2에 도시되어 있다. 제1 실시예는 PMOS형 TFT를 부하소자로 사용하는 SRAM 셀을 구현한다.

도2를 참조하면, 소자 분리막(102)에 의해 반도체 기판(100)이 활성 영역과 비활성 영역으로 구별되어 있고, 동일 도전막으로 이루어진 전송 트랜지스터의 게이트(104)와 구동 트랜지스터의 게이트(106)가 반도체 기판(100)상에 형성되어 있다. 게이트들(104, 106)상에 제1 층간절연막(107)과 PMOS TFT의 게이트 절연막(111)이 차례대로 적층되어 있다. 게이트 절연막(111)상면에 PMOS TFT의 활성 영역 및 전원선으로 사용되는 도전막 패턴(114)이 형성되어 있으며, 도전막 패턴(114)이 형성된 결과물 전면에 제2 층간절연막(115)이 적층되어 있다. 제2 층간절연막(115), 게이트 절연막(111) 및 제1 층간절연막(107)을 관통하여 전송 트랜지스터의 게이트(104)를 노출시키는 콘택홀을 통해 전송 트랜지스터의 게이트(104)와 접속하는 워드 라인(122)이 제2 층간절연막(115) 상에 형성되어 있다. 마지막으로 제3 층간절연막(125)에 의해 워드 라인(122)과 절연되며, 워드 라인(122)과 수직으로 배열된 복수개의 비트라인들(128)이 형성되어 있다.

도2에 도시되어 있는 바와 같이 본 발명의 제1 실시예에 따른 PMOS TFT를 부하저항으로 사용하는 CMOS SRAM에서는 워드 라인(122)이 전원선(114)에 의해 하부 전극들로부터 가려지는(shieding) 효과가 있기 때문에 과 워드 라인(122)과 반도체 기판(100)간의 기생 용량(도1의 C2 참고) 및 워드 라인(122)과 구동 트랜지스터의 게이트 전극(106)간의 기생 용량(도1의 C3)이 발생하지 않는다. 즉, 종래의 SRAM 셀에 비해 워드 라인(122)의 기생 용량이 감소하므로 동작 속도 또한 빨라지게 되고 고속 동작 특성을 요구하는 SRAM의 성능을 향상시킬 수 있다.

또, 전원선(114)과 워드 라인(122)간의 기생 용량(C1)도 전원선(114)으로부터 워드라인(122)을 절연시키는 제2 층간절연막(115)의 두께를 증가시킴으로써 종래의 기생 용량(도1의 C1 참고)보다 효과적으로 감소시킬수 있다. 그 이유는 단차에 많은 영향을 받는 PMOS TFT가 이미 전원선(114) 아래에 형성되어 있기 때문에 제2 층간절연막(115)의 두께를 증가시키더라도 워드라인(122)과 비트 라인(128)만이 단차에 의한 영향을 받기 때문이다.

다만, 본 발명의 구조에 따를 경우 종래의 SRAM에는 없던 워드 라인(122)과 비트 라인(128)간의 기생 용량(C4)이 형성될 수도 있으나 이러한 기생 용량(C4)은 제3 층간절연막(125)의 두께를 증가시킴으로써 충분히 감소시킬 수 있다. 제3 층간절연막(125)의 두께를 증가시킬 경우 단차가 증가할 수는 있으나 단차에 의한 영향을 받는 것은 비트 라인(128)뿐이다. 그리고 제3 층간절연막(125) 증가에 의해 발생하는 단차 문제는 반도체 기판(100)상의 활성 영역과 비트 라인(128)을 접촉시키기 위한 콘택홀을 콘택 플러그(도11B의 120P 참고)를 이용하여 형성하면 감소시킬 수 있다.

반면 도1에 도시되어 있는 종래의 SRAM 구조에서는 기생 용량(C2 및 C3)을 감소시키기 위하여 제1 층간절연막(18) 및 제2 층간절연막(22)의두께를 증가시킬 경우 워드 라인(20) 형성시 단차가 증가하고 워드 라인(20)상에 형성되는 PMOS TFT의 활성 영역용 도전막 형성시에는 단차가 더욱 가중된다. 따라서 기생 용량을 감소시키기 위하여 층간절연막의 두께를 증가시키는 것에는 한계가 따르게 된다.

제2실시예

도3에는 본 발명의 제2 실시예에 의한 SRAM 칩에서 워드 라인 방향을 따라 인접한 두 개의 셀을 절단한 단면도가 도시되어 있다. 제2 실시예가 제1실시예와 다른 점은 부하소자로 PMOS TFT를 사용하는 것이 아니라 고저항의 다결정 실리콘으로 이루어진 고저항 부하를 사용한다는 것이다.

그러므로 기타 구성 요소 및 구조는 도2와 거의 동일하고 다만 PMOS TFT 게이트(미도시) 및 절연막(111)이 필요없고 제1 층간절연막(107)상에 PMOS TFT 활성영역과 연결된 전원선(114)이 형성되는 대신 고저항의 부하와 연결된 전원선(114R)이 형성된다는 점에 있어서 차이가 있다.

제2 실시예에서도 제1 실시예에서와 마찬가지로 워드 라인(122)이 전원선(114R) 위에 형성되기 때문에 워드 라인(122)과 구동 트랜지스터의 게이트(106) 및 워드 라인(122)과 기판(100)간에 기생 용량이 발생하지 않으므로 SRAM 셀의 동작 속도를 향상시킬 수 있다.

도면에는 도시하지 않았지만 본 발명에 따른 구조를 부하소자로 PMOS 트랜지스터를 사용하는 완전 CMOS형 SRAM에 적용할 수 있음은 물론이다.

＜SRAM 셀의 제조 방법＞

도4 내지 도13에는 본 발명의 제1 실시예에 의한 SRAM셀을 제조하기 위한 공정에 필요한 마스크 패턴들의 레이아웃도를 도시하였다. 각 레이아웃도에 있어서, 빗금친 부분들은 한장의 마스크에 그려지는 마스크패턴을 의미한다. 설명의 편의를 위하여 인접한 4개의 SRAM셀을 기준으로 하여 레이아웃도를 나타내었다. 또한, 도4a도 내지 도 13a도 및 도 4b도 내지 도 13a도는 각각, 상기 도 4 내지 도 13의 AA'선 및 BB'선을 잘라서 본 단면도들로서, 상기 각 레이아웃도에 그려진 마스크패턴을 이용하여 SRAM 셀을 제조하는 공정 중간 단계 구조물들의 단면도들을 도시한다.

도4, 도 4a 및 도 4b는 활성영역을 정의하는 마스크패턴(102M)을 이용하여 반도체 기판(100)상에 필드산화막(102)을 형성하는 단계를 도시한다. 필드산화막(102)은 통상적인 방식, 예컨대 국부적 산화 방식(LOCOS)에 따라 형성한다. 이 때, 필드산화막(102)는 이웃하는 메모리셀과 셀 가장자리를 기준으로 대칭되게 형성된다.

도5, 도 5a 및 도 5b는 전송트랜지스터의 게이트와 구동트랜지스터의 게이트를 정의하는 마스크패턴들(104M 및 106M)을 이용하여, 전송트랜지스터 및 구동트랜지스터를 형성하는 단계를 도시한다.

상기 필드산화막(102)이 형성된 반도체기판(100) 전면에, 게이트절연막(미도시)을 형성한 다음, 게이트절연막 상에 도전물질, 예컨대 다결정 실리콘 혹은 다결정실리콘과 실리사이드가 적층된 물질을 침적하여 도전층을 형성한다. 이어서, 상기 마스크패턴들 (104M 및 106M)을 이용한 사진식각 공정으로 상기 도전층을 패터닝한다. 그 결과 하나의 메모리 셀에는 2개의 전송트랜지스터의 게이트들(104) 및 2개의 구동트랜지스터의 게이트들(106)이 각각 형성된다.

다음에, 상기 트랜지스터들의 게이트들(104, 106)이 형성된 결과물 전면에 불순물, 예컨대 인(Phosphorus) 또는 비소(Arsenic)를 이온주입 (ion-implant)하여 전송트랜지스터 및 구동트랜지스터의 활성 영역 즉, 소오스 및 드레인 영역을 각각 형성함으로써 각 트랜지스터들을 완성한다.

도6, 도 6a 및 도 6b는 셀을 래치(latch) 형태로 연결하기 위한 셀 노드(node)용 콘택홀을 정의하는 마스크패턴(108M)을 이용하여 콘택홀(108)을 형성하는 단계를 도시한다.

먼저 전송트랜지스터 및 구동트랜지스터들이 형성된 결과물 전면에 제1 층간절연막(107)을 형성한다. 다음에, 도6에 도시된 바와 같은 마스크패턴(108M)을 이용한 사진식각공정으로 제1 층간절연막(107)을 부분적으로 제거함으로써, 구동트랜지스터의 게이트(106) 일부 및 전송트랜지스터의 소오스 영역을 노출시키는 셀 노드용 콘택홀(108)을 형성한다.

도7, 도 7a 및 도 7b는 PMOS TFT의 게이트를 정의하는 마스크패턴(110M)을 이용하여 PMOS TFT의 게이트(110)를 형성하는 단계를 도시한다.

셀 노드용 콘택홀(108)이 형성된 결과물 전면에 도전막을 증착한 후, 도7에 도시되어 있는 마스크패턴(110M)을 이용한 사진식각공정으로 도전막을 패터닝하여 PMOS TFT의 게이트(110)를 형성한다. 각 메모리 셀 별로 2개의 PMOS TFT의 게이트들(110)이 형성된다. PMOS TFT의 게이트(110)는 셀 노드용 콘택홀(108)을 통해 구동트랜지스터의 게이트(106) 일부 및 전송트랜지스터의 소오스 영역과 접촉하게 된다.

도8, 도 8a 및 도 8b는 노드 콘택홀을 정의하는 마스크패턴(112M)을 이용하여 PMOS TFT의 드레인을 셀의 노드에 연결할 콘택홀(112)을 형성하는 단계를 도시한다.

PMOS TFT의 게이트(110)가 형성된 결과물 전면에 게이트 절연막(111)을 형성한 후 게이트 절연막을 도8에 도시되어 있는 마스크패턴(112M)을 이용하여 사진식각공정으로 식각하여 구동트랜지스터의 드레인 영역과 접촉하고 있는 PMOS TFT의 게이트(110) 일부를 노출시키는 콘택홀(112)을 형성한다.

도9, 도 9a 및 도 9b는 PMOS TFT의 활성 영역과 전원선을 정의하는 마스크패턴(114M)을 이용하여 PMOS TFT의 활성 영역과 전원선(114)을 형성하는 단계를 도시한다.

PMOS TFT의 게이트(110) 일부를 노출시키는 콘택홀(112)이 형성된 결과물 전면에 비정질실리콘막과 같은 도전막을 증착한 후, 도9에 도시되어 있는 마스크패턴(114M)을 이용하여 사진식각공정으로 도전막을 패터닝한다. 그 결과 각 메모리 셀별로 2개의 PMOS TFT의 활성 영역과 2개의 전원선들(114)이 형성된다.

다음에 도면에는 도시되어 있지 않지만, PMOS TFT의 소오스 및 드레인 영역을 한정하는 마스크패턴을 이용하여 PMOS TFT의 채널 영역이 될 영역을 제외한 영역에 불순물, 예컨대 보론을 이온 주입하여 PMOS TFT의 소오스, 드레인 영역을 형성한다.

도10, 도 10a 및 도 10b는 접지선 및 워드라인을 정의하는 마스크 패턴(116M, 118M)을 이용하여 접지선이 형성될 다마신 영역(116) 및 워드 라인이 형성될 다마신 영역(118)을 형성하는 단계를 도시한다.

PMOS TFT의 활성 영역과 전원선(114)이 형성된 결과물 전면에 제2 층간절연막(115)을 증착한다. 제2 층간절연막(115)은 PMOS TFT의 활성 영역 및 전원선을 후속 공정에서 형성될 워드 라인 및 접지선과 절연시키기 위해 형성하는 것이다. 제2 층간절연막(115)는 고온산화막과 같은 산화막을 단일층으로 침적하여 형성할 수도 있고, 고온산화막상에 BPSG 또는 PSG와 같은 유동성 절연막을 형성한 후, 화학 기계적 평탄화(chemical mechanical polishing: CMP)방법등을 이용하여 평탄화함으로써 형성할 수도 있다.

다음에 도10에 도시되어 있는 마스크 패턴(116M, 118M)을 이용한 다마신(damascene) 방법에 의해 제2 층간절연막(115)을 부분적으로 식각해내어 접지선이 형성될 다마신 영역(116) 및 워드 라인이 형성될 다마신 영역(118)을 형성한다.

도11, 도 11a 및 도 11b는 복수개의 콘택홀 마스크패턴들(120M, 121M, 122M)을 이용하여 후속 공정에서 형성될 비트 라인과 활성 영역을 연결시키기 위한 콘택홀(120C), 후속 공정에서 형성될 접지선과 활성 영역을 연결시키기 위한 콘택홀(미도시) 및 후속 공정에서 형성될 워드 라인과 전송 트랜지스터의 게이트(104)를 연결시키기 위한 콘택홀(122C)을 형성한 후, 비트라인용 콘택 플러그(120P), 워드 라인(122) 및 접지선(124)을 형성하는 단계를 나타낸다.

접지선이 형성될 다마신 영역(116) 및 워드 라인이 형성될 다마신 영역(118)을 형성한후, 도11에 도시되어 있는 콘택홀 마스크패턴들(120M, 121M, 122M)을 이용하여 제2 층간 절연막(115)을 사진식각공정으로 제거하여 워드 라인과 전송 트랜지스터의 게이트(104)를 연결시키기 위한 콘택홀(122C), 비트 라인과 활성 영역을 연결하기 위한 콘택홀(120C) 및 접지선과 활성층을 연결하기 위한 콘택홀(미도시)을 형성한다.

이어서 결과물 전면에 금속막 예컨대 텅스텐막을 적층한 후, 제2 층간절연막(115)의 표면이 노출될 때까지 금속막을 CMP등에 의해 평탄화한다. 평탄화결과, 워드 라인과 전송 트랜지스터의 게이트(104)를 연결시키기 위한 콘택홀(122C) 및 워드 라인이 형성될 다마신 영역(118)에 금속막이 채워져 워드 라인(122)이 형성되고, 접지선이 형성될 다마신 영역(116)에 금속막이 채워져 접지선(124)이 형성될 뿐만 아니라 후속 공정에서 형성될 비트라인용 콘택 플러그(120P)가 비트 라인과 활성 영역을 연결하기 위한 콘택홀(120C)에 형성된다. 그 결과 각 메모리 셀별로 2개의 워드 라인(122)과 1개의 접지선(124) 및 2개의 비트 라인용 콘택 플러그(120P)가 형성된다.

도 11a에 도시되어 있는 바와 같이 워드 라인(122)은 제2 층간절연막(115)을 사이에 개재하여 전원선(114)상에 전원선(114)과 평행하게 형성된다. 따라서 워드 라인(104)과 기판(100) 그리고 워드 라인(114)과 구동 트랜지스터의 게이트(106)간에 기생 용량(도1의 C2, C3 참고)이 형성되지 않는다.

그리고 워드 라인(122)과 전원선(114)간에 발생하는 기생 용량(C1)은 제2 층간절연막(115)의 두께를 증가시킴으로써 SRAM 셀의 동작 특성을 열화시키지 않는 범위까지 감소시킬 수 있다. 이렇게 제2 층간절연막(115)의 두께를 증가시키더라도 비트 라인을 제외한 하부 구조물들이 이미 형성되어 있기 때문에 제2 층간절연막(115) 두께 증가에 의한 단차 증가는 후속 공정진행에 별다른 영향을 미치지 않는다.

도12, 도 12a 및 도 12b에는 비트 라인용 콘택 플러그(120P)를 노출시키는 콘택홀을 정의하는 마스크패턴(126M)을 이용하여 비트라인용 콘택홀(126)을 형성하는 단계를 도시한다.

비트라인용 콘택 플러그(120P), 워드 라인(122) 및 접지선(124)이 형성된 결과물 전면에 제3 층간절연막(125)을 형성한다. 제3 층간절연막(125)은 워드 라인(122) 및 접지선(124)을 후속 공정에서 형성될 비트 라인과 절연시키기 위해 형성한다.

이어서 도12에 도시되어 있는 마스크패턴(126M)을 이용하여 제3 층간절연막(125)을 사진식각공정으로 식각하여 비트라인용 콘택플러그(120P)를 노출시키는 콘택홀(126)을 형성한다.

도13, 도 13a 및 도 13b는 비트 라인을 정의하는 마스크패턴(128M)을 이용하여 비트 라인(128)을 형성하는 단계를 도시한다.

비트라인용 콘택 플러그(120P)를 노출시키는 비트라인용 콘택홀(126)이 형성된 결과물 전면에 금속막, 예컨대 알루미늄막을 증착한 후 도13에 도시되어 있는 바와 같은 마스크패턴(128M)을 이용하여 금속막을 패터닝함으로써 비트라인용 콘택홀(126)을 채우고 비트라인용 콘택 플러그(120P)를 통해 기판상의 활성 영역과 접촉하는 비트 라인(128)이 각 메모리 셀별로 2개씩 형성된다.

도 13a에 도시되어 있는 바와 같이, 워드 라인(122)과 비트 라인(128) 사이에 기생 용량(C4)이 발생하기는 하나 이는 제3 층간절연막(125)의 두께를 증가시킴으로써 감소시킬 수 있다. 제2 층간절연막(115) 및 제3 층간절연막(125) 두께 증가에 따른 단차 증가로 인하여 비트 라인을 활성 영역과 접촉시키기 위한 콘택홀 형성시 어스펙트 비가 증가함으로써 발생하는 문제점은 도 11b와 도 12b에 도시되어 있는 공정에 의해 해결된다. 즉, 비트라인을 기판상의 활성 영역과 접촉시키기 위한 콘택홀을 제2 층간절연막(115)과 제3 층간절연막(125)내에 동시에 형성하는 것이 아니라 제2 층간절연막(115)내에 먼저 콘택플러그(120P)를 형성한 후, 제3 층간절연막(125)만 식각하여 콘택플러그(120P)를 노출시키는 콘택홀(126)을 형성함으로써 완성하기 때문에 단차 증가에 의한 문제점을 용이하게 해결할 수 있다.

또, 본 발명의 제조 방법에 있어서 도9에 도시되어 있는 전원선을 정의하는 마스크 패턴 또는 도10에 도시되어 있는 워드 라인을 정의하는 마스크 패턴을 변형하여 각 셀 별로 전원선 또는 워드 라인이 각각 하나씩만 형성되도록 하여 도2 에 도시되어 있는 본 발명에 따른 SRAM의 단위 메모리 셀이 각각 하나의 전원선 또는 하나의 워드 라인을 구비하도록 할 수도 있다.

그리고, 도3에 도시되어 있는 본 발명의 제2 실시예에 의한 고저항 부하형 SRAM 셀의 제조 공정은 단지 도7 내지 도8B에 도시되어 있는 PMOS TFT의 게이트 및 게이트 절연막 형성 공정이 필요없고 도9, 도9a 및 도 9b에 도시되어 있는 PMOS TFT의 활성 영역 및 전원선 형성 공정이 고저항 부하 영역 및 전원선 형성 공정으로 대체된다는 점에 있어서만 차이가 있고 기타 공정은 도4 내지 도13B에 도시되어 있는 공정과 동일한 공정에 의해 진행된다.

도면 및 상세한 설명에서 본 발명의 바람직한 실시예가 기술되었고, 특정 용어가 사용되었으나, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한하고자 하는 목적이 아니라 기술적인 개념에서 사용된 것이다. 따라서 본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

본 발명에 따른 SRAM 장치에서는 워드 라인이 전원선에 의해 하부 전극 또는 하부 불순물 영역들로부터 가려지는(shieding) 효과가 있다. 따라서 워드 라인과 반도체 기판의 불순물 영역간의 기생 용량 및 워드 라인과 구동 트랜지스터의 게이트간의 기생 용량이 발생하지 않는다. 또, 전원선과 워드 라인간의 기생 용량도 효과적으로 감소시킬수 있다. 따라서, 종래의 SRAM 셀에 비해 워드 라인의 기생 용량이 감소하므로 동작 속도 또한 빨라지게 되고 고속 동작 특성을 요구하는 SRAM 장치의 성능을 향상시킬 수 있다.

Claims

반도체 기판;

상기 반도체 기판위에 형성되고 제1 도전막으로 이루어진 게이트들을 각각 구비하는 2개의 전송 트랜지스터들과 2개의 구동 트랜지스터들;

상기 4개의 트랜지스터들상에 상기 4개의 트랜지스터들과 절연되어 형성되고 제2 도전막으로 이루어진 2개의 전원선들; 및

상기 2개의 전원선들상에 각각 상기 2개의 전원선들과 절연되어 형성되고, 상기 2개의 전송 트랜지스터들의 게이트들과 각각 접속되며, 제3 도전막으로 이루어진 2개의 워드라인들을 포함하는 것을 특징으로 하는 메모리 셀을 구비하는 반도체 메모리 장치.
제1항에 있어서, 상기 2개의 전원선들과 상기 2개의 워드라인들은 각각 길이 방향으로 평행하게 형성된 것을 특징으로 하는 메모리 셀을 구비하는 반도체 메모리 장치.
제1항에 있어서, 상기 메모리 셀은 2개의 부하소자들을 더 구비하는 것을 특징으로 하는 메모리 셀을 구비하는 반도체 메모리 장치.
제3항에 있어서, 상기 2개의 부하소자들은 PMOS형 박막 트랜지스터들이며, 상기 2개의 전원선들은 각각 상기 2개의 PMOS형 박막 트랜지스터의 활성 영역과 연결되어 형성되는 것을 특징으로 하는 메모리 셀을 구비하는 반도체 메모리 장치.
제3항에 있어서, 상기 2개의 부하 소자들은 2개의 고저항의 다결정 실리콘 부하들이며, 상기 2개의 전원선들은 각각 상기 2개의 고저항의 다결정 실리콘 부하들과 연결되어 형성되는 것을 특징으로 하는 메모리 셀을 구비하는 반도체 메모리 장치.
제1항에 있어서, 상기 워드 라인을 구성하는 제3 도전막과 동일한 도전막으로 이루어져 있으며, 상기 2개의 구동 트랜지스터들의 활성 영역과 접속하는 접지선을 더 구비하는 것을 특징으로 하는 메모리 셀을 구비하는 반도체 메모리 장치.
제1항에 있어서, 상기 2개의 워드 라인들과 절연되며 상기 2개의 워드 라인들과 수직으로 형성되는 2개의 비트 라인들을 더 구비하는 것을 특징으로 하는 메모리 셀을 구비하는 반도체 메모리 장치.
제7항에 있어서, 상기 2개의 비트 라인들은 각각 상기 반도체 기판, 상기 전원선들 및 상기 워드 라인들을 각각 절연시키기 위한 제1 및 제2 층간 절연막내에 형성된 콘택 플러그와

상기 워드 라인과 비트라인을 절연시키기 위한 제3 층간 절연막내에 형성되어 상기 콘택 플러그를 노출시키는 콘택홀내에 증착된 제4 도전막패턴으로 이루어진 것을 특징으로 하는 메모리 셀을 구비하는 반도체 메모리 장치.
반도체 기판;

상기 반도체 기판위에 형성되고 제1 도전막으로 이루어진 게이트들을 각각 구비하는 2개의 전송 트랜지스터들과 2개의 구동 트랜지스터들;

상기 4개의 트랜지스터들상에 상기 4개의 트랜지스터들과 절연되어 형성되고 제2 도전막으로 이루어진 전원선; 및

상기 전원선상에 각각 상기 전원선과 절연되어 형성되고, 상기 2개의 전송 트랜지스터들의 게이트들과 각각 접속되며, 제3 도전막으로 이루어진 워드라인을 포함하는 것을 특징으로 하는 메모리 셀을 구비하는 반도체 메모리 장치.
반도체 기판위에 4개의 제1 도전막 패턴들을 형성하는 단계;

상기 4개의 제1 도전막 패턴들이 형성된 결과물 전면에 불순물을 주입하여 상기 제1 도전막 패턴들을 각각 게이트 전극으로 구비하는 2개의 전송 트랜지스터들과 2개의 구동 트랜지스터들을 형성하는 단계;

상기 4개의 트랜지스터들이 형성된 결과물상에 제1 층간절연막을 형성하는 단계;

상기 제1 층간절연막상에 제2 도전막 패턴으로 이루어진 2개의 전원선들을 형성하는 단계;

상기 2개의 전원선들상에 제2 층간절연막을 형성하는 단계;

상기 제2 층간절연막 및 상기 제1 층간절연막을 식각하여 상기 2개의 전송 트랜지스터들의 게이트들을 각각 노출시키는 2개의 콘택홀들을 형성하는 단계; 및

상기 2개의 콘택홀들을 매립하는 제3 도전막 패턴을 형성하여 상기 2개의 전송 트랜지스터들의 게이트들과 접속하는 2개의 워드라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
제10항에 있어서, 상기 전원선을 구성하는 제2 도전막 패턴과 상기 워드 라인을 구성하는 제3 도전막 패턴은 각각 길이 방향으로 평행하게 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
제10항에 있어서, 제1 층간절연막을 형성하는 단계 이후에,

상기 제1 층간절연막상에 2개의 박막 트랜지스터의 게이트 전극들을 형성하는 단계;

상기 2개의 박막 트랜지스터의 게이트 전극들이 형성된 결과물상에 게이트 절연막을 형성하는 단계;

상기 게이트 절연막상에 2개의 제2 도전막 패턴을 형성하는 단계; 및

상기 2개의 제2 도전막 패턴에 불순물을 주입하여 2개의 박막 트랜지스터로 이루어진 부하 소자들과 2개의 전원선들을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
제10항에 있어서, 상기 2개의 전원선들을 형성하는 단계는,

상기 제1 층간절연막상에 다결정 실리콘으로 이루어진 2개의 제2 도전막 패턴을 형성하는 단계; 및

상기 제2 도전막 패턴중 고저항 부하로 형성될 영역을 제외한 영역에 불순물을 주입하여 2개의 고저항 부하들 및 2개의 전원선들을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
제10항에 있어서, 상기 제2 층간절연막을 형성하는 단계후에,

상기 제2 층간절연막을 평탄화하는 단계;

다마신 공정으로 상기 평탄화된 제2 층간 절연막을 부분적으로 식각하여 워드 라인이 형성될 2개의 다마신 영역들을 형성하는 단계;

상기 워드 라인이 형성될 다마신 영역들이 형성된 제2 층간 절연막 및 상기 제1 층간절연막을 식각하여 상기 2개의 전송 트랜지스터들의 게이트들을 각각 노출시키는 2개의 콘택홀들을 형성하는 단계;

상기 2개의 콘택홀들 및 상기 2개의 다마신 영역들을 매립하는 제3 도전막을 형성하는 단계; 및

상기 제2 층간절연막 표면이 노출될 때까지 상기 제3 도전막을 평탄화하여 상기 2개의 전송 트랜지스터들의 게이트들과 접속하는 2개의 워드라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
제10항에 있어서, 상기 제2 층간절연막을 형성하는 단계후에,

상기 제2 층간절연막을 평탄화하는 단계;

다마신 공정으로 상기 평탄화된 제2 층간 절연막을 부분적으로 식각하여 워드 라인이 형성될 2개의 다마신 영역 및 접지선이 형성될 다마신 영역을 형성하는 단계;

상기 다마신 영역들이 형성된 제2 층간 절연막 및 상기 제1 층간절연막을 식각하여 상기 2개의 전송 트랜지스터들의 게이트들을 각각 노출시키는 2개의 콘택홀들 및 상기 2개의 구동 트랜지스터들의 활성 영역을 노출시키는 2개의 콘택홀들을 형성하는 단계;

상기 콘택홀들 및 상기 다마신 영역들을 매립하는 제3 도전막을 형성하는 단계; 및

상기 제2 층간절연막 표면이 노출될 때까지 상기 제3 도전막을 평탄화하여 상기 2개의 전송 트랜지스터들의 게이트들과 접속하는 2개의 워드라인들 및 상기 2개의 구동 트랜지스터들의 활성 영역과 접속하는 접지선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
제10항에 있어서, 상기 2개의 워드 라인들을 형성하는 단계 이후에,

제3 층간절연막을 형성하는 단계;

상기 제3, 제2 및 제1 층간절연막 식각하여 상기 반도체 기판의 활성 영역을 노출시키는 콘택홀을 형성하는 단계;

상기 콘택홀을 매립하고 상기 제3 층간절연막상에 형성되며, 상기 2개의 워드 라인들과 각각 수직한 제4 도전막 패턴들을 형성하여 2개의 비트 라인들을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
제14항에 있어서, 상기 워드 라인이 형성될 2개의 다마신 영역들을 형성하는 단계 후에,

상기 다마신 영역들이 형성된 제2 층간 절연막 및 상기 제1 층간절연막을 식각하여 상기 2개의 전송 트랜지스터들의 게이트들을 각각 노출시키는 2개의 콘택홀들 및 상기 반도체 기판의 활성 영역을 노출시키는 2개의 콘택홀들을 형성하는 단계;

상기 콘택홀들 및 상기 2개의 다마신 영역들을 매립하는 제3 도전막을 형성하는 단계; 및

상기 제2 층간절연막 표면이 노출될 때까지 상기 제3 도전막을 평탄화하여 상기 2개의 전송 트랜지스터들의 게이트들과 접속하는 2개의 워드라인 및 상기 반도체 기판상의 활성 영역과 접속하는 2개의 콘택 플러그들을 형성하는 단계;

상기 2개의 워드 라인들 및 상기 2개의 콘택 플러그들이 형성된 결과물 전면에 제3 층간절연막을 형성하는 단계;

상기 제3 층간절연막을 식각하여 상기 2개의 콘택 플러그들을 노출시키는 2개의 콘택홀들을 형성하는 단계; 및

상기 2개의 콘택 플러그들을 노출시키는 2개의 콘택홀을 매립하는 2개의 제4 도전막 패턴을 형성하여 2개의 비트 라인들을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
반도체 기판위에 4개의 제1 도전막 패턴들을 형성하는 단계;

상기 4개의 제1 도전막 패턴들이 형성된 결과물 전면에 불순물을 주입하여 상기 제1 도전막 패턴들을 각각 게이트 전극으로 구비하는 2개의 전송 트랜지스터들과 2개의 구동 트랜지스터들을 형성하는 단계;

상기 4개의 트랜지스터들이 형성된 결과물상에 제1 층간절연막을 형성하는 단계;

상기 제1 층간절연막상에 제2 도전막 패턴으로 이루어진 전원선을 형성하는 단계;

상기 전원선상에 제2 층간절연막을 형성하는 단계;

상기 제2 층간절연막 및 상기 제1 층간절연막을 식각하여 상기 2개의 전송 트랜지스터들의 게이트들을 각각 노출시키는 2개의 콘택홀들을 형성하는 단계; 및

상기 2개의 콘택홀들을 매립하는 제3 도전막 패턴을 형성하여 상기 2개의 전송 트랜지스터들의 게이트들과 접속하는 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.