KR0161418B1

KR0161418B1 - Sram의 pmos 박막트랜지스터의 일정전원선과 금속배선을 전기적으로 연결하는 콘택 및 그것의 형성 방법

Info

Publication number: KR0161418B1
Application number: KR1019950020637A
Authority: KR
Inventors: 조강식; 송윤흡
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-07-13
Filing date: 1995-07-13
Publication date: 1999-02-01
Also published as: KR970008487A

Abstract

SRAM의 PMOS 박막트랜지스터의 일정전원선과 전력공급선을 전기적으로 접속하기 위하여, 일정전원선과 금속배선의 아래에 별도의 P형 매개층을 두고 이를 매개로 하여 접속하되, 금속배선과 P형 매개층을 접속시키는 콘택을 일정전원선과 P형 매개층을 접속시키는 콘택 영역내에 형성하므로써, 일정전원선과 전력공급선인 금속배선을 낮은 접촉저항으로 전기적으로 접속시키면서도 칩 사이즈의 확대를 방지 할 수 있다.

Description

SRAM의 PMOS 박막트랜지스터의 일정전원선과 금속배선을 전기적으로 연결하는 콘택 및 그것의 형성 방법

제1도는 PMOS 박막 트랜지스터를 부하소자로서 사용한 폴(Full) CMOS형 SRAM 소자의 일반적인 회로도.

제2도는 SRAM 소자에서 PMOS 박막트랜지스터의 일정전원선과 금속배선을 연결하는 종래의 콘택 형성 방법을 도시한 레이아웃도.

제3도는 제2도를 A-A'선을 따라 자른 단면도.

제4도는 종래의 방법에 따라 P형 매개층을 이용하여 일정전원선과 금속배선을 연결하는 콘택의 형성 방법을 도시한 레이아웃도.

제5도는 제4도를 B-B'선을 따라 자른 단면도.

제6도는 본 발명에 따라 SRAM 소자에서 일정전원선과 금속배선을 전기적으로 연결하기 위한 콘택의 일실시예를 도시한 레이아웃도.

제7도는 제6도를 C-C'선을 따라 자른 단면도.

제8도 내지 제13도는 본 발명에 따라 일정전원선과 금속배선을 전기적으로 연결하는 콘택의 형성 방법의 일 실시예를 공정 순서에 따라 도시한 단면도들.

제14도 내지 제16도는 본 발명에 따라 일정전원선과 금속배선을 전기적으로 연결하는 콘택의 형성 방법의 다른 실시예를 공정 순서에 따라 도시한 단면도들.

* 도면의 주요부분에 대한 부호의 설명

100 : 반도체기판 110 : N형 도전층

120 : P형 매개층 130 : 제1절연층

140 : 일정전원선(Vcc선) 150 : 제2절연층

160 : 금속배선 h1 : 제1개구부

h2 : 제2개구부 h3 : 콘택 홀

본 발명은 부하소자로서 PMOS 박막트랜지스터를 사용한 스태틱 랜덤 억세스 메모리(Static Random Access Memory, SRAM) 소자 및 그 제조방법에 관한 것으로, 특히 부하소자인 PMOS 박막트랜지스터의 일정전원선과 금속배선을 전기적으로 연결하는 콘택(contact) 및 그것의 형성 방법에 관한 것이다.

일반적으로, 반도체 메모리장치로서 SRAM은 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory; 이하 DRAM이라 한다)에 비하여 메모리 용량에서는 떨어지지만, 고속으로 동작하고 사용하기 쉽기 때문에 중.소용량의 메모리 분야에서 널리 사용되고 있다. SRAM의 메모리셀은 2개의 전송 트랜지스터, 2개의 구동 트랜지스터, 및 2개의 부하소자로 이루어지는 2개의 플립플롭(Flip Flop) 회로로 구성된다. 기억정보는 플립플롭의 입.출력 단자간의 전압차, 즉 셀의 노드(node)에 축적된 전하로써 보존된다. 이 전하는 일정전원(Vcc)으로부터 부하소자인 부하 MOS 트랜지스터나 부하저항을 통하여 항상 보충되고 있으므로, DRAM에서처럼 리프레쉬(refresh) 기능이 요구되지 않는다.

한편, SRAM의 메모리셀은 부하소자로서 공핍형 NMOS 트랜지스터를 사용하는 경우도 있지만, 소비전력이 매우 크기 때문에 현재는 거의 사용되지 않는다. 대신, 소비전력이 낮고 제작이 간편한 고저항의 폴리실리콘을 사용하는 것이 주류를 이루고 있다. 그러나, 메모리 용량이 더욱 증가되고, 요구되는 저항값이 점점 높아짐에 따라, 메모리셀에서 부하소자를 통해 공급되는 전류(load current)와 셀 노드에서의 누설전류와의 차이는 줄어들게 된다. 이는 메모리 소자의 제조수율을 떨어뜨리는 요인이 된다. 따라서, 대기(stand-by)시 낮은 소비전류 및 안정된 데이터 보유능력을 확보하기 위해서, PMOS 박막 트랜지스터를 부하소자로 사용하는 CMOS형 SRAM 소자가 각광받고 있다.

제1도는 부하소자로서 PMOS 박막 트랜지스터를 사용한 폴(Full) CMOS형 SRAM 소자의 일반적인 회로도이다.

제1도를 참조하면, 그 게이트는 워드라인에 접속되고 그 드레인은 제1 비트라인에 접속되는 NMOS 제1 전송 트랜지스터(T1)가 셀의 좌측에 형성된다. 그 게이트는 워드라인에 접속되고 그 드레인은 제2 비트라인에 접속되는 NMOS 제2 전송 트랜지스터(T2)는 셀의 우측에 형성된다. NMOS 제1 구동 트랜지스터(T3)는, 그 드레인이 상기 제1 전송 트랜지스터(T1)의 소오스에 접속되고 그 소오스는 접지(Vss)되며 그 게이트는 상기 제2 전송 트랜지스터(T2)의 소오스에 접속된다. NMOS 제2 구동 트랜지스터(T4)는, 그 드레인이 상기 제2 전송 트랜지스터(T2)의 소오스에 접속되고 그 소오스는 접지(Vss)되며 그 게이트는 상기 제1 전송 트랜지스터(T1)의 소오스에 접속된다. PMOS 제1 박막트랜지스터(T5)는, 그 드레인이 상기 제1 구동 트랜지스터(T3)의 드레인에 접속되고 그 소오스는 일정전원선(Vcc line)과 접속되며 그 게이트는 제1 구동 트랜지스터(T3)의 게이트와 제2 전송 트랜지스터(T2)의 소오스에 접속된다. PMOS 제2 박막 트랜지스터(T6)는, 그 드레인이 상기 제2 구동 트랜지스터(T4)의 드레인에 접속되고 그 소오스는 일정전원선(Vcc line)과 접속되며 그 게이트는 제2 구동 트랜지스터(T4)의 게이트와 제1 전송 트랜지스터(T1)의 소오스에 접속된다.

상기한 SRAM 소자에서는, 대기시에 소비전류를 낮게 유지하고 셀의 데이터를 안정되게 보유하기 위해서 박막 트랜지스터의 온/오프(ON/OFF) 전류의 스위칭 특성 향상 및 낮은 누설전류 확보가 요구된다. 이를 만족하기 위해서는 PMOS 박막 트랜지스터의 채널로 사용되는 도전층의 두께를 가능한 한 얇게 형성하여야 한다.

한편, 일정전원선(Vcc line)은 메모리 소자의 일정부위에서 전력공급선인 금속층과 연결되어 전원을 공급받게 된다. 그런데, 통상적으로 PMOS 박막 트랜지스터의 채널과 일정전원선이 동일한 도전층으로 구성되기 때문에, 상기 PMOS 박막 트랜지스터의 채널을 얇게 형성하면 금속층과 일정전원선과의 연결이 용이하지 않게 되는 문제점이 발생한다. 이 문제점을 SRAM 소자에서 PMOS 박막 트랜지스터 일정전원선과 금속배선을 연결하는 종래의 콘택 형성 방법을 도시한 레이아웃도인 제2도와 제2도를 A-A'선을 따라 자른 단면도인 제3도를 참조하여 설명하면, 일정전원선(1)이 금속배선(2)과 콘택 홀(3)을 통하여 전기적으로 연결되는데, 통상은 다른 용도의 콘택 홀들(도시되지 않음)과 동일한 식각공정을 통해 형성되는 상기 콘택 홀(3)이 얇은 일정전원선(1)을 관통하여 버림으로써, 제3도에서와 같이 금속배선(2)이 일정전원선(1)의 관통된 단면과만 접촉할 수 있게 되고, 충분한 접촉을 할 수 없게 된다(도면중 설명되지 않은 도면부호 4는 셀 어레이(Cell Array)이고, 5는 반도체기판이며, 6과 7은 절연막이다)

때문에 이를 해결하기 위하여 가) 통상적으로 일정전원선과 금속배선을 연결하는 콘택 홀이 다른 용도의 콘택 홀과 동시에 형성되던 것과는 다르게, 상기 일정전원선과 금속배선을 콘택 홀을 별도의 공정을 통해 형성함으로써, 콘택 홀 형성에 필요한 시간의 장단(長短)에 따라 발생 할 수 있는 과도식각을 방지하거나, 나) 금속배선과 접속될 영역의 일정전원선을 별도의 도전층을 이용하여 보다 두껍게 형성하거나, 다) 일정전원선과 금속배선의 아래에 이들의 전기적 접속을 위한 별도의 P형 매개층을 두고, 이를 매개로 하여 간접적으로 접속하는 방법 등이 제안 되었다.

그러나 지금까지 제안된 상기 종래 방버들의 문제점으로서, 가) 방법에서는, 일정전원선과 금속배선을 연결하는 콘택 홀을 형성하기 위한 별도의 마스크공정이 추가적으로 필요하고, 상기 나) 방법에서는 별도의 전도층 형성 공정이 필요하며, 상기 다) 방법에서는, 일정전원선과 금속배선을 전기적으로 연결하는데 2개의 콘택, 즉 일정전원선과 P형 매개층을 접속시키는 콘택 및 금속배선과 P형 매개층을 접속시키는 콘택이 필요하여서, 추가되는 콘택에 따른 추가적 면적이 필요하게 되어 칩 사이즈가 증가하는 단점이 있다.

제4도는 상기한 다) 방법에 따라 별도의 P형 매개층을 이용한 종래의 간접 접속 방법을 설명하기 위한 레이아웃도이고, 제5도는 제4도를 B-B'선을 따라 자른 단면도이다.

이 방법에서는 일정전원선(1')과 금속배선(2')과 P형 매개층(8)을 통해 간접적으로 접속되어 있어서, 과도식각에 의해 일정전원선(1')이 관통되는 현상을 방지 할 수 있고, 일전원선(1')과 P형 매개층(8) 사이및 금속배선(2')과 P형 매개층(8) 사이에 충분한 접촉면적을 확보할 수 있게 된다. 그러나 상기한 바와 같이 일정전원선(1')과 P형 매개층(8)을 접속시키는 콘택(9) 및 금속배선(2')과 P형 매개층(8)을 접속시키는 콘택(10)이 각기 다른 영역에 형성되어 칩의 크기를 증가시킨다는 문제가 있다.(도면중 설명되지 않은 도면부호 4는 셀 어레이(Cell Array)이고, 5는 반도체기판이며, 6, 6 와 7은 절연막이다)

이에, 본 발명은 상술한 종래의 문제점을 해결하고자 안출된 것으로서,

본 발명의 목적은 부하소자로서 PMOS 박막 트랜지스터를 사용한 스태틱 랜덤 억세스 메모리 소자에 있어서, 부하소자인 PMOS 박막 트랜지스터의 일정전원선과 전력공급선인 금속배선을 낮은 접촉저항으로 전기적으로 접속시키면서도 칩 사이즈 확대를 방지할 수 있는 PMOS 박막 트랜지스터의 일정전원선과 금속배선을 전기적으로 연결하는 콘택을 제공하는데 있다.

본 발명의 또 다른 목적은 상기한 콘택의 형성에 적합한 방법을 제공하는데 있다.

본 발명의 특징은 PMOS 박막 트랜지스터의 일정전원선과 전력공급선인 금속배선을 전기적으로 접속하기 위하여 일정전원선과 금속배선의 아래에 별도의 P형 매개층을 두고 이를 매개로 하여 접속하되, 금속배선과 P형 매개층을 접속시키는 콘택을 일정전원선과 P형 매개층을 접속시키는 콘택 영역내에 형성하였다는데 있는 것으로,

상기 목적을 달성하기 위한 본 발명에 따른 콘택의 일 실시예는,

ㄱ) 반도체기판 내에 형성된 N형 도전층; ㄴ) 상기 N형 도전층내에 형성된 P형 매개층; ㄷ) 상기 P형 매개층과 상기 N형 도전층이 형성된 반도체 기판 위에 형성되고, 상기 P형 매개층의 일부 상부 표면을 노출시키는 제1 개구부를 갖도록 패턴닝된 제1 절연층; ㄹ) 상기 제1 절연층 위와 상기 P형 매개층의 노출된 상부표면의 위에 P형 도전체로 형성된 PMOS 박막 트랜지스터의 일정전원선(Vcc 선); ㅁ) 상기 일정전원선 위에 형성된 제2 절연층; 및 ㅂ) 상기 제2 절연층 및 상기 일정전원선을 관통하고 상기 P형 매개층을 노출시키도록 형성된 콘택 홀을 매립하면서 형성되고, 상기 일정전원선의 단면 및 상기 P형 매개층과 전기적으로 접속된 금속배선을 포함하여 이루어 진다.

상기 일정전원선은 PMOS 박막 트랜지스터의 채널로도 역할을 하며, 폴리실리콘이나 아몰퍼스(amorphous) 실리콘에 불순물로서 보론(B)이나 BF₂를 함유시켜 형성할 수 있고 그 두께는 100Å 이하로 할 수 있다.

또한 상기 일정전원선은 상기 P형 매개층 보다 높은 농도의 P형 불순물로 도핑되어 있는 것이 바람직하다.

상기 다른 목적을 달성하기 위한 본 발명에 따른 콘택 형성 방법의 일 실시예는,

ㄱ) 반도체기판 내에 N형 도전층을 형성하는 단계; ㄴ) 상기 N형 도전층의 위를 포함하는 반도체기판 위에 제1 절연층을 형성하고 이를 사진식각하여 상기 N형 도전층의 일부 상부 표면을 노출시키는 제1 개구부를 형성하는 단계; ㄷ) 상기 제1 개구부에 의해 노출된 상기 N형 도전층에 P형 이온을 주입함으로써, 후에 형성될 일정전원선과 금속배선을 전기적으로 연결시키는 P형 매개층을 상기 N형 도전층 내에 형성하는 단계; ㄹ) 상기 제1 절연층 위와 상기 P형 매개층 위를 P형 도전층으로 덮어서 PMOS 박막 트랜지스터의 일정전원선(Vcc 선)을 형성하는 단계; ㅁ) 상기 일정전원선의 위에 제2 절연층을 형성하는 단계; ㅂ) 상기 제2 절연층 및 상기 일정전원선을 관통하고, 상기 P형 매개층을 노출시키는 콘택 홀을 형성하는 단계; 및 ㅅ) 상기 콘택 홀을 매립하면서 형성되고, 상기 콘택 홀에 의해 노출된 일정전원선의 단면 및 상기 P형 매개층과 전기적으로 접속되는 금속배선을 형성하는 단계를 포함하여 이루어 진다.

상기 다른 목적을 달성하기 위한 본 발명에 따른 콘택 형성 방법의 다른 실시예의 구성은,

ㄱ) 반도체기판 내에 N형 도전층을 형성하는 단계; ㄴ) 상기 N형 도전층의 위를 포함하는 반도체기판 위에 제1 절연층을 형성하고 이를 사진식각하여 상기 N형 도전층의 일부 상부 표면을 노출시키는 제1 개구부를 형성하는 단계; ㄷ) 상기 제 절연층 위와 상기 제1 개구부에 의해 노출된 상기 N형 도전층의 표면을 P형 도전층으로 덮어서 PMOS 박막 트랜지스터의 일정전원선(Vcc 선)을 형성하는 단계; ㄹ) 상기 일정전원선을 사진 식각하여 상기 N형 도전층을 노출시키는 제2개구부를 형성한 후, 노출된 상기 N형 도전층에 P형 이온을 주입하여 후에 형성될 일정전원선과 금속배선 사이를 전기적으로 연결시키는 P형 매개층을 형성하는 단계; ㅁ) 상기 일정전원선의 위와 상기 P형 매개층의 위에 제2 절연층을 형성하는 단계; ㅂ) 상기 제2 절연층 및 상기 일정전원선을 관통하고, 상기 P형 매개층을 노출시키는 콘택 홀을 형성하는 단계; 및 ㅅ) 상기 콘택 홀을 매립하면서 형성되고, 상기 콘택 홀에 의해 노출된 일정전원선의 단면 및 상기 P형 매개층과 전기적으로 접속되는 금속배선을 형성하는 단계를 포함하여 이루어 진다.

본 발명에 따르면 부하소자로서 PMOS 박막 트랜지스터를 사용한 SRAM 소자에 있어서, 부하소자인 PMOS 박막 트랜지스터의 일정전원선과 전력공급선인 금속배선을 낮은 접촉저항으로 전기적으로 접속시키면서도 칩 사이즈의 확대를 방지 할 수 있게 된다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면들에서 같은 구성요소들은 같은 참조번호로 표시되었다.

제6도는 본 발명에 따라 SRAM 소자에서 일정전원선과 금속배선(160)을 연결하기 위한 콘택의 일실시예를 도시한 레이아웃도이고, 제7도는 제6도를 C-C'선을 따라 자른 단면도로서, 콘택의 구조는,

반도체기판(100) 내에 형성된 N형 도전층(110); 상기 N형 도전층(110)내에 형성된 P형 매개층(120); ㄷ) 상기 P형 매개층(120)과 상기 N형 도전층(110)이 형성된 반도체기판(100) 위에 형성되고, 상기 P형 매개층(120)의 일부 상부 표면을 노출시키는 제1 개구부(h1)를 갖도록 패턴닝된 제1 절연층(130); 상기 제1 절연층(130) 위와 상기 P형 매개층(120)의 노출된 상부표면의 위에 P형 도전체로 형성된 PMOS 박막 트랜지스터의 일정전원선(Vcc 선)(140); 상기 일정전원선(140) 위에 형성된 제2 절연층(150); 및 상기 제2 절연층(150) 및 상기 일정전원선(140)을 관통하고 상기 P형 매개층(120)을 노출시키도록 형성된 콘택 홀(h3)을 매립하면서 형성되고, 상기 일정전원선(140)의 단면 및 상기 P형 매개층(120)과 전기적으로 접속된 금속배선(160)을 포함하여 이루어 진다.

여기서, 상기 N형 도전층(110)은 반도체 기판(100)에 불순물로서 비소(As) 또는 인(P)등을 함유시켜 형성할 수 있고, 또한 상기 박막 트랜지스터의 게이트 전극층과 동일한 층일 수 있다.

상기 일정전원선(140)은 PMOS 박막 트랜지스터의 채널로도 역할을 하며, 폴리실리콘이나 아몰퍼스(amorphous) 실리콘에 불순물로서 보론(B)이나 BF₂를 함유시켜 형성할 수 있고 그 두께는 100Å 아하로 할 수 있다.

또한 상기 일정전원선(140)은 상기 P형 매개층(120) 보다 불순물이 높은 농도로 도핑되어 있는 것이 바람직하다.

상기 제2 절연층(150)은 예컨대 BPSG를 증착하여 형성한다.

제8도 내지 제13도는 본 발명에 따라 SRAM 소자에서 일정전원선과 금속배선을 전기적으로 연결하는 콘택 형성 방법의 일 실시예를 공정 순서에 따라 도시한 단면도로서 제6도를 C-C'선을 따라 자른 부위에 해당한다.

제8도는 반도체기판(100)내에 N형 도전층(110)을 형성하는 단계를 도시한 것이다.

상기 N형 도전층(110)은 반도체기판(100)에 불순물로서 비소(As) 또는 인(P)등을 도핑시켜 형성할 수 있고, 상기 박막 트랜지스터의 게이트 전극층과 동일한 층일 수 있다.

제9도는 상기 N형 도전층(110)의 위를 포함하는 반도체기판(100)의 위에 제1 절연층(130)을 형성하고 이를 사진식각하여 상기 N형 도전층(110)의 일부 상부 표면을 노출시키는 제1 개구부(h1)를 형성하는 단계를 도시한 것이다.

상기 제1 개구부(h1)의 형성은 통상적인 사진식각 방법에서와 같이 상기 제1 절연층(130) 위에 포토레지스트(도시되지 않음)를 도포하고 패턴닝한 후, 포토레지스트 패턴을 식각마스크로 사용하여 제1 절연층(130)을 식각하고, 상기 포토레지스트 패턴을 제거하여 수행된다.

제10도는 상기 제1 개구부(h1)에 의해 노출된 상기 N형 도전층(110)에 P형 불순물을 주입함으로써, 후에 형성될 일정전원선과 금속배선을 전기적으로 연결시키는 P형 매개층(120)을 상기 N형 도전층(110) 내에 형성하는 단계를 도시한 것이다.

제11도는 상기 제1 절연층(130)위와 상기 P형 매개층(120)위를 P형 도전층으로 덮어서 PMOS 박막 트랜지스터의 일정전원선(Vcc 선)(140)을 형성하는 단계를 도시한 것이다.

상기 일정전원선(140)은 폴리실리콘이나 아몰퍼스(amorphous) 실리콘에 불순물로서 보론(B)이나 BF₂를 함유시켜 형성할 수 있고, 그 두께는 100Å 아하로 할 수 있다.

또한 상기 일정전원선(140)은 상기 P형 매개층(120) 보다 고농도의 P형 불순물을 포함하고 있는 것이 바람직하다.

제12도는 상기 일정전원선(140)의 위에 제2 절연층(150)을 형성하는 단계를 도시한 것이다.

상기 제2 절연층은 예컨대 BPSG를 증착하여 형성할 수 있다.

제13도는 상기 제2 절연층(150) 및 상기 일정전원선(140)을 관통하고, 상기 P형 매개층(120)을 노출시키는 콘택 홀(h3)을 형성하는 단계를 도시한 것이다.

상기 콘택 홀(h3)은 통상적인 사진식각공정을 통하여 형성된다.

이후 상기 콘택 홀(h3)을 매립하면서 형성되고, 상기 콘택 홀(h3)에 의해 노출된 일정전원선(140)의 단면 및 상기 P형 매개층(120)과 전기적으로 접속되는 금속배선(160)을 형성하면 제7도에 도시된 바의 콘택 구조가 완성되게 된다.

여기서 상기 금속배선(160)과 상기 일정전원선(140)의 전기적 접촉은 상기 P형 매개층(120)을 통하여 간접적으로 이루어 질 뿐만 아니라, 상기 콘택 홀(h3) 형성시 노출되는 일정전원선(140)의 측벽단면을 통해서 직접 이루어 지기도 한다.

제14도 내지 제17도는 본 발명에 따라 일정전원선(140)과 금속배선(160)을 전기적으로 연결하는 콘택 형성 방법의 다른 실시예를 공정 순서에 따라 도시한 단면도들로서, 상기 제8도 내지 제13도를 참조하여 설명한 방법과 유사하나 다만 일정전원선(140)과 금속배선(160)을 전기적으로 연결시키는 P형 매개층(120)을 형성하는 시기가 다르다는 점에 차이가 있다.

이를 위해서는 먼저 제8도와 제9도에서 설명한 방법에 따라 반도체기판(100) 내에 N형 도전층(110)을 형성한 후, 상기 N형 도전층(110)의 위를 포함하는 반도체기판(100) 위에 제1절연층(130)을 형성하고 이를 사진식각하여 상기 N형 도전층(110)의 일부 상부 표면을 노출시키는 제1 개구부(h1)를 형성한다.

제14도는 상기 제1 절연층(130) 위와 상기 제1 개구부(h1)에 의해 노출된 N형 도전층(110)의 표면을 P형 도전층으로 덮어서 PMOS 박막 트랜지스터의 일정전원선(140)(Vcc 선)을 형성하는 단계를 도시한 것이다.

제15도는 상기 일정전원선(140)을 사진 식각하여 제2 개구부(h2)를 형성하여 상기 N형 도전층(110)을 노출시키고, 노출된 N형 도전층(110)에 P형 이온을 주입함으로써, 후에 형성될 일정전원선과 금속배선을 전기적으로 연결시키는 P형 매개층(120)을 형성하는 단계를 도시한 것이다.

제16도는 상기 일정전원선(140)의 위와 상기 P형 매개층의 위에 제2 절연층(150)을 형성하는 단계를 도시한 것이다.

상기 제2 절연층(150)은 예컨대 BPSG를 증착하여 형성할 수 있다.

이후 제13도에서와 같이 상기 제2 절연층(150) 및 상기 일정전원선(140)을 관통하고, 상기 P형 매개층(120)을 노출시키는 콘택 홀(h2)을 형성한다. 이어서 상기 콘택 홀(h2)을 매립하면서 형성되고, 상기 콘택 홀(h2)에 의해 노출된 일정전원선(140)의 단면 및 상기 P형 매개층(120)과 전기적으로 접속되는 금속배선(160)을 형성하는 제7도에 도시된 바의 콘택 구조가 완성되게 된다.

본 발명에 따르면, PMOS 박막 트랜지스터의 일정전원선과 전력공급선인 금속배선을 전기적으로 접속하기 위하여, 일정전원선과 금속배선의 아래에 별도의 P형 매개층을 두고 이를 매개로 하여 접속하되, 금속배선과 P형 매개층을 접속시키는 콘택을 일정전원선과 P형 매개층을 접속시키는 콘택 영역내에 형성함으로써, 일정전원선과 전력공급선인 금속배선을 낮은 접촉저항으로 전기적으로 접속시키면서도 칩 사이즈의 확대를 방지 할 수 있게 된다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다는 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims

ㄱ) 반도체기판 내에 형성된 N형 도전층; ㄴ) 상기 N형 도전층내에 형성된 P형 매개층; ㄷ) 상기 P형 매개층과 상기 N형 도전층이 형성된 반도체 기판 위에 형성되고, 상기 P형 매개층의 일부 상부 표면을 노출시키는 제1 개구부를 갖도록 패턴닝된 제1 절연층; ㄹ) 상기 제1 절연층 위와 상기 P형 매개층의 노출된 상부표면의 위에 P형 도전체로 형성된 PMOS 박막 트랜지스터의 일정전원선(Vcc 선); ㅁ) 상기 일정전원선 위에 형성된 제2 절연층; 및 ㅂ) 상기 제2 절연층 및 상기 일정전원선을 관통하고 상기 P형 매개층을 노출시키도록 형성된 콘택 홀을 매립하면서 형성되고, 상기 일정전원선의 단면 및 상기 P형 매개층과 전기적으로 접속된 금속배선을 포함하여 이루어지는 SRAM의 PMOS 박막 트랜지스터의 일정전원선과 금속배선을 전기적으로 연결하는 콘택.
제1항에 있어서, 상기 일정전원선은 PMOS 박막 트랜지스터의 채널인 것을 특징으로 하는 콘택.
제1항에 있어서, 상기 일정전원선은 그 두께가 100Å 아하인 것을 특징으로 하는 콘택.
제1항에 있어서, 상기 일정전원선은 상기 P형 매개층 보다 높은 농도의 P형 불순물로 도핑되어 있는 것을 특징으로 하는 콘택.
ㄱ) 반도체기판 내에 N형 도전층을 형성하는 단계; ㄴ) 상기 N형 도전층의 위를 포함하는 반도체기판 위에 제1 절연층을 형성하고 이를 사진식각하여 상기 N형 도전층의 일부 상부 표면을 노출시키는 제1 개구부를 형성하는 단계; ㄷ) 상기 제1 개구부에 의해 노출된 상기 N형 도전층에 P형 이온을 주입함으로써, 후에 형성될 일정전원선과 금속배선을 전기적으로 연결시키는 P형 매개층을 상기 N형 도전층 내에 형성하는 단계; ㄹ) 상기 제1 절연층 위와 상기 P형 매개층 위를 P형 도전층으로 덮어서 PMOS 박막 트랜지스터의 일정전원선(Vcc 선)을 형성하는 단계; ㅁ) 상기 일정전원선의 위에 제2 절연층을 형성하는 단계; ㅂ) 상기 제2 절연층 및 상기 일정전원선을 관통하고, 상기 P형 매개층을 노출시키는 콘택 홀을 형성하는 단계; 및 ㅅ) 상기 콘택 홀을 매립하면서 형성되고, 상기 콘택 홀에 의해 노출된 일정전원선의 단면 및 상기 P형 매개층과 전기적으로 접속되는 금속배선을 형성하는 단계를 포함하여 이루어지는 SRAM의 PMOS 박막 트랜지스터의 일정전원선과 금속배선을 전기적으로 연결하는 콘택 형성 방법.
제5항에 있어서, 상기 일정전원선은 PMOS 박막 트랜지스터의 채널인 것을 특징으로 하는 콘택 형성 방법.
제5항에 있어서, 상기 일정전원선은 그 두께가 100Å 아하인 것을 특징으로 하는 콘택 형성 방법.
제5항에 있어서, 상기 일정전원선은 상기 P형 매개층 보다 높은 농도의 P형 불순물로 도핑되어 있는 것을 특징으로 하는 콘택 형성 방법.
ㄱ) 반도체기판 내에 N형 도전층을 형성하는 단계; ㄴ) 상기 N형 도전층의 위를 포함하는 반도체기판 위에 제1 절연층을 형성하고 이를 사진식각하여 상기 N형 도전층의 일부 상부 표면을 노출시키는 제1 개구부를 형성하는 단계; ㄷ) 상기 제1ㅌ절연층 위와 상기 제1 개구부에 의해 노출된 상기 N형 도전층의 표면을 P형 도전층으로 덮어서 PMOS 박막 트랜지스터의 일정전원선(Vcc 선)을 형성하는 단계; ㄹ) 상기 일정전원선을 사진 식각하여 상기 N형 도전층에 P형 이온을 주입하여 후에 형성될 일정전원선과 금속배선 사이를 전기적으로 연결시키는 P형 매개층을 형성하는 단계; ㅁ) 상기 일정전원선의 위와 상기 P형 매개층의 위에 제2 절연층을 형성하는 단계; ㅂ) 상기 제2 절연층 및 상기 일정전원선을 관통하고, 상기 P형 매개층을 노출시키는 콘택 홀을 형성하는 단계; 및 ㅅ) 상기 콘택 홀을 매립하면서 형성되고, 상기 콘택 홀에 의해 노출된 일정전원선의 단면 및 상기 P형 매개층과 전기적으로 접속되는 금속배선을 형성하는 단계를 포함하여 이루어지는 SRAM의 PMOS 박막 트랜지스터의 일정전원선과 금속배선을 전기적으로 연결하는 콘택 형성 방법.
제9항에 있어서, 상기 일정전원선은 PMOS 박막 트랜지스터의 채널인 것을 특징으로 하는 콘택 형성 방법.
제9항에 있어서, 상기 일정전원선은 그 두께가 100Å 아하인 것을 특징으로 하는 콘택 형성 방법.
제9항에 있어서, 상기 일정전원선은 상기 P형 매개층 보다 높은 농도의 P형 불순물로 도핑되어 있는 것을 특징으로 하는 콘택 형성 방법.