KR0138320B1 - 박막 트랜지스터(tft) 및 그 제조방법 - Google Patents

Abstract

제1 및 제2박막 트랜지스터의 게이트 측벽에 스페이서가 형성된 박막 트랜지스터(TFT) 및 그 제조방법이 개시되어 있다. 반도체 기판상에 제1 및 제2박막 트랜지스터의 제1도전형의 게이트를 형성하고, 게이트의 측벽에 스페이서를 형성한 다음, 산화막을 형성하고, 이를 패터닝하여 상기 제2박막 트랜지스터 게이트의 일 표면을 노출시키는 게이트 산화막을 형성한다. 이어서, 제1도전층을 형성하고, 이를 패터닝하여 제1박막 트랜지스터의 바디(Body)를 형성한 후, 제1박막 트랜지스터 바디의 제1 및 제2영역에 제2도전형의 불순물을 주입한다.

본 발명에 의하면, 오프셋 영역을 확장시켜 스탠바이 전류를 감소시킬 수 있을 뿐만 아니라 박막 트랜지스터의 소오스/드레인 형성시 사진식각 공정에서의 미스얼라인에 의해 소오스 저항이 증가되어 온 전류가 감소되는 것을 방지할 수 있다.

Description

박막 트랜지스터(TFT) 및 그 제조방법

제1도는 SRAM 셀의 일반적인 회로도로서, 저항소자로 PMOS 박막 트랜지스터를 사용한 풀(Full) CMOS SRAM을 도시한 회로도이다.

제2도는 종래의 방법에 의해 제조된 오프셋 영역이 형성되어 있는 SRAM 셀 일부를 도시한 단면도이다.

제3도는 오프셋 길이와 박막 트랜지스터의 전류와의 상관 관계를 도시한 그래프이다.

제4도는 본 발명의 방법에 의해 제조된 SRAM 셀 일부를 도시한 단면도이다.

제5도는 상기 제1도의 SRAM 셀을 형성하기 위한 마스크 패턴 중에서 박막 트랜지스터를 형성하기 위한 마스크 패턴만을 도시한 레이아웃도이다.

제6A도 내지 제6F도는 본 발명의 일실시예에 의한 SRAM 셀의 제조방법을 단계적으로 도시한 단면도들이다.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 부하소자로서 PMOS 박막 트랜지스터(Thin Film Transistor)를 사용하는 스태틱 랜덤 억세스 메모리(Static Random Access Memory; 이하 SRAM) 장치에서 TFT의 오프(off) 전류의 감소와 온(on)전류의 증가를 위하여 게이트-드레인 사이에 오프셋(offset) 영역을 형성시켜주는 반도체 메모리 장치에 관한 것이다.

일반적으로, 반도체 메모리 장치로서 SRAM은 DRAM(Dynamic Random Access Memory)에 비하여 메모리 용량에서는 떨어지지만 고속이고 사용하기 쉽기 때문에 중·소용량 메모리 분야에서 널리 사용되고 있다. SRAM의 메모리 셀은 2개의 전송 트랜지스터, 2개의 구동 트랜지스터, 및 2개의 부하소자로 이루어지는 2개의 플립플롭(Flip Flop) 회로로 구성되어 있으며(제1도 참조), 기억정보는 플립플롭의 입, 출력단자간의 전압차, 즉 실제로는 노드(Node)에 있어서의 부유용량에 축적된 전하로써 보존된다. 이 전하는 일정전원(Vcc)으로부터 부하소자인 부하 MOS 트랜지스터 또는 부하 저항을 통하여 항상 보충되고 있으므로, DRAM에서처럼 리플레쉬(refresh) 기능은 불필요하게 된다.

한편 SRAM의 메모리 셀은 셀을 구성하는 부하소자로서, 디플레이션형 NMOS 트랜지스터를 사용하는 경우도 있지만 그 소비전력이 매우 크기 때문에 오늘날 거의 사용되지 않으며, 대신에 소비전력이 낮고 제작이 간편한 고저항의 다결정실리콘을 사용하는 것이 주류를 이루어 왔다. 그러나 메모리 용량이 더욱 증가되고, 요구되는 저항값이 점점 높아짐에 따라 메모리 셀에서 부하소자를 통해 공급되는 전류(load current)와 셀의 노드(node)에서의 누설 전류(leakage current)와의 차이가 줄어들어 메모리 장치의 제조수율을 떨어뜨리는 요인이 되는바, 이러한 문제를 해결코저한 것이 PMOS TFT를 부하소자로 사용하는 CMOS형 SRM이다.

제1도는 SRAM 셀의 일반적인 회로도로서, 저항소자로 PMOS 박막 트랜지스터(Thin Film Transister)를 사용한 풀(Full) CMOS SRAM을 도시한다.

셀 좌측에 형성되어 그 게이트는 워드라인과 접속하고 그 드레인은 제1비트라인과 접속하는 NMOS 제1전송 트랜지스터(T1); 셀 우측에 형성되어 그 게이트는 상기 워드라인과 접속되고 그 드레인은 제2비트라인과 접속하는 NMOS 제2전송 트랜지스터(T2); 상기 제1전송 트랜지스터의 소오스와 그 드레인이 접속하고 그 소오스는 접지(Vss)되며, 그 게이트는 상기 제2전송 트랜지스터(T2)의 소오스와 접속하는 NMOS 제1구동 트랜지스터(T3); 상기 제2전송 트랜지스터(T2)의 소오스와 그 드레인이 접속하고, 그 소오스는 접지(Vss)되며, 그 게이트는 상기 제1전송 트랜지스터(T1)의 소오스와 접속하는 NMOS 제1구동 트랜지스터(T4); 그 드레인은 상기 제1구동 트랜지스터(T3)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제1구동 트랜지스터의 게이트 및 상기 제2전송 트랜지스터의 소오스와 접속하는 PMOS 제1박막 트랜지스터(T5); 그 드레인은 상기 제2구동 트랜지스터(T4)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제2구동 트랜지스터(T4)의 게이트 및 상기 제1전송 트랜지스터(T1)의 소오스와 접속하는 PMOS 제2박막 트랜지스터(T6)로 구성되어 있으며, 상기 제1전송 트랜지스터(T1)와 제1구동 트랜지스터(T3)가 제1NMOS 인버터를 형성하고, 제2전송 트랜지스터(T2)와 제2구동 트랜지스터(T4)가 제2NMOS 인버터를 형성하며, 상기 제1박막 트랜지스터(T5)와 제1구동 트랜지스터(T3)가 제1CMOS 인버터를 형성하고, 제2박막 트랜지스터(T6)와 상기 제2구동 트랜지스터(T4)가 제2CMOS 인버터를 형성하며, 상기 제1 및 제2NMOS 인버터가 플립플롭을 구성함과 동시에 상기 제1 및 제2CMOS 인버터가 플립플롭을 구성한다.

상기의 CMOS SRAM이 고집적화 될수록 부하소자로서 사용되는 PMOS TFT에 대하여 요구되는 전기적 특성은, 1) 낮은 스탠드바이(standby) 전류를 얻기 위해 오프상태(V_ds=-5V, V_gs=0V)에서 리키지전류가 낮아야 하고, 2) 경보기억능력 향상을 위해 온/오프 전류비가 높아야 한다.

이러한 요구에 부응하여 제안된 것이 게이트-드레인 사이에 오프셋(offset) 영역을 형성시켜준 구조이다(참조, A 0.1-μA Standby Currnet, Ground-Bounce-Immune 1-Mibt CMOS SRAM, Manabu, Ando, et al., IEEE SC-2 4, P1708, 1989. 제2도 참조).

제2도는 종래의 방법에 의해 제조된 오프셋 영역이 형성되어 있는 SRAM 셀 일부를 도시한 단면도로서, 도면부호 10은 반도체 기판을, 12는 절연층을, 14는 식각저지층을, 16 및 16'은 제1 및 제2박막 트랜지스터의 게이트를, 20은 제1 및 제2박막 트랜지스터의 게이트 산화막을, 22 및 22'는 박막 트랜지스터의 채널을, 24는 박막 트랜지스터의 소오스를, 26은 박막 트랜지스터의 드레인을, 23은 오프셋 영역을 나타낸다.

박막 트랜지스터의 오프 전류를 감소시켜, 회로내의 스탠바이전류를 감소시키기 위해 일반적으로 형성하는 상기 오프셋 영역은, 오프셋 길이의 증가에 따라 오프 전류의 감소뿐만 아니라 온 전류(Ion)의 감소도 초래하므로, 회로상에서 요구되는 높은 수준의 Ion/off비를 유지하기 위하여는 Ion 및 Ioff를 절충할 수 있는 적정한 오프셋 길이의 선택이 필요하다.

90년 IEEE 논문-'A polysilicon transistor technology for large capacity SRAMs'에 의하면, 상기 목적을 위한 드레인 오프셋의 길이는 0.4μm로 제안되어져 있다.

제3도는 상기 논문 중의 오프셋 길이와 박막 트랜지스터의 전류와의 상관 관계를 나타내는 그래프를 인용하여 도시한 것이다. 상기 데이터를 참조하면, 0.4μm의 오프셋 길이는 오프셋의 길이가 증가함에 따라 감소되는 오프 전류와 온 전류를, 적정한 값이 되는 지점(Ion/Ioff비가 최대가 되는 지점)에서 오프셋 길이를 선택한 것임을 알 수 있다.

그러나, 종래의 방법에 의하면, 고집적화에 따라 디자인 룰이 감소되고 셀 사이즈가 감소됨에 따라 0.4μm의 오프셋 길이를 얻는 것이 힘들게 되었다. 또한, 드레인 쪽 게이트 측벽의 영역(22')이 제1박막 트랜지스터의 게이트(16)와 드레인(26)의 오프셋 영역으로 작용하지 못하고, 유효 채널로 작용하여 채널의 저항만을 증가시키므로 박막 트랜지스터의 온(On) 전류를 감소시키는 역할을 하게 된다.

따라서, 본 발명의 목적은 충분한 오프셋 길이를 얻어 스탠바이 전류가 증가되는 종래의 문제점을 해결할 수 있는 스태틱 랜덤 억세스 메모리 소자를 제공하는데 있다.

본 발명의 다른 목적은 상기 메모리 소자를 제조하는데 있어서 그 적합한 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은, 제1 및 제2박막 트랜지스터의 게이트, 상기 게이트 측벽에 형성된 스페이서, 상기 게이트 상부에 형성되고, 제2박막 트랜지스터 게이트의 일표면을 노출시키도록 형성된 층간 절연막, 및 상기 층간 절연막 상부에 형성되고, 소오스, 채널, 오프셋영역, 및 드레인을 포함하며, 상기 드레인은 상기 제2박막 트랜지스터의 게이트와 접속되는, 제1박막 트랜지스터의 바디를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자를 제공한다.

상기 제1 및 제2박막 트랜지스터는 보텀 게이트형(Bottom Gate)으로 형성한다.

상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 제1 및 제2박막 트랜지스터의 제1도전형의 게이트를 형성하는 단계, 상기 게이트의 측벽에 스페이서를 형성하는 단계, 스페이서가 형성되어 있는 상기 결과물 전면에 산화막을 형성한 다음, 패터닝하여 상기 제2박막 트랜지스터 게이트의 일표면을 노출시키는 게이트 산화막을 형성하는 단계, 게이트 산화막이 형성되어 있는 상기 결과물 전면에 제1도전층을 형성한 다음, 패터닝하여 제1박막 트랜지스터의 바디(Body)를 형성하는 단계, 및 상기 제1박막 트랜지스터 바디의 제1 및 제2영역에 제2도전형의 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자 제조방법을 제공한다.

이때, 상기 제1박막 트랜지스터의 바디 형성 단계 후, 상기 제1 및 제2영역에 주입된 불순물을 도즈량보다 낮은 제1도즈량으로 제2도전형의 불순물을 이온주입하는 단게를 더 구비할 수 있으며, 상기 제1도즈량은 1.0E12/cm²~5.0E13/cm²인 것이 바람직하다. 상기 제1도전형은 N형이고, 상기 제2도전형은 P형이다. 상기 스페이서는 절연물로 형성하며, 상기 제1도전층은 비정질 실리콘 혹은 다결정 실리콘을 사용하여 형성하는 것이 바람직하다. 한편, 상기 바디 형성 후 상기 결과물을 어닐링하는 단계를 더 구비할 수 있다.

따라서, 본 발명에 의하면, 제1 및 제2박막 트랜지스터의 게이트 측벽에 절연막 스페이서를 형성함으로써, 오프셋 영역을 확장시켜 스탠바이 전류를 감소시킬 수 있을 뿐만 아니라 박막 트랜지스터의 소오스/드레인 형성시 사진식각 공정에서의 미스얼라인에 의해 소오스 저항이 증가되어 온 전류가 감소되는 것을 방지할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다. 계속해서 소개되는 도면들, 제4도 내지 제6F도에 있어서 제2도에서 참조한 참조부호와 동일한 도면부호는 동일부분을 나타낸다.

제4도는 본 발명의 방법에 의해 제조된 SRAM 셀 일부를 도시한 단면도로서, 종래와는 달리 제1 및 제2박막 트랜지스터 게이트(16 및 16')의 측벽에 스페이서(18)가 형성되어 있으며, 오프셋 영역(23)은 종래의 길이보다 확장되었으며 유효 패널(22) 길이는 종래보다 짧아진 것을 알 수 있다.

제5도는 상기 제1도의 SRAM 셀을 형성하기 위한 마스크 패턴 중에서 박막 트랜지스터를 형성하기 위한 마스크 패턴만을 도시한 것으로서, 상기 도면을 참조하며, 제1 및 제2박막 트랜지스터의 게이트를 형성하기 위한 마스크 패턴(100), 박막 트랜지스터의 드레인 콘택 형성을 위한 마스크 패턴(110), 및 박막 트랜지스터의 바디(소오스, 채널 및 드레인)를 형성하기 위하 마스크 패턴(130)으로 구성되어 있다. 상기 제4도는 제5도의 X-Y선을 잘라본 수직 단면도이다.

제6A도 내지 제6F도는 본 발명의 일실시예에 의한 SRAM 셀의 제조방법을 단계적으로 도시한 단면도들이다.

상기 제6A도 내지 제6F도를 참조하여, 본 발명에 의한 SRAM 소자의 제조방법을 상세하게 설명한다.

제6A도는 반도체기판(10)상에 제1 및 제2박막 트랜지스터의 게이트(16 및 16')를 형성하는 공정을 도시한 것이다. 반도체기판(10)상에 박막 트랜지스터를 절연시키기 위해 절연층, 예컨대 산화막(12) 및 식각저지층, 예컨대 질화막(14)을 형성한다 .상기 식각저지층은 이후의 스페이서 형성을 위한 절연막 식각시 하부 상기 산화막(12)의 식각을 방지하기 위하여 형성한다. 이어서, 상기 기판 전면에 도전층을 형성한 다음, 이를 패터닝하여 제1 및 제2박막 트랜지스터의 게이트를 형성한다. 이때, 상기 도전층은 다결정 실리콘에 제1도전형의 불순물, 예컨대 비소(As)나 인(P)등과 같은 N형의 불순물을 도우프하여 형성하거나, 상기 N형의 불순물이 도우프된 다결정 실리콘을 사용하여 형성할 수 있다.

제6B도는 상기 게이트 측벽에 스페이서(18)를 형성하는 공정을 도시한 것이다. 제1 및 제2박막 트랜지스터의 게이트가 형성된 상기 결과물 상에, 예컨대 산화물이나 질화물을 증착하여 절연층을 형성한 다음, 이를 이방성 식각하여 상기게이트 측벽에 스페이서(18)를 형성한다. 이때, 상기 절연층은 500~1500Å의 두께로 형성하는 것이 바람직하다.

제6C도는 박막 트랜지스터의 게이트 산화막을 형성하는 공정을 도시한 것이다. 제1 및 제2박막 트랜지스터의 게이트(16 및 16')가 형성된 상기 결과물 전면에, 예컨대 고온산화물을 증착하여 제1 및 제2박막 트랜지스터의 게이트 산화막(20)을 형성한 다음, 제2박막 트랜지스터의 게이트 일표면이 노출되도록 상기 게이트 산화막(20)을 식각하여 콘택 홀(h)을 형성한다. 상기 콘택 홀(h)은 상기 제2박막 트랜지스터의 게이트와 계속해서 형성될 제1박막 트랜지스터의 드레인을 연결한다. 상기 게이트 산화막(20)은 200~1000Å의 두께로 형성하는 것이 바람직하다.

제6D도는 제1박막 트랜지스터의 바디(22, body)를 형성하는 공정을 도시한 것이다. 게이트 산화막(20) 및 콘택 홀(h)이 형성된 상기 기판 전면에, 에컨대 불순물이 도우프되지 않은 아몰퍼스 실리콘(Amorphous Silicon), 혹은 다결정 실리콘(PolySilicon)을 증착하여 제1도전층을 형성하고, 이를 패터닝하여 제1박막 트랜지스터의 바디(22)를 형성한다. 상기 바디(22)에는 계속해서 제1박막 트랜지스터의 소오스, 드레인 및 채널이 형성되고, 제1박막 트랜지스터의 소오스는 드레인과 채널을 통해 연결된다. 이때, 상기 제1도전층을 형성한 다음, 상기 비정질 혹은 다결정 실리콘의 그레인 사이즈(Grain Size)를 크게 하기 위해 어닐링(Annealing)을 실시하고, 문턱 전압 조정용 채널 이온주입을 실시할 수 있다.

제6E도는 제1박막 트랜지스터의 소오스(24), 및 드레인(26)을 형성하는 공정을 도시한 것이다. 상기 제1박막 트랜지스터의 바디(22)가 형성된 상기 기판 전면에 포토레지스트를 도포한 다음, 이를 식각하여 상기 바디(22)의 제1영역 및 제2영역의 표면을 노출시키는 포토레지스트층(도시되지 않음)을 형성한다. 이어서, 상기 포토레지스트층(도시되지 않음)을 이온주입 마스크로 사용하여 상기 기판 전면에, 제2도전형의 불순물, 예컨대 붕소(B), 혹은 BF₂와 같은 P형의 불순물을 이온주입하여 상기 바디의 제1 및 제2영역에 제1박막 트랜지스터의 소오스(24) 및 드레인(26)을 형성한다. 이때, 상기 제2도전형 불순물의 도즈량은 1.0E14/cm²~5.0E15/cm²이다. 한편, 상기 소오스 및 드레인 이온주입 공정 전에 오프 상태의 전류를 감소시키기 위하여 TFT LDD 구조를 가지도록 하는 이온 주입 공정을 더 구비할 수 있다. 상기 TFT LDD 구조는 TFT LDD 마스크를 사용하여 소오스/드레인이 형성될 영역의 안쪽에 소오스/드레인 형성시보다 낮은 불순물 도즈량, 예컨대 1.0E12/cm²~5.0E13/cm²의 도즈로 이온주입하여 형성한다.

제6F도는 상기 제6E도까지의 공정이 완성된 구조를 다시 도시한 것으로, 상기 제1박막 트랜지스터의 드레인(26)은 상기 제2박막 트랜지스터의 게이트(16')와 접속되고 상기 채널(22)은 짧아지고, 제1박막 트랜지스터의 게이트(16)와 드레인(26) 사이의 오프셋 영역(23)은 종래에 비해 확장되었음을 알 수 있다.

본 발명의 상기 일실시예에 의하면, 제1 및 제2박막 트랜지스터의 게이트 측벽에 형성하는 절연막 스페이서는 종래의 채널로 사용되던 제1 및 제2박막 트랜지스터의 게이트 측벽을 오프셋 영역으로 사용되도록 하여 오프셋 길이를 확장시킨다. 뿐만 아니라, 제1 및 제2박막 트랜지스터의 소오스/드레인 형성을 위한 이온주입시, 사진식각 공정에서의 미스얼라인에 의해 게이트 측벽 소오스 영역에 도우핑이 되지 않아 발생할 수 있는 저항의 증가를 스페이서를 형성함으로써 방지할 수 있다.

따라서, 본 발명에 의하면 제1 및 제2박막 트랜지스터의 게이트 측벽에 절연막 스페이서를 형성함으로써, 오프셋 영역을 확장시켜 스탠바이 전류를 감소시킬 수 있을 뿐만 아니라 박막 트랜지스터의 소오스/드레인 형성시 사진식각 공정에서의 미스얼라인에 의해 소오스 저항이 증가되어 온 전류가 감소되는 것을 방지할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식의 가진 자에 의해 가능함은 명백하다.

Claims (9)

1. 제1 및 제2박막 트랜지스터의 게이트; 상기 게이트 측벽에 형성된 스페이서; 상기 게이트 상부에 형성되고 제2박막 트랜지스터 게이트의 일표면을 노출시키도록 형성된 층간 절연막; 및 상기 층간 절연막 상부에 형성되고, 소오스, 채널, 오프셋영역, 및 드레인을 포함하며, 상기 드레인은 상기 제2박막 트랜지스터의 게이트와 접속되는, 제1박막 트랜지스터의 바디를 구비하는 것을 특징으로 하는 박막 트랜지스터(TFT).
2. 제1항에 있어서, 상기 제1 및 제2박막 트랜지스터는 보텀 게이트형(Bottom Gate)인 것을 특징으로 하는 박막 트랜지스터(TFT).
3. 반도체 기판 상에 제1 및 제2박막 트랜지스터의 제1도전형의 게이트를 형성하는 단계; 상기 게이트의 측벽에 스페이서를 형성하는 단계; 스페이서가 형성되어 있는 상기 결과물 전면에 산화막을 형성한 다음, 패터닝하여 상기 제2박막 트랜지스터 게이트의 일표면을 노출시키는 산화막을 형성하는 단계; 게이트 산화막이 형성되어 있는 상기 결과물 전면에 제1도전층을 형성한 다음, 패터닝하여 제1박막 트랜지스터의 바디(Body)를 형성하는 단계; 및 상기 제1박막 트랜지스터 바디의 제1 및 제2영역에 제2도전형의 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터(TFT) 제조방법.
4. 상기 제3항에 있어서, 상기 제1박막 트랜지스터의 바디 형성 단계 후, 상기 제1 및 제2영역에 주입된 불순물 도즈량보다 낮은 제1도즈량으로 제2도전형의 불순물을 이온주입하는 단계를 더 구비하는 것을 특징으로 하는 박막 트랜지스터(TFT) 제조방법.
5. 제4항에 있어서, 상기 제1도즈량은 1.0E12/cm²~5.0E13/cm²인 것을 특징으로 하는 박막 트랜지스터(TFT) 제조방법.
6. 제3항에 있어서, 상기 제1도전형은 N형인 것을 특징으로 하는 박막 트랜지스터(TFT) 제조방법.
7. 제3항에 있어서, 상기 제2도전형은 P형인 것을 특징으로 하는 박막 트랜지스터(TFT) 제조방법.
8. 제3항에 있어서, 상기 스페이서는 500~1500Å 두께의 절연물로 형성하는 것을 특징으로 하는 박막 트랜지스터(TFT) 제조방법.
9. 제3항에 있어서, 상기 제1도전층은 비정질 실리콘 혹은 다결정 실리콘을 사용하여 형성하는 것을 특징으로 하는 박막 트랜지스터(TFT) 제조방법.