KR0150994B1 - 박막 트랜지스터 및 제조 방법 - Google Patents

박막 트랜지스터 및 제조 방법

Info

Publication number
KR0150994B1
KR0150994B1 KR1019940023728A KR19940023728A KR0150994B1 KR 0150994 B1 KR0150994 B1 KR 0150994B1 KR 1019940023728 A KR1019940023728 A KR 1019940023728A KR 19940023728 A KR19940023728 A KR 19940023728A KR 0150994 B1 KR0150994 B1 KR 0150994B1
Authority
KR
South Korea
Prior art keywords
thin film
region
film transistor
gate
insulating layer
Prior art date
Application number
KR1019940023728A
Other languages
English (en)
Other versions
KR960012515A (ko
Inventor
장성남
신헌종
박용
김영광
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019940023728A priority Critical patent/KR0150994B1/ko
Publication of KR960012515A publication Critical patent/KR960012515A/ko
Application granted granted Critical
Publication of KR0150994B1 publication Critical patent/KR0150994B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 기판 상에 제1절연층, 및 제1도전층을 차례로 형성하고, 제1도전형의 불순물을 이온주입한 다음, 제2절연층 및 포토레지스트층을 형성하고, 제2절연층이 노출되도록 식각하고, 제2도전형의 불순물을 이온주입한다. 포토레지스트층을 제거하고, 제2절연층 측벽에 스페이서를 형성한 다음, 박막트랜지스터의 게이트를 형성한다. 이어서, 제2절연층 및 스페이서를 제거하고, 게이트 산화막을 형성하며 ; 드레인 콘택홀을 형성하고, 박막트랜지스터의 바디를 형성한 다음, 박막 트랜지스터 바디의 제1영역 및 제2영역에 제2도전형의 불순물을 이온주입한다.
본 발명에 의하면, 사진식각 공정의 횟수를 줄임으로써 반도체소자 제조경비를 절감할 수 있으며, 박막트랜지스터 게이트 내에 고농도 영역과 저농도 영역을 형성함으로써 안정적인 온/오프 전류비를 구현할 수 있다.

Description

박막 트랜지스터(TFT) 및 제조방법
제1도는 SRAM 셀의 일반적인 회로도.
제2도는 종래 기술에 의해 구성되는 SRAM 셀의 개략적 단면도.
제3도는 본 발명에 의해 구성되는 SRAM 셀에서 PMOS 박막트랜지스터 부분의 개략적 단면도.
제4a도 내지 제4g도는 본 발명의 일 실시예에 의한 SRAM 셀의 제조방법을 단계적으로 도시한 단면도.
제5도는 상기 제1도의 SRAM 셀을 형성하기 위한 마스크 패턴 중에서 박막 트랜지스터를 형성하기 위한 마스크 패턴만을 도시한 레이아웃도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 부하소자로서 PMOS 박막트랜지스터(Thin Film Transistor)를 사용하는 스태틱 랜덤 억세스 메모리(Static Random, access Memory : 이하 SRAM) 장치에서 TFT의 오프(off)전류의 감소와 온(on)전류의 증가를 위하여 게이트 오프셋(offset)영역을 형성시켜주는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치로서 SRAM은 DRAM(Dynamic Random Access Memory)에 비하여 메모리 용량에서는 떨어지지만 고속이고 사용하기 쉽기 때문에 중소용량 메모리 분야에서 널리 사용되고 있다.
SRAM의 메모리 셀은 2개의 전송트랜지스터, 2개의 구동트랜지스터, 및 2개의 부하소자로 이루어지는 2개의 플립플롭(Flip Flop)회로로 구성되어 있으며(제1도 참조), 기억정보는 플립플롭의 입, 출력단자간의 전압차, 즉 실제로는 노드(Node)에 있어서의 부유용량에 축적된 전하로써 보존된다. 이 전하는 일정전원(Vcc)으로부터 부하소자인 부하 MOS트랜지스터 또는 부하 저항을 통하여 항상 보충되고 있으므로, DRAM에서처럼 리플레쉬(refresh)기능은 불필요하게 된다.
한편 SRAM의 메모리 셀은 셀을 구성하는 부하소자로서, 디플레이션형 NMOS 트랜지스터를 사용하는 경우도 있지만 그 소비전력이 매우 크기 때문에 오늘날 거의 사용되지 않으며, 대신에 소비전력이 낮고 제작이 간편한 고저항의 다결정실리콘을 사용하는 것이 주류를 이루어 왔다. 그러나 메모리 용량이 더욱 증가되고, 요구되는 저항값이 점점 높아짐에 따라 메모리 셀에서 부하소자를 통해 공급되는 전류(load current)와 셀의 노드(node)에서의 누설 전류(leakage current)와의 차이가 줄어들어 메모리 장치의 제조수율을 떨어뜨리는 요인이 되는바, 이러한 문제를 해결코져한 것이 PMOS TFT를 부하소자로 사용하는 CMOS형 SRAM이다.
제1도는 SRAM 셀의 일반적인 회로도로서, 저항소자로 PMOS박막트랜지스터(Thin Film Transistor)를 사용한 풀(Full) CMOS SRAM을 도시한다.
셀 좌측에 형성되어 그 게이트는 워드라인과 접속하고 그 드레인은 제1비트라인과 접속하는 NMOS 제1전송트랜지스터(T1) ; 셀 우측에 형성되어 그 게이트는 상기 워드라인과 접속되고 그 드레인은 제2비트라인과 접속하는 NMOS 제2전송트랜지스터(T2) ; 상기 제1전송트랜지스터의 소오스와 그 드레인이 접속하고 그 소오스는 접지(Vss)되며, 그 게이트는 상기 제2전송트랜지스터 (T2)의 소오스와 접속하는 NMOS 제1구동트랜지스터(T3) ; 상기 제2전송트랜지스터(T2)의 소오스와 그 드레인이 접속하고, 그 소오스는 접지(Vss) 되며, 그 게이트는 상기 제1전송트랜지스터(T1)의 소오스와 접속하는 NMOS 제2구동트랜지스터(T4) ; 그 드레인은 상기 제1구동트랜지스터(T3)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제1구동트랜지스터의 게이트 및 상기 제2전송 트랜지스터의 소오스와 접속하는 PMOS 제1박막트랜지스터(T5) ; 그 드레인은 상기 제2구동트랜지스터(T4)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제2구동트랜지스터(T4)의 게이트 및 상기 제1전송트랜지스터(T1)의 소오스 와 접속하는 PMOS 제2박막트랜지스터(T6)로 구성되어 있으며, 상기 제1전송트랜지스터(T1)와 제1구동트랜지스터(T3)가 제1NMOS인버터를 형성하고, 제2전송트랜지스터(T2)와 제2구동트랜지스터(T4)가 제2NMOS인버터를 형성하며, 상기 제1박막트랜지스터(T5)와 제1구동트랜지스터(T3)가 제1CMOS인버터를 형성하고, 제2박막 트랜지스터(T6)와 상기 제2구동트랜지스터(T4)가 제2CMOS인버터를 형성하며, 상기 제1및 제2NMOS인버터가 플립플롭을 구성함과 동시에 상기 제1및 제2CMOS인버터가 플립플롭을 구성한다.
상기의 CMOS SRAM이 고집적화 될수록 부하소자로서 사용되는 PMOS TFT에 대하여 요구되는 전기적 특성은, 1)낮은 스탠드바이(standby)전류를 얻기 위해 오프상태(Vds=-5 V, Vgs =0 V)에서 리키지전류가 낮아야 하고, 2)정보기억능력 향상을 위해 온/오프 전류비가 높아야 한다.
이러한 요구에 부응하여 제안된 것이 게이트-드레인 사이에 오프셋(offset)영역을 형성시켜준 구조이다. (참조, A 0.1-㎂ Standby Current, Ground-Bounce-Immune 1-Mbit CMOS SRAM, Manabu.Ando, et al., IEEE SC-24, P1708,1989, 제2a도 및 제2b도 참조)
제2도는 종래 기술에 의해 구성되는 SRAM 셀의 개략적 단면도로서, 도면부호 10은 반도체 기판을, 12는 절연층을, 14는 식각저지층을, 16 및 16'은 제1및 제2박막 트랜지스터의 게이트를, 18은 제1및 제2박막 트랜지스터의 게이트 산화막을, 20은 박막 트랜지스터의 소오스를, 22는 박막 트랜지스터의 채널을, 24는 드레인 오프셋 영역을, 26은 박막 트랜지스터의 드레인을 나타낸다. 그러나, 상기 드레인 오프셋 구조는 오프셋 영역의 길이가, 후속공정인 박막 트랜지스터의 소오스/드레인 형성을 위한 사진식각 공정시의 미스얼라인 정도에 따라 결정되어 일정하지 않은 문제점이 있다. 또한, 게이트 측벽에 인접한 드레인 오프셋 영역은 실제적으로 드레인 오프셋 영역으로 작용하지 못하고, 유효 채널 길이로 작용함에 따라 온전류를 감소시키고, 오프전류를 증가키키는 역할을 하는 단점이 있다.
상기와 같은 문제점들을 해결하기 위한 한 방법으로 Nadia Lifshitz 등은 게이트 오프셋 구조를 제안한 바 있다. (참조, Active Gate Thin Film Transistor, IEEE, Vol 14, No.8, P394,1993)
상기 논문에 의하면, 박막 트랜지스터의 게이트 내에 고농도의 N-영역과 상대적으로 농도가 낮은 N-영역이 공존하도록 하여, 온 상태일때는 N-영역이 축적(Accumulation)되어 박막 트랜지스터의 게이트로 작용하여 온 전류가 증가하고, 오프 상태일때는 N-영역이 드레인 오프셋으로 작용하여 오프 전류가 감소하여 안정적인 온전류 및 오프전류를 동시에 구현할 수 있다.
그러나, 종래의 방법에 의하면, 상기 게이트 오프셋 구조를 형성하기 위해서는 N-영역을 형성하기 위한 사진식각 공정의 추가가 필요하다. 또한, 셀 사이즈의 감소로 인해 박막 트랜지스터의 드레인 콘택 홀과 게이트와의 오버랩 마진(overlap margin)이 부족하게 됨에 따라, 충분한 오버 에치를 실시할 수 없게 되고 따라서, 충분한 오버 에치를 필요로하는 Vcc 전원 공급용 콘택 홀 형성을 위해 사진 식각 공정을 한번 더 실시하여야 하는 문제점들이 발생하게 된다. 이러한 사진식각 공정의 추가는 반도체 소자를 제조하는 데 있어서, 제조공정을 복잡하게 만들뿐만 아니라 제조비용을 증가시키게 된다.
따라서, 본 발명의 목적은 안정적인 온전류 및 오프전류를 구현할 수 있는 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터를 제조하는 데 있어서 그 적합한 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은,
제1도전형의 불순물로 도우프된 제1영역 및 상기 제1영역의 양끝에 상기 제1영역보다 낮은 농도의 제1도전형의 불순물로 도우프된 제2영역을 구비하는 게이트, 상기 게이트의 상부 또는 하부에 형성되어 있는 바디(Body), 및 상기 게이트 및 바디 사이에 형성되고 상기 게이트 표면의 일부를 노출시키는 콘택 홀을 포함하는 게이트 산화막을 구비하는 것을 특징으로 하는 박막 트랜지스터(TFT)를 제공한다.
이 때, 상기 콘택 홀은 상기 제2영 역 및 제1영 역 의 일부를 동시에 노출되거나, 상기 제1영역의 일부, 또는 상기 제2영역의 일부가 노출되도록 형성될 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명은 또한,
반도체 기판 상에 제1절연층, 및 제1도전층을 차례로 형성하는 단계, 제1도전층이 형성된 상기 기판 전면에 제1도전형의 불순물을 이온주입하는 단계, 불순물이 주입된 상기 제1도전층 상에 제2절연층 및 포토레지스트층을 형성하는 단계, 상기 포토레지스트층을 상기 제1도전층의 제1영역을 제외한 영역의 상부 제2절연층이 노출되도록 식각하는 단계, 상기 포토레지스트층을 이온주입 마스크로 사용하여 제2도전형의 불순물을 이온주입하는 단계, 상기 포토레지스트층을 제거하는 단계, 상기 제2절연층 상에 제3 절연층을 형성하고 이를 이방성 식각하여 상기 제2절연층 측벽에 스페이서를 형성하는 단계. 상기 제2절연층 및 상기 스페이서를 식각마스크로 사용하여 상기 제1도전층의 제1영역 양끝에 상기 제2도전형의 불순물이 주입된 제2영역이 존재하도록 상기 제1도전층을 식각하여 박막 트랜지스터의 게이트를 형성하는 단계, 상기 제2절연층 및 상기 스페이서를 제거하는 단계, 상기 결과물 상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막을 식각하여 상기 박막 트랜지스터 게이트의 일표면을 노출시키는 콘택홀을 형성하는 단계, 콘택 홀이 형성된 상기 기판 전면에 제2도전층을 형성한 다음 패터닝하여 박막 트랜지스터의 바디를 형성하는 단계, 상기 박막 트랜지스터 바디의 제1영역 및 제2영역에 제2도전형의 불순물을 이온주입하는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터(TFT)제조방법을 제공한다.
상기 제1도전층 형성 전에 상기 제1절연층의 상부에 식각저지층을 형성하는 단계를 더 구비하거나, 상기 포토레지스트층을 식각하는 단계후, 상기 제2절연층을 식각하여 상기 제1도전층을 노출시키는 단계를 더 구비할 수 있다. 한편 상기 제1도전형은 N형이고, 상기 제2도전형은 P형이다. 상기 제1영역의 불순물 농도는 상기 제2영역의 불순물 농도보다 높은 것이 바람직하고, 상기 박막 트랜지스터 바디의 제1영역 및 제2영역은 소오스 및 드레인이다.
이하 첨부한 도면들을 참조하여 본 발명을 더욱더 상세하게 설명하고자 한다. 계속해서 소개되는 도면들, 제3도 및 제4g도에 있어서 제2도에서 참조한 참조부호와 동일한 도면부호는 동일부분을 나타낸다.
제3도는 본 발명에 의해 구성되는 SRAM 셀에서 PMOS 박막트랜지스터 부분의 개략적 단면도이다. 상기 도면을 참조하면. 소오스(64), 드레인(70), 채널(66), 및 드레인 오프셋 영역(68)으로 이루어진 박막 트랜지스터 바디의 하부에 종래와는 달리 a 및 b영역을 포함하는 제1및 제2박막 트랜지스터(58 및 58')의 게이트가 형성되어 있다.
상기 구조에 의하면, 드레인 오프셋 및 게이트 오프셋을 동시에 구현하여 안정적인 온/오프 전류비 특성을 얻을 수 있으며, 종래의 구조에 비해 박막 트랜지스터의 드레인 콘택 홀과 게이트와의 오더랩 마진(overlap mal-gin)이 증대된다.
제4a도 내지 제4g도는 본 발명의 일 실시예에 의한 SRAM 셀의 제조방법을 단계적으로 도시한 단면도들이다.
상기 제4a도 내지 제4g도를 참조하여, 본 발명에 의한 SRAM 소자의 제조방법을 상세하게 설명한다.
제4a도는 제1도전층(50)을 형성하는 공정을 도시한 것이다. 반도체 기판(10) 상에, 제1절연층(12), 식각저지층(14), 및 제1도전층(50)을 차례로 적층한다. 이어서, 상기 기판전면에 제1도전형의 불순물, 예컨대 인이나 비소와 같은 N형의 불순물을 이온주입한다. 이때, 상기 제1절연층(12)은 이후에 형성될 박막 트랜지스터를 하부 구조물과 절연시키기 위한 목적으로, 예컨대 산화물을 증착하여 형성하며, 상기 식각저지층(14)은 이후의 식각공정에서 하부 산화막(12)의 식각을 방지하기 위하여, 예컨대 질화물을 증착하여 형성한다. 상기 제1도전층은, 예컨대 다결정실리콘을 증착하여 형성하는데, 제1도전형의 불순물이 주입된 다결정실리콘을 사용하여 형성할 수 있다. 상기 제1도전형의 불순물은 고농도로 주입하는 것이 바람직하다.
제4b도는 제2도전형의 불순물을 이온주입하는 공정을 도시한 것이다. 상기 제1도전형의 제1도전층 상부에, 예컨대 산화물 또는 질화물을 증착하여 제2절연층(52)을 형성한 다음, 상기 제2절연층 상에 포토레지스트를 도포하여 포토레지스트층(54)을 형성한다. 이때, 상기 제2절연층(52)은 500∼3000Å의 두께로 형성하는 것이 바람직하다.
이어서, 상기 제1도전층(50)의 제1영역(a)을 제외한 영역이 노출 되도록 상기 포토레지스트층(54) 및 제2절연층(52)을 식각한다. 한편, 상기 식각된 포토레지스트층(54) 및 제2절연층(52)을 이온주입 마스크로 적용하여 제2도전형의 불순물, 예컨대 붕소(B)와 같은 P형의 불순물을 이온주입한다. 여기서, 상기 제2도전형 불순물의 농도는 제1도전형 불순물의 농도보다 작으며, 상기 제2도전형의 불순물은 상기 제1도전형으로 도우프된 상기 제1도전층을 보상시키는 역할을 하여 제1영역을 제외한 영역의 제1도전형의 불순물 농도를 감소시킨다. 즉, 상기 제1영역을 제외한 영역은 상기 제2도전형(P형)의 불순물에 의해 N-농도를 가지게 된다. 한편, 상기 제2도전형의 불순물은 상기 제2절연층이 식각되지 않은 상태에서 주입될 수도 있다.
제4c도는 상기 제2절연층(52)의 측벽에 스페이서(56)를 형성하는 공정을 도시한 것이다. 상기 포토레지스트층(54)을 제거하고, 상기 기판 전면에 제3 절연층(도시되지 않음)을 형성한 다음, 이를 이방성 식각하여 상기 제2절연층(52)의 측벽에 스페이서(56)를 형성한다.
제4d도는 제1및 제2박막 트랜지스터의 게이트(58 및 58')를 형성하는 공정을 도시한 것이다. 상기 제2절연층(52) 및 스페이서(56)를 식각 마스크로하여 상기 제1도전층(50)을 식각함으로써 제1영역(a) 및 제2영역(b)으로 구성되는 제1및 제2박막 트랜지스터의 게이트(58 및 58')를 형성한다. 상기 제1영역은 제1도전층이 N+로 도우프되어 있고, 상기 제1영역의 양끝에 형성된 상기 제2영역은 제2도전형의 불순물에 의해 보상되어 제1도전층이 N-로 도우프되어 있다. 이어서 , 상기 제2절연층(52) 및 스페이서(56)를 제거한다.
제4e도는 게이트 산화막(60)을 형성하는 공정을 도시한 것이다. 제1및 제2박막 트랜지스터의 게이트(58 및 58')가 형성된 상기 결과물 전면에, 예컨대 산화물을 증착하여 게이트 산화막(60)을 형성한 다음, 이후에 형성될 제1박막 트랜지스터의 드레인과 제2박막 트랜지스터의 게이트를 접속시키기 위한 콘택 홀(h)을 상기 제2박막 트랜지스터 게이트의 일표면을 노출시켜 형성한다.
제4f도는 제1박막 트랜지스터의 바디(Body, 62)를 형성하는 공정을 도시한 것이다. 콘택 홀(h)이 형성된 상기 기판 전면에, 예컨대 불순물이 도우프되지 않은 비정질실리콘 흑은 다결정실리콘을 증착하여 제2도전층을 형성한 다음, 이를 패터닝하여 제1박막 트랜지스터의 바디 (62)를 형성한다. 상기 바디(62)에는 계속해서 제1박막 트랜지스터의 소오스, 드레인, 및 채널이 형성되고, 제1박막 트랜지스터의 소오스는 드레인과 채널을 통해 연결된다. 이때, 상기 제2도전층을 형성한 다음, 상기 비정질 혹은 다결정실리콘의 그레인 사이즈(Grain Size)를 크게 하기 위해 어닐링(Anneal ins)을 실시하고, 채널 이온주입을 실시할 수 있다.
제4g도는 제1박막 트랜지스터의 소오스(64), 및 드레인(70)을 형성하는 공정을 도시한 것이다. 상기 제1박막 트랜지스터의 바디(62)가 형성된 상기 기판 전면에 포토레지스트를 도포한 다음. 이를 식각하여 상기 바디(62)의 제1영역 및 제2영역의 표면을 노출시키는 포토레지스트층(도시되지 않음)을 형성한다. 이어서, 상기 포토레지스트층(도시되지 않음)을 이온주입 마스크로 사용하여 상기 기판 전면에, 제2도전형의 불순물, 예컨대 붕소(B)와 같은 P형의 불순물을 이온주입하여 상기 바디의 제1및 제2영역에 제1박막 트랜지스터의 소오스(64) 및 드레인(70)을 형성한다. 이 때, 상기 제2도전형의 불순물은 1.0E14∼5.0E15(ions/㎠) 정도의 농도를 갖도록 형성한다. 한편, 상기 소오스 및 드레인 이온주입 공정 전에 오프 상태에서의 전류를 감소시키기 위하여 드레인 오프셋 영역(68)에 소오스/드레인 형성시보다 낮은, 예컨대 1.0E12∼5.0El3(ions/㎠) 의 농도로 제2도전형의 불순물을 이온주입한다. 참조부호 66은 채널을 나타낸다.
상기 실시예에서 알수 있는 바와 같이, 종래와는 달리 사진식각 공정의 추가 없이 상기 게이트 오프셋 구조에 필용한 저농도의 N-영역을 형성할 수 있다.
제5도는 상기 제1도의 SRAM 셀을 형성하기 위한 마스크 패턴 중에서 박막 트랜지스터를 형성하기 위한 마스크 패턴만을 도시한 것으로서, 상기 도면을 참조하면, 제1및 제2박막 트랜지스터의 게이트를 형성하기 위한 마스크 패턴(100), 박막 트랜지스터의 드레인 콘택 형성을 위한 마스크 패턴(110), 및 박막 트랜지스터의 바디(소오스. 채널, 및 드레인)를 형성하기 위한 마스크 패턴(130)으로 구성되어 있다. 상기 게이트 마스크 패턴(100)의 내부에 점선은 고농도의 제1영역 및 저농도의 제2영역을 구분하기 위한 것으로서, 상기 점선 내부가 고농도의 제1영역에 해당한다. 본 발명에 의한 상기 구조에 따르면, 게이트 오프셋 및 드레인 오프셋 영역이 모두 형성되어 있음을 알 수 있다. 상기 제3도 및 제4g도는 상기 제5도의 X-Y 선을 잘라본 수직 단면도이다.
따라서, 상술한 바와 같이 본 발명에 의하면. 박막 트랜지스터의 게이트 내에 고농도의 영역과 저농도의 영역을 형성하여 박막 트랜지스터가 온 상태일 때, 저농도의 영역이 축적되어 온 전류가 증가하고, 오프 상태일 때 저농도 영역이 드레인 오프셋으로 작용하여 오프 전류를 감소시킬 수 있으며, 드레인 오프셋 및 게이트 오프셋을 동시에 구현하여 보다 안정적인 온/오프 전류비 특성을 얻을 수 있다.
또한, 종래의 구조에 비해 박막 트랜지스터의 드레인 콘택 홀과 게이트와의 오버랩 마진(overlap margin)이 증대되어 노버 에치를 필요로하는 Vcc 전원 공급용 콘택 홀 형성과 드레인 콘택 홀 형성을 동시에 실시할 수 있으며, 종래와는 달리 사진식각 공정의 추가 없이 게이트 오프셋 구조에 필요한 저농도의 N-영역을 형성할 수 있다.
따라서, 공정의 단순화에 의해 반도체 제조 경비를 절감할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (9)

  1. 제1도전형의 불순물이 도우프된 제1영역과, 상기 제1영역의 양 끝에 신장되고 상기 제1영역보다 낮은 농도를 갖는 제1도전형의 불순물이 도우프된 제2영역을 구비하는 게이트 ; 상기 게이트의 상부 또는 하부에 형성되고, 소오스, 채널 및 드레인을 포함하는 박막 트랜지스터의 바디(Body) ; 및 상기 게이트 및 바디 사이에 형성되고 ; 상기 게이트와 상기 드레인을 전기적으로 연결시키는 콘택홀이 형성된 게이트 산화막을 구비하는 것을 특징으로 하는 박막 트랜지스터(TFT).
  2. 제1항에 있어서, 상기 콘택 홀은 상기 게이트의 제2영역 및 제1영역과 오버-랩되도록 형성된 것을 특징으로 하는 박막 트랜지스터(TFT).
  3. 제1항에 있어서, 상기 콘택 홀은 상기 제1영역의 일부와 오버-랩되도록 형성된 것을 특징으로 하는 박막 트랜지스터(TFT),
  4. 제1항에 있어서, 상기 콘택 홀은 상기 제2영역의 일부와 오버-랩되도록 형성된 것을 특징으로 하는 박막 트랜지스터(TFT).
  5. 반도체 기판 상에 제1절연층 및 제1도전형의 불순물이 주입된 제1도전층을 차례로 형성하는 단계 ; 상기 제1도전층 상에 제2절연층 및 포토레지스트층을 형성하는 단계 ; 상기 포토레지스트층을 패터닝하여 제1도전층의 제1영역을 가리는 포토레지스트 패턴을 형성하는 단계 ; 상기 포토레지스트 패턴을 적용하여 제2절연층 패턴을 형성하는 단계 ; 제1도전층의 제2영역에, 제2도전형의 불순물을 상기 제1도전형의 불순물보다 저농도로 이온주입하는 단계 ; 상기 포토레지스트 패턴을 제거하는 단계 ; 상기 제2절연층 패턴 측벽에 스페이서를 형성하는 단계 ; 상기 제2절연층 패턴 및 상기 스페이서를 식각마스크로 사용하고, 상기 제1도전층을 식각하여 박막 트랜지스터의 게이트를 형성하는 단계 ; 상기 제2절연층 패턴 및 상기 스페이서를 제거하는 단계 ; 상기 게이트 상에 게이트 산화막을 형성하는 단계 ; 상기 게이트 산화막을 부분적으로 식각하여 상기 박막 트랜지스터 게이트의 일표면을 노출시키는 콘택홀을 형성하는 단계 ; 콘택홀이 형성된 상기 기판 전면에 제2도전층을 형성한 다음 패터닝하여 박막 트랜지스터의 바디를 형성하는 단계 ; 상기 박막 트랜지스터 바디에 제2도전형의 불순물을 선택적으로 이온주입하여 박막 트랜지스터의 소오스 및 드레인을 형성하는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터(TFT) 제조방법.
  6. 제5항에 있어서, 제1도전층을 형성하는 상기 단계 전, 상기 제1절연층 상에 식각저지층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 박막 트랜지스터(TFT) 제조방법.
  7. 제5항에 있어서, 상기 제1도전형은 N형인 것을 특징으로 하는 박막 트랜지스터(TFT) 제조방법.
  8. 제5항에 있어서, 상기 제2도전형은 P형인 것을 특징으로 하는 박막 트랜지스터(TFT) 제조방법.
  9. 제5항에 있어서, 상기 제1영역의 불순물 농도는 상기 제2영역의 불순물 농도보다 높은 것을 특징으로 하는 박막 트랜지스터(TFT)제조방법.
KR1019940023728A 1994-09-16 1994-09-16 박막 트랜지스터 및 제조 방법 KR0150994B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940023728A KR0150994B1 (ko) 1994-09-16 1994-09-16 박막 트랜지스터 및 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940023728A KR0150994B1 (ko) 1994-09-16 1994-09-16 박막 트랜지스터 및 제조 방법

Publications (2)

Publication Number Publication Date
KR960012515A KR960012515A (ko) 1996-04-20
KR0150994B1 true KR0150994B1 (ko) 1998-10-01

Family

ID=19393136

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940023728A KR0150994B1 (ko) 1994-09-16 1994-09-16 박막 트랜지스터 및 제조 방법

Country Status (1)

Country Link
KR (1) KR0150994B1 (ko)

Also Published As

Publication number Publication date
KR960012515A (ko) 1996-04-20

Similar Documents

Publication Publication Date Title
US5266507A (en) Method of fabricating an offset dual gate thin film field effect transistor
EP0887857B1 (en) Method of making an sram cell and structure
US6291276B1 (en) Cross coupled thin film transistors and static random access memory cell
KR100214841B1 (ko) 반도체 소자 및 그의 제조방법
US5536962A (en) Semiconductor device having a buried channel transistor
US5616948A (en) Semiconductor device having electrically coupled transistors with a differential current gain
US5592011A (en) Single layer thin film transistor static random access memory cell
US5714778A (en) Semiconductor device including memory cell having a capacitance element added to a node of the cell
KR100344489B1 (ko) 반도체집적회로장치의제조방법
US6090654A (en) Method for manufacturing a static random access memory cell
KR0150994B1 (ko) 박막 트랜지스터 및 제조 방법
KR940008222B1 (ko) 고전압 mos 트랜지스터 및 그 제조방법과 고전압 mos 트랜지스터를 갖는 반도체 장치 및 그 제조방법
KR100215851B1 (ko) 반도체 소자의 구조
KR0170311B1 (ko) 스태틱 랜덤 억세스 메모리 및 그 제조방법
KR100262099B1 (ko) 반도체장치 및 반도체 기억장치
KR0138320B1 (ko) 박막 트랜지스터(tft) 및 그 제조방법
US5027186A (en) Semiconductor device
KR0155825B1 (ko) 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터 및 그 제조방법
KR0138319B1 (ko) 스태틱 랜덤 억세스 메모리소자 및 그 제조방법
KR100287892B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR950006475B1 (ko) 반도체 스태틱 메모리장치 및 그 제조방법
KR0165422B1 (ko) 박막트랜지스터 장치 및 그 제조방법
KR100195189B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR0151010B1 (ko) 스태틱 랜덤 억세스 메모리 소자 및 제조방법
KR960010073B1 (ko) 반도체장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100528

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee