KR100214841B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 에스램 소자의 셀비를 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 풀-다운인 한 쌍의 NMOS 구동 트랜지스터와, 상기 구동 트랜지스터와 각각 연결되는 한 쌍의 NMOS 액세스 트랜지스터, 그리고 상기 구동 트랜지스터 및 액세스 트랜지스터와 각각 연결되는 한 쌍의 풀-업 소자로 구성되는 에스램 반도체 메모리 소자의 제조방법에 있어서, 반도체 기판의 소정 부분에 소자 분리 절연막을 형성하여 액티브 영역을 한정하는 단계와, 액티브 영역의 소정 부분에 게이트 전극을 형성하는 단계와, N모스 트랜지스터 영역에 해당하는 게이트 전극 양측에 N-소오스 드레인 영역을 형성하는 단계와, 액세스 트랜지스터의 N-소오스 드레인 영역 중 게이트 전극과 인접한 부분에 P-이온을 주입하여 P-이온 주입 영역을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극 및 스페이서를 마스크로 하여 N-소오스 드레인 영역에 N+소오스 드레인 영역을 형성하는 단계를 포함한다.

Description

반도체 소자 및 그의 제조방법
제1도는 일반적인 풀 씨모스 에스램 셀의 회로도.
제2도는 본 발명의 실시 예에 따른 풀 씨모스 에스렘 셀을 구현하기 위한 평면도.
제3도는 본 발명의 실시 예에 따른 에스램 셀의 제조방법을 설명하기 위한 도면으로서, 제2도의 X-Y선을 따라 절단한 단면도.
* 도면의 주요부분에 대한 부호의 설명
T1, T2 : 구동 트랜지스터(NMOS) T3, T4 : 액세스 트랜지스터(NMOS)
T5, T6 : 풀-업 트랜지스터(PMOS) A1, A2 : P-액티브
B1, B2 : N-액티브 C1, C2, C3 : 게이트 전극
D1∼D6 : 콘택 E : P- 소오스/드레인 전극
1 : 반도체 기판 2 : 소자 분리 절연막
3 : 게이트 산화막 4A : 구동 트랜지스터의 게이트 전극
4B : 액세스 트랜지스터의 게이트 전극
5A1 : 구동 트랜지스터의 N-소오스 전극
5B1 : 구동 트랜지스터 및 액세스 트랜지스터의 N-드레인 전극
5C1 : 액세스 트랜지스터의 N-소오스 전극
5C2 : 액세스 트랜지스터의 N+소오스 전극
5A2 : 구동 트랜지스터의 N+소오스 전극
5B2 : 구동 트랜지스터 및 액세스 트랜지스터의 N+드레인 전극
6 : 층간 절연막 7A, 7B, 7C : 배선
10 : LDD용 절연막 스페이서
본 발명은 메모리형 반도체 소자 및 그의 제조방법에 관한 것으로서, 특히 저농도의 N-LDD영역을 이용한 에스램 및 그의 제조방법에 관한 것이다.
반도체 메모리 소자는 기억방식에 따라 에스램(SRAM : Static Random Acess Memory)과 디램(DRAM : Dynamic Random Acess Memory)으로 분류된다. DRAM은 하나의 트랜지스터와 하나의 캐패시터로 구성되어, 캐패시터에 전하를 축적하므로써, 정보를 기억시키고, 시간의 경과와 함께 전하가 방전하는 메모리이다. 그러므로 DRAM에서 데이터를 계속 유지시키기 위해서는 일정 시간 내에 다시 써 넣기(이것을 리프레시)를 해야 한다.
반면에 SRAM은 플립플롭을 메모리 소자로 사용한 램으로서, 전원을 끄지 않는 한 그 내용이 보존되는 메모리이다.
일반적으로 에스램은 풀-다운(Pull-Down)인 2개의 구동 트랜지스터(drive transistor)와, 2개의 액세스(트랜스퍼) 트랜지스터(acess transistor), 그리고 2개의 풀-업(pull up) 소자로 구성되며, 높은 속도의 특성을 가진다. 에스램의 구조는 풀-업 소자의 형태에 따라 크세 세가지 - 풀 씨모스 셀(Full CMOS Cell), 부하 저항(HLR : High Load Resister) 셀, 및 박막 트랜지스터(TFT) 셀-로 구분되고 있다.
여기서, 풀 씨모스 셀은 풀업 소자로 P-채널 벌크 모스펫이 사용되며, HLR 셀은 높은 저항값을 갖는 폴리실리콘을 사용하며, TFT 셀은 P-채널 폴리실리콘 박막 트랜지스터를 사용할 때의 셀이다.
이들 각각의 셀은 서로의 장, 단점을 가지며 용도에 따라 선택하여 사용한다. 즉, 풀 씨모스 에스램 셀은 소자 특성이 가장 우수하고, 공정이 단순한 반면, 셀 크기가 커서 로직 반도체 장치에 소량의 기억소자를 사용하고자 할 때 사용된다. HLR 에스램 셀과 TFT 에스램 셀은 소자 특성이 취약하고, 공정이 복잡한 반면, 셀 크기를 현저히 줄일 수 있어 기억소자 전용으로 사용되는 반도체 기억장치에 사용된다.
이와같은 SRAM 특성을 결정하는 것중의 하나가 구동 트랜지스터와 액세스 트랜지스터의 전류 구동 능력비(Current Driving Capability Ratio)로서 셀 비(IDSAT DRIVER TRASISTOR/IDSAT ACCESS TRANSISTOR)라 하며, 구동 트랜지스터의 전류 용량이 클수록, 액세스 트랜지스터의 전류용량이 작을수록(즉, 셀 비가 클수록) 셀의 특성이 향상된다.
셀 비와 관련하여 제1도를 참조하여 설명하면 다음과 같다.
N1에 로우상태, N2에 하이(high) 상태가 저장된 경우, N1 전압은 액세스 트랜지스터(T3)와 구동 트랜지스터(T1)의 전류 용량비에 의해 전압 구동처럼 결정되기 때문에 구동 트랜지스터(T1)의 전류 용량이 클수록, 액세스 트랜지스터(T3)의 전류용량이 작을수록 N1의 전압은 작은 값을 유지하려고 한다. 이렇게 되면 읽기(READ)동작시 T3, T4가 턴-온되었을 때 비트라인 1(Bit-Line1) 전압이 어떤 요인에 의해 변동되어도 N1전압은 로우 상태에서 크게 변동되지 않고, N1전압의 변동이 작으면 플립-플롭에 의해 연결된 N2 전압도 여전히 하이 상태를 유지한다.
종래의 방법은 상기와 같은 이유로 에스램 셀을 구성하는 데 있어서, 액세스 트랜지스터의 폭은 작게 하고, 길이는 크게 하여 전류 용량을 줄이고, 구동 트랜지스터의 폭은 크게 하고, 길이는 작게하여 전류용량을 늘려 전체적으로 셀 비를 조절하였다.
그러나 트랜지스터의 폭과 길이는 셀 크기가 한정되어 있고 포토리소그라피 공정의 노광 한계 때문에 일정크기 이하로는 줄일 수 없어서, 셀 비를 향상시키기 위해서 셀 크기를 줄이는 방법에는 한계가 있다.
따라서, 본 발명의 목적은 셀 비를 증대시키지 않는 범위에서 액세스 트랜지스터의 N-LDD영역의 N형 불순물 농도를 선택적으로 감소시켜 기생저항을 증가시키므로써 셀 비를 향상시킬 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 풀 다운 트랜지스터, 액세스 트랜지스터 및 풀업 소자를 포함하는 에스램 디바이스에 있어서, 상기 액세스 트랜지스터의 소오스, 드레인 영역은 : 고농도 N형(N+) 소오스, 드레인 영역과, 상기 고농도 N형(N+)드레인 영역 하부에 형성되는 저농도 N형(N-) 소오스, 드레인 영역과, 상기 저농도 N형(N-) 소오스, 드레인 영역과 소정 부분 오버랩되어 형성된 저농도 P형(P-) 불순물 영역을 포함하는 것을 특징으로 한다.
또한, 본 발명의 제조방법은 풀-다운인 한 쌍의 NMOS 구동 트랜지스터와 상기 구동 트랜지스터와 각각 연결되는 한 쌍의 NMOS 액세스 트랜지스터, 그리고 상기 구동 트랜지스터 및 액세스 트랜지스터와 각각 연결되는 한 쌍의 풀-업 소자로 구성되는 에스램 반도체 메모리 소자의 제조방법에 있어서, 반도체 기판의 소정 부분에 소자 분리 절연막을 형성하여 액티브 영역을 한정하는 단계와, 액티브 영역의 소정 부분에 게이트 전극을 형성하는 단계와, N모스 트랜지스터 영역에 해당하는 게이트 전극 양측에 N-소오스 드레인 영역을 형성하는 단계와, 액세스 트랜지스터의 N-소오스 드레인 영역중 게이트 전극과 인접한 부분에 P- 이온을 주입하여 P-이온주입 영역을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극 및 스페이서를 마스크로 하여 N-소오스 드레인 영역에 N+소오스 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
일반적으로 NMOS와 PMOS에 각각 N-와 P-를 형성할 때 N-의 불순물 농도가 P-불순물 농도에 비해 크게 사용되고 있으며, 동일한 영역에 N-와 P-를 동시에 이온주입을 할 경우 N-의 불순물 농도가 P-불순물 농도에 비해 크기 때문에 N형 확산영역이 형성되고 농도는 이온주입된 P-농도만큼 낮아지게 된다.
본 발명의 상세한 설명을 첨부한 도면을 참조하여 설명하면 다음과 같다.
첨부한 도면 제1도는 일반적인 풀 씨모스 에스램 셀의 회로도이고, 제2도는 본 발명의 실시예에 따른 풀 씨모스 에스램 셀을 구현하기 위한 평면도이고, 제3도는 본 발명의 실시예에 따른 에스램 셀의 제조방법을 설명하기 위한 도면으로서, 제2도의 X-Y선을 따라 절단한 단면도이다.
먼저, 제1도는 풀 CMOS SRAM셀(6T SRAM 셀)의 회로도로서, 데이터를 저장하는 방법은 다음과 같다.
먼저, 도면에서 T1, T2는 구동 트랜지스터로서 NMOS이고, T3, T4는 액세스 트랜지스터로서 NMOS이며, T5, T6는 풀업 트랜지스터로서, PMOS이다.
비트 라인1(bit line1)과 연결된 액세스 트랜지스터(T3)와 구동 트랜지스터(T1) 및 풀업 소자(T5)가 공통 접속된 노드(N1)에 하이를, 비트 라인2(bit line2)과 연결된 액세스 트랜지스터(T4)와 구동 트랜지스터(T2) 및 풀업 소자(T6)가 공통 접속된 노드(N2)에 로우를 저장하기 위해서, 워드선(W/L)을 턴-온시키고, 비트라인1(bit line1)에 하이를, 비트라인2(bit line2)에 로우를 입력하면 T6는 오프되고, T2는 온되어 N2는 계속 로우로 되고, T5는 온되고 T1은 오프되어 N1은 계속 하이가 되며, 워드선이 오프되어도, 계속 래치되어 N2는 계속 로우로 유지되고, N1은 계속 하이로 유지된다.
제2도는 본 발명에 따라 풀 CMOS SRAM 셀을 구현하기 위한 평면도로서, 도면에서 A1과 A2은 PMOS로 된 풀업 소자 (T5,T6)가 형성될 액티브 영역이고, B1과 B2는 NMOS로 된 각각의 액세스 트랜지스터(T3, T4)와 구동 트랜지스터(T1, T2)가 형성될 액티브 영역이다. C1과 C2는 각각의 구동 트랜지스터(T1, T2)와 각각의 풀업 소자(T5, T6)의 공통 게이 전극 라인이고, C3는 액세스 트랜지스터(T3, T4)의 공통 게이트 전극 라인 즉, 워드 라인(W/L)이다. 또한, D1∼D6는 콘택 영역을 나타내고, E는 P형 불순물이 이온 주입되는 영역을 나타낸다. 여기서, 액세스 트랜지스터 영역에 저농도 P형(P-)이온주입을 하므로써 상기 액세스 트랜지스터의 LDD용 N-농도를 선택적으로 감소시켜 결과적으로 액세스 트랜지스터의 전류용량을 감소시켜 셀 비를 향상시키고, 셀 크기를 감소시킬 수 있다.
본 발명의 평면도는 풀 CMOS SRAM에 대해서만 도시하였으나 풀-업 소자로서 높은 저항을 갖는 폴리 실리콘을 사용하는 HLR SRAM과 P-채널 폴리 실리콘 박막 트랜지스터를 사용하는 TFT SRAM에 동일하게 사용할 수 있다.
제3도의 (a)와 (b)는 본 발명의 실시 예에 따른 에스램 구조의 제조방법을 보여주는 공정 흐름도로서, 제2도의 절단선 X-Y에 대한 단면도이다. 이에따라, 상기 제3a도와 b도에는 하나의 구동 트랜지스터와 하나의 액세스 트랜지스터가 형성되는 액티브 영역이 도시된다.
먼저, 제3a도에 도시한 바와 같이, 반도체 기판(1)의 소정 부분에 소자 분리 절연막(2)을 형성하여 액티브 영역을 한정한다. 그리고나서, 액티브 영역의 소정 부분에 게이트 전극(4A, 4B)을 공지의 방법으로 형성한다. 여기서, 도면의 4A는 구동 트랜지스터의 게이트 전극을 나타내고, 4B는 액세스 트랜지스터의 게이트 전극 즉 워드 라인을 나타낸다. 그후, 게이트 전극(4A, 4B) 양측의 액티브 영역에 저농도 N형(N-) 불순물을 이온 주입하여, N-소오스/드레인 영역(5A1, 5B1, 5C1)을 형성한다. 그다음, 액세스 트랜지스터에는, 즉 보다 구체적으로는 액세스 트랜지스터의 게이트 전극(4B) 양측의 소정 부분에 저농도 P형(P-) 불순물 이온을 선택적으로 주입하여, P-주입영역(100)을 형성한다.
상기 P-이온주입영역(100)의 형성은 도면에 도시되어 있지 않으나, 풀업 소자인 PMOS의 소오스, 드레인의 저농도 불순물 영역을 형성하는 공정과 동시에 진행되므로, 별도의 공정단계를 요하지 않는다.
여기서, 상기 N-소오스/드레인 영역(5A1, 5B1, 5C1)은 인(Phosphorus)을 대략 2E13내지 5E13/㎠정도 이온주입하여 형성하며, 상기 P-이온주입영역(100)은 붕소(Boron) 또는 BF2를 대략 3E13/㎠ 정도 이온주입하여 형성하되, 인의 농도가 붕소의 농도보다 크도록 한다. 그러므로 상기 액세스 트랜지스터 영역에서 인과 붕소가 동시에 이온주입 되므로써 전체적인 N형 불순물 농도가 다른 트랜지스터에 비해 낮아지게 된다.
상기와 같이 기판내에 이온 주입되면, N-소오스/드레인 영역(5A1, 5B1, 5C1)의 인 농도는 대략 2E18내지 5E18/㎠ 정도가 되고, P-이온주입영역(100)의 붕소 농도는 대략 1E18 내지 3E18/㎠ 정도가 되고, N-소오스/드레인 전극(5B1, 5C1)과 P-이온주입영역(100)이 합해진 영역의 N형 불순물 농도는 1E18내지 2E18/㎠ 정도 된다.
그후, 제3b도에 도시된 바와 같이, 게이트 전극(4A, 4B) 측벽에 LDD용 측벽 스페이서(10)를 형성하고, 측벽 스페이서(10) 양측에 N+소오스/드레인용 불순물을 이온 주입하여, N+소오스/드레인 영역(5A2, 5B2, 5C2)을 형성한다. 그리고나서, 전체적으로 층간 절연막(6)을 형성하고, N+소오스/드레인 영역(5A2, 5B2, 5C2)이 노출되도록 층간 절연막(6)을 소정 부분 식각하여 콘택홀을 형성하고, 노출된 부분과 콘택되도록 배선(7A, 7B, 7C)을 형성한다. 여기서, 상기 LDD용 절연막 스페이서(10)는 산화막이나 질화막을 전면층착하여 게이트 전극의 표면이 노출될 때까지 블랭킷 식각하므로써, 형성하는 방법을 사용할 수 있고, N+소오스/드레인 영역(5A2, 5B2, 5C2)은 비소 이온을 대략 1E15∼7E15/㎠정도로 이온주입하여 형성되고, 기판내에서의 N+소오스/드레인 영역(5A2, 5B2)의 비소 농도는 대략 3E19∼3E20/㎠정도가 된다.
상기와 같이 본 발명에 따르면 액세스 트랜지스터의 N-소오스/드레인 영역의 소정 부분에 P-불순물을 주입하여 N형 불순물 농도를 선택적으로 감소시킨다. 이에따라, 셀 크기를 증대시키지 않는 범위에서 액세스 기생저항을 증가시키므로써, 액세스 트랜지스터의 전류용량을 줄여 셀 비를 향상시킬 수 있다.
여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (11)

  1. 풀 다운 트랜지스터, 액세스 트랜지스터 및 풀업 소자를 포함하는 에스램 디바이스에 있어서, 상기 액세스 트랜지스터의 소오스, 드레인 영역은 : 고농도 N형(N+) 소오스, 드레인 영역과, 상기 고농도 N형(N+)소오스, 드레인 영역 하부에 형성되는 저농도 N형(N-) 소오스, 드레인 영역과, 상기 저농도 N형(N-) 소오스, 드레인 영역과 소정 부분 오버랩되어 형성된 저농도 P형(P-) 불순물 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 액세스 트랜지스터의 상기 저농도 P형 불순물 영역과 저농도 N형 불순물 영역이 겹쳐진 부분의 불순물 농도는 1E18내지 3E18/㎠이고, 상기 저농도 N형 불순물 영역의 농도는 2E18 내지 5E18/㎠인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 풀업 소자는 P채널 벌크 모스펫인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 풀업 소자는 폴리실리콘막으로 된 저항인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 풀업 소자는 P-채널 폴리실리콘 박막 트랜지스터를 사용하는 것을 특징으로 하는 반도체 소자
  6. 풀-다운인 한 쌍의 NMOS 구동 트랜지스터와, 상기 구동 트랜지스터와 각각 연결되는 한 쌍의 NMOS 액세스 트랜지스터, 그리고 상기 구동 트랜지스터 및 액세스 트랜지스터와 각각 연결되는 한 쌍의 풀-업 소자로 구성되는 에스램 반도체 메모리 소자의 제조 방법에 있어서, 반도체 기판의 소정 부분에 소자 분리 절연막을 형성하여 액티브 영역을 한정하는 단계 ; 액티브 영역의 소정 부분에 게이트 전극을 형성하는 단계 ; N모스 트랜지스터 영역에 해당하는 게이트 전극 양측에 저농도 N형(N-) 소오스 드레인 영역을 형성하는 단계; 액세스 트랜지스터의 저농도 N형(N-) 소오스 드레인 영역 중 게이트 전극과 인접한 부분에 저농도 P형(P-) 이온을 주입하여 저농도 P형(P-) 이온 주입 영역을 형성하는 단계 ; 상기 게이트 전극 측벽에 스페이서를 형성하는 단계 ; 상기 게이트 전극 및 스페이서를 마스크로 하여 저농도 N형(N-) 소오스 드레인 영역에 고농도 N형(N+) 소오스 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에서 있어서, 상기 P-이온주입영역 형성은 반도체 기판의 PMOS 영역에 형성되는 P-소오스/드레인 영역과 동일한 공정단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제6항에 있어서, 상기 N-소오스/드레인 영역은 인을 2E13∼5E13/㎠로 이온주입하고, P-이온주입영역은 붕소를 2E13∼5E13/㎠범위로 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제6항에 있어서, 상기 P-이온주입영역은 BF2를 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제6항에 있어서, 상기 측벽 스페이서는 산화막 또는 질화막으로 구성되는 절연막중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제6항에 있어서, 상기 N+소오스/드레인 영역은 비소를 1E15∼7E15/㎠범위로 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100212173B1 (ko) * 1996-06-29 1999-08-02 김영환 반도체 소자의 제조방법
JP3058119B2 (ja) * 1997-04-25 2000-07-04 日本電気株式会社 半導体装置の製造方法
US6108584A (en) * 1997-07-09 2000-08-22 Sony Corporation Multichannel digital audio decoding method and apparatus
US6713345B1 (en) * 1997-09-23 2004-03-30 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device having a trench and a gate electrode vertically formed on a wall of the trench
US5872030A (en) 1997-10-27 1999-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of improving beta ratio in SRAM and device manufactured thereby
US6429495B2 (en) * 1998-06-17 2002-08-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with address programming circuit
JP3733252B2 (ja) * 1998-11-02 2006-01-11 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
US6524895B2 (en) 1998-12-25 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2001077213A (ja) * 1999-09-08 2001-03-23 Mitsubishi Electric Corp スタティック型半導体記憶装置および半導体装置
JP2002050767A (ja) * 2000-08-04 2002-02-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6573166B2 (en) * 2001-07-03 2003-06-03 United Microelectronics Corp. Method of fabricating a LDD with different resistance value
US7112856B2 (en) * 2002-07-12 2006-09-26 Samsung Electronics Co., Ltd. Semiconductor device having a merged region and method of fabrication
US7615822B1 (en) * 2002-12-23 2009-11-10 Volterra Semiconductor Corporation Diffused drain transistor
KR100574948B1 (ko) * 2003-08-23 2006-04-28 삼성전자주식회사 기생 캐패시턴스가 감소된 반도체 메모리 소자 및 그제조방법
JP2005116891A (ja) * 2003-10-09 2005-04-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7163856B2 (en) 2003-11-13 2007-01-16 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor
US7220633B2 (en) 2003-11-13 2007-05-22 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET
US7074659B2 (en) * 2003-11-13 2006-07-11 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor
JP4459655B2 (ja) * 2004-02-27 2010-04-28 セイコーインスツル株式会社 半導体集積回路装置
JP2007165398A (ja) * 2005-12-09 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US8822295B2 (en) * 2012-04-03 2014-09-02 International Business Machines Corporation Low extension dose implants in SRAM fabrication
US9847233B2 (en) 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4499652A (en) * 1983-09-15 1985-02-19 Mostek Corporation Method of forming a MOSFET with both improved breakdown resistance and less hot-electron effects
JPH0744269B2 (ja) * 1985-04-19 1995-05-15 株式会社日立製作所 半導体集積回路装置
JP2634163B2 (ja) * 1987-02-19 1997-07-23 三菱電機株式会社 半導体記憶装置
DE69229842T2 (de) * 1991-03-27 2000-04-20 Fujitsu Ltd Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben
US5171700A (en) * 1991-04-01 1992-12-15 Sgs-Thomson Microelectronics, Inc. Field effect transistor structure and method
JPH05121695A (ja) * 1991-09-30 1993-05-18 Fujitsu Ltd 半導体記憶装置及びその製造方法
KR960009994B1 (ko) * 1992-10-07 1996-07-25 삼성전자 주식회사 반도체 메모리 장치 및 그 제조방법
JP3050717B2 (ja) * 1993-03-24 2000-06-12 シャープ株式会社 半導体装置の製造方法
US5324973A (en) * 1993-05-03 1994-06-28 Motorola Inc. Semiconductor SRAM with trench transistors
US5451534A (en) * 1994-12-14 1995-09-19 United Microelectronics Corporation Method of making single layer thin film transistor static random access memory cell
US5629546A (en) * 1995-06-21 1997-05-13 Micron Technology, Inc. Static memory cell and method of manufacturing a static memory cell
JP2787908B2 (ja) * 1995-12-25 1998-08-20 日本電気株式会社 半導体装置の製造方法

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KR970067838A (ko) 1997-10-13
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