JP4459655B2 - 半導体集積回路装置 - Google Patents

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Description

本発明はセンサーやパワーマネージメント機能を有するアナログ半導体装置に関する。
センサーやパワーマネージメント機能を有するアナログ半導体集積回路装置において、アナログ半導体集積回路装置がMOSトランジスターから構成されている場合、複雑なアナログ信号処理や色々な入力電圧帯に対応するため、MOSトランジスターのしきい値（Threshold Voltage、以降Vthと記す）は1種類の値だけではなく一般に複数のVthを用いる、いわゆるマルチVth手法が用いられる。
図４に示したように従来の半導体集積回路装置においては、MOSトランジスターのVthはイオン注入により値が設定されるが、マルチVthを構成する場合、複数回のフォト工程とイオン注入工程を行いマルチVthを形成していた。（例えば、特許文献１参照）。
特願２０００−３２３５８７号公報（第６頁、図２）
上記の従来の方法において、マルチVthを達成するためには複数回のフォト工程およびイオン注入工程が必要であり、コストの増大や製造工期の長大、即ち製品デリバリーの点で問題を有していた。
上記課題を解決するために、本発明は次の手段を用いた。
（１） MOSトランジスターのソースに結線している配線金属を該ソース側から該MOSトランジスターのゲート電極にオーバラップさせている第1のMOSトランジスターと、ソースに結線している配線金属が該ソース側からゲート電極にオーバラップしていない第2のMOSトランジスターとから成ることを特徴とする半導体集積回路装置とした。
（２） 前記第1のMOSトランジスターの前記ゲート電極にオーバラップしている配線金属のチャネル幅に対するオーバラップ割合は0以上１以下の任意の値であることを特徴とする半導体集積回路装置とした。
（３） 前記第1のMOSトランジスターの前記ゲート電極にオーバラップしている配線金属の該ゲート電極へのオーバラップ量は0.2μm以上であることを特徴とする半導体集積回路装置とした。
本発明によれば、何ら工程を増加させることなくマルチVthを達成することが可能となり、製品デリバリーも非マルチVth手法品の場合と同程度に短くすることが可能となる。
その詳細なメカニズムは後述する。
次に本発明の実施例を図面を用いて説明する。
図１は本発明の第1実施例を示す模式的平面図である。
MOSトランジスター領域を規定するアクティブ領域１０３とMOSトランジスターのゲート電極１０４とMOSトランジスターのソース及びドレインと配線金属とを電気的に結線するためのコンタク１０５とソース配線金属１０７およびドレイン配線金属１０６からなる第１のMOSトランジスター１０１と、第1のMOSトランジスターと同様に構成されている第2のMOSトランジスター１０２を示している。
ここで第１のMOSトランジスターと第２のMOSトランジスターの違いはソース配線金属１０７と１０８のパターンである。通常は第２のMOSトランジスターに示されているようにソース配線金属はゲート電極にオーバラップしていないレイアウトを用いる。
ソース配線金属をゲート電極にオーバラップさせた場合、NMOSであればVthは増大し、PMOSであれば減少、すなわち両方のMOSともにVthの絶対値において増大する。
MOSトランジスターでは一般的に半導体基板とゲート絶縁膜界面に界面準位が存在し、その界面準位はゲート電極とソースおよびドレインとのオーバラップ領域においてその密度は大きい。その界面準位は配線金属と半導体の合金化反応を促進する水素を含む雰囲気中でのシンター処理、もしくはプラズマ窒化膜などの水素を含む保護膜形成の際、水素が絶縁膜中を拡散し半導体基板とゲート絶縁膜界面に達し準位をターミネートし準位密度は低減する。
ゲート電極をオーバラップするようにソースおよびドレイン配線金属をレイアウトすると水素拡散が配線金属により抑制され、従ってそういったレイアウトのMOSにおいては界面準位密度は低減せず、Vthは絶対値で高い値となる。
本発明はこの現象を利用している。図１に示す第１のMOSトランジスターのVthは第２のMOSトランジスターに比べVthの絶対値は高く、何ら工程増なく同一半導体集積回路上にマルチVthを実現可能とする。
図２は本発明の第１のMOSトランジスターの拡大平面図である。Vthの増大具合は図２に示すチャネル幅Bと配線金属のゲート電極へのチャネル幅方向のオーバラップ量Aで可変であり、
A／B＝１００％のときはMOSのゲート絶縁膜厚や基板濃度にもよるが、全くオーバラップしないMOSに比べ約0.3V程度Vthは増大し、A／B＝0の場合は配線金属が全くオーバラップしていないMOSと同じ値となる。Vthの変化具合はこのA／B値に比例するので、従来のフォト工程とイオン注入工程によるマルチVth法に比べパターン設計値を変えることでよりきめの細かいマルチVth化が可能となる。
ドレイン配線金属をゲート電極にオーバラップさせても同様な効果は得られるが、MOSを飽和動作させた場合、Vthの増加程度は小さくソース側の配線金属をオーバラップさせた方が効果的である。なお、配線金属のゲート電極へのオーバラップ量は0.2μm以上あれば本発明の効果が期待できる。
図３は本発明の第2実施例を示す模式的平面図である。実施例１との違いは配線金属が細かく分離されたレイアウトでゲート電極にオーバラップしている点であるが、原理は図1および図２で説明したものと同じであり、このようなレイアウトとしても同様な効果を得られる。
本発明はNMOS、PMOS両方の極性のMOSにおいて適用可能であり、さらにVthがノーマリーオフ型のエンハンスメント、ノーマリーオン型のデプリーションどちらにおいても同じ効果が得られる。
以上本発明によれば、コスト増や製造工期の増大なくマルチVth化が可能であり、従って付加価値の高い高機能なアナログ半導体集積回路装置を提供することが可能となる。
本発明の第1実施例を示す模式的平面図である。 本発明の第1実施例の拡大模式的平面図である。 本発明の第２実施例を示す模式的平面図である。 従来例を示す模式的断面図である。
符号の説明
１０１ 第1のMOSトランジスター
１０２ 第2のMOSトランジスター
１０３ アクティブ領域
１０４ ゲート電極
１０５ コンタクト
１０６ ドレイン配線金属
１０７ ソース配線金属
１０８ ソース配線金属
２０１ 半導体基板
２０２ フォトレジスト
２０３ イオン注入
２０４ フォトレジスト
２０５ イオン注入

Claims (3)

  1. ＭＯＳトランジスターのソースに結線している配線金属をアクティブ領域内で部分的に幅広とすることにより該ソース側から該ＭＯＳトランジスターのゲート電極にオーバラップさせている第１のＭＯＳトランジスターと、ソースに結線している配線金属が該ソース側からゲート電極にオーバラップしていない第２のＭＯＳトランジスターとから成り、前記第１のＭＯＳトランジスターのしきい値電圧の絶対値が、前記第２のＭＯＳトランジスターのしきい値電圧の絶対値よりも大きいことを特徴とする半導体集積回路装置。
  2. 前記第1のＭＯＳトランジスターの前記ゲート電極にオーバラップしている前記配線金属のチャネル幅に対するオーバラップ割合は０以上１以下の任意の値であることを特徴とする請求項１記載の半導体集積回路装置。
  3. 前記第１のＭＯＳトランジスターの前記ゲート電極にオーバラップしている前記配線金属の前記ゲート電極へのオーバラップ量は０．２μｍ以上であることを特徴とする請求項１記載の半導体集積回路装置。
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JP4567396B2 (ja) * 2004-08-10 2010-10-20 セイコーインスツル株式会社 半導体集積回路装置
JP4575079B2 (ja) * 2004-08-10 2010-11-04 セイコーインスツル株式会社 半導体集積回路装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04124835A (ja) * 1990-09-14 1992-04-24 Fujitsu Ltd 半導体装置及びその製造方法
JPH07147412A (ja) * 1993-11-24 1995-06-06 Sony Corp 表示素子基板用半導体装置
KR100214841B1 (ko) * 1996-03-29 1999-08-02 김주용 반도체 소자 및 그의 제조방법
JP2000058852A (ja) * 1998-08-17 2000-02-25 Sanyo Electric Co Ltd 薄膜トランジスタ及びそれを用いた表示装置
JP4641582B2 (ja) * 1998-12-18 2011-03-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6469317B1 (en) * 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6346730B1 (en) * 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate
JP3439379B2 (ja) * 1999-06-10 2003-08-25 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6215187B1 (en) * 1999-06-11 2001-04-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JP3737045B2 (ja) * 2001-11-13 2006-01-18 株式会社リコー 半導体装置
KR100487521B1 (ko) * 2002-03-19 2005-05-03 삼성전자주식회사 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법

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