JP2007250684A - 回路基板及び表示装置 - Google Patents

Abstract

【課題】レイアウトの効率化が図れ、デバイス面積を縮小することができる回路基板及び液晶表示装置を提供する。
【解決手段】第１半導体層、絶縁膜及び第１ソース電極がこの順に積層された第１薄膜トランジスタと、第１ソース電極に接続された第２ゲート電極を有する第２薄膜トランジスタとを基板上に有する回路基板であって、上記回路基板は、第１半導体層と第１ソース電極とを接続する第１導電部と、第１ソース電極と第２ゲート電極とを接続する第２導電部とが、絶縁膜の共通の開口部に設けられた回路基板である。
【選択図】図１

Description

本発明は、回路基板及び表示装置に関する。より詳しくは、液晶表示パネル等の構成部材として好適な回路基板及び表示装置に関するものである。

半導体集積回路の高集積化に伴い、ＭＯＳトランジスタのゲート長やコンタクトホール径が縮小されている。例えば、ある半導体集積回路を微細化された設計基準（デザインルール）で製造する場合、基本的なレイアウトは同一にして、全体の寸法をほぼ同じ割合で縮小（リニアシュリンク）することにより、集積化が図られてきた。このような集積化の際に、全ての設計基準が同じ割合で縮小されればよいが、必ずしもリニアシュリンクが可能であるとは限らず、プロセス上の工夫が必要となってくる。

ところで、コンタクトホール径は、設計基準として重要であるが、コンタクトホールの周囲には、拡散領域やメタル配線等と重ね合わせるためのマージンが存在する。このマージンは、コンタクトホール径と同じ割合で縮小することができないため、高集積化の妨げとなる。これに対し、１つのコンタクトホールで３以上の接点を接続する、いわゆる共通コンタクトという考え方がある。このような共通コンタクトを適用したものとしては、例えば、第１導電型の半導体基板の表面に形成された第２導電型の高不純物濃度拡散領域が基板上のポリシリコン電極及びメタル配線に電気的に接続される接点を有する半導体装置において、この接点は基板上に形成された下層の第１絶縁膜及び上層の第２絶縁膜を通して前記拡散領域上にあけられたコンタクトを有し、ポリシリコン電極が第１、第２の絶縁膜の間に挟まれて形成されているとともに、コンタクトホール内に露出しており、メタル配線がそのコンタクトホールを介してポリシリコン電極及び拡散領域にともに接触している半導体装置が開示されている（例えば、特許文献１参照。）。これによれば、コンタクトの集積度を向上させることができるものの、工程を簡略化するという点で工夫の余地があった。

また、半導体層と、前記半導体層上を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の配線と、前記第１の配線を覆うように前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の配線と、前記半導体層のソース領域又はドレイン領域と前記第１の配線と前記第２の配線とを前記第１及び第２の絶縁膜を貫通するひとつのコンタクトホールを介して導通する導通部とを具備する半導体装置及び電気光学装置が開示されている（例えば、特許文献２、３参照。）。しかしながら、これらによれば、マスクの重ね合わせズレにより、コンタクト部の面積の低下が起こるという点で改善の余地があった。

更に、それぞれの絶縁されたゲート電極同士が互いに接続されているおり、かつそれぞれのドレイン拡散部が共用コンタクト位置において共通接続されている第一及び第二電界効果トランジスタを有する集積回路構成体が開示されている（例えば、特許文献４参照。）。しかしながら、これによれば、マスクの重ね合わせズレにより、コンタクト部の面積の低下が起こることがあるという点で改善の余地があった。
特開平８−１３０２４６号公報 特開２０００−３５７７３５号公報 特開２００４−２７２２９３号公報 特開平９−２２９５１号公報

本発明は、上記現状に鑑みてなされたものであり、レイアウトの効率化が図れ、デバイス面積を縮小することができる回路基板及び表示装置を提供することを目的とするものである。

本発明者らは、第１半導体層、絶縁膜及び第１ソース電極がこの順に積層された第１薄膜トランジスタ（以下「第１ＴＦＴ」ともいう。）と、第１ソース電極に接続された第２ゲート電極を有する第２薄膜トランジスタ（以下「第２ＴＦＴ」ともいう。）とを基板上に有する回路基板のデバイス面積の縮小化について種々検討したところ、従来の構成では、例えば図９に示すように、第１半導体層５１と第１ソース電極５２とを接続する第１導電部と、第１ソース電極５２と第２ゲート電極６１とを接続する第２導電部とが、別々の絶縁膜の開口部５０ａ、５０ｂに設けられていることに着目した。そして、例えば図１（ｂ）及び２（ｂ）に示すように、第１導電部１３と第２導電部１４とを絶縁膜９の共通の開口部５０に設けることにより、絶縁膜９の開口部の数が削減され、また、開口部間のマージンを削減することができるため、レイアウトの効率化が図れる結果、デバイス面積を縮小することができることを見いだした。更に、このようなデバイス面積縮小の効果は、回路基板においては、高集積度が要求されるために、技術水準から予測される範囲を超えた顕著なものであることを見いだした。そして、このような効果は、場合によっては工程を変更することなく得られるものであることも見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。

すなわち、本発明は、第１半導体層、絶縁膜及び第１ソース電極がこの順に積層された第１薄膜トランジスタと、第１ソース電極に接続された第２ゲート電極を有する第２薄膜トランジスタとを基板上に有する回路基板であって、上記回路基板は、第１半導体層と第１ソース電極とを接続する第１導電部と、第１ソース電極と第２ゲート電極とを接続する第２導電部とが、絶縁膜の共通の開口部に設けられた回路基板（以下「第１回路基板」ともいう。）である。
以下に本発明を詳述する。

本発明の第１回路基板は、第１半導体層、絶縁膜及び第１ソース電極がこの順に積層された第１ＴＦＴと、第１ソース電極に接続された第２ゲート電極を有する第２ＴＦＴとを基板上に有する。上記第１回路基板としては、静的ＲＡＭ（ＳＲＡＭ）等が挙げられる。

上記第１回路基板は、第１半導体層と第１ソース電極とを接続する第１導電部と、第１ソース電極と第２ゲート電極とを接続する第２導電部とが、絶縁膜の共通の開口部に設けられたものである。これによれば、例えば図１（ｂ）及び２（ｂ）に示すように、第１導電部及び第２導電部が絶縁膜の共通の開口部に形成されることから、工程を変更することなく、それぞれが図８等に示すように絶縁膜の別々の開口部に形成される形態に比して、レイアウト面積を削減することができる。
なお、第１導電部と第２導電部とが絶縁膜の共通の開口部に設けられた構造においては、図１等に示すように、第１導電部と第２導電部とが同一の開口部に設けられることになる。そして、本発明の作用効果を奏することができるように、通常は、このような構造が基板上に複数設けられることになる。

なお、上記絶縁膜の開口部を形成する際、マスクの重ね合わせずれが生じることがあり、コンタクト面積が変化してしまうことがある。本発明の形態においては、第１半導体層（通常は、不純物拡散部）と第１導電部（通常は第１ソース電極の材料からなる。）とのコンタクト抵抗は、コンタクト面積に依存して変化することから、そのコンタクト面積が変化すると、絶縁膜の共通の開口部と共通化していない開口部とで、コンタクト抵抗が異なり、回路設計に支障を生ずる。したがって、絶縁膜の共通の開口部は、共通化する前の各々の開口部よりも面積が大きいことが好ましい。これにより、回路内のコンタクト抵抗の差異を小さくすることができ、場合によっては全てのコンタクト抵抗を略同等にすることができる。また、絶縁膜の共通の開口部は、平面視したときの形状（以下「平面形状」ともいう。）は、正方形状、円形状等であってもよいが、回路内の全てのコンタクト抵抗を略同等にするためには、歪な形状が好ましく、例えば、長方形、楕円形、半楕円形等が好ましい。なお、平面形状を長方形や楕円形等とすると、正方形状、円形状等である形態に比べて、コンタクト径は大きくなるが、その弊害は小さく、共通化する前の開口部間のマージンを削減することができるためにレイアウト面積の縮小の効果は得られるとともに、コンタクト抵抗の増大は小さい又はないと考えられる。

本発明の第１回路基板は、上記第１ＴＦＴ及び第２ＴＦＴを構成要素として有するものである限り、その他の構成要素を有していても有していなくてもよく、特に限定されるものではない。上記第１ＴＦＴ及び第２ＴＦＴは、通常は、ガラス等の絶縁材料からなる基板上に、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、すなわち金属（Ｍｅｔａｌ）からなるゲート電極、半導体層を構成する原子の酸化物（Ｏｘｉｄｅ）からなる絶縁膜、及び、半導体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）からなる半導体層がこの順に積層された構造を有する。上記半導体層としては、例えばシリコン電極が挙げられる。

このようなＭＯＳ構造としては、例えばゲート電極の材料としてアルミニウム（Ａｌ）を用いたアルミニウムゲートＭＯＳ構造が挙げられるが、他にも、ゲート電極の材料として多結晶シリコン（ｐ−Ｓｉ）を用いたもの（シリコンゲートＭＯＳ構造）等であってもよく、特に限定されない。
なお、上記第１導電部と第２導電部との境界については特に限定されず、通常は、これらの導電部は、同一の材料からなり、同一の工程で形成されるため、当該境界は、存在しない。

上記第１半導体層は、不純物拡散部を部分的に有することが好ましく、チャネル領域を挟んで一対の不純物拡散部を有することがより好ましい。一対の不純物拡散部は、通常、ソース及びドレイン領域ともいう。不純物としては、ｎ型及びｐ型の不純物が挙げられ、具体的には、ｎ型の不純物としては、リン（Ｐ）等が挙げられ、ｐ型の不純物としては、ホウ素（Ｂ）等が挙げられる。

本発明の第１回路基板における好ましい形態について以下に詳しく説明する。
上記絶縁膜の共通の開口部は、平面視したときの形状（以下「平面形状」ともいう。）が、第１導電部と第２導電部とを長手方向に含む形状であることが好ましい。例えば、絶縁膜の共通の開口部は、平面視したときの形状が、第１導電部と第２導電部とを長手方向に含む長方形、楕円形又は半楕円形であることが好ましい。すなわち、絶縁膜の共通の開口部は、平面視したときの形状が、第１導電部と第２導電部とを結ぶ方向を長手方向とする長方形、楕円形又は半楕円形であることが好ましい。これによれば、例えば図３（ａ）及び（ｂ）に示すように、マスクの重ね合わせずれによるコンタクト面積の変化量を低減できることから、回路内の全てのコンタクト抵抗をより確実に略同等にすることができる。また、長手方向を有する平面形状によれば、平面形状が正方形や円である形態に比べて、開口部を構成する側面の傾斜を小さくすることができることから、断線等を低減することができる結果、信頼性を向上させることができる。

上記絶縁膜の共通の開口部は、平面形状が、第１導電部と第２導電部とを結ぶ方向を長手方向とする楕円形であることがより好ましい。通常は、フォトエッチング法により開口部の平面形状を長方形にすることは困難であり、開口部の平面形状を楕円形にすることは、回路設計の面で有利である。

上記絶縁膜の共通の開口部は、平面形状が、第１導電部と第２導電部とを結ぶ方向を長手方向とする半楕円形であることがより好ましく、更に好ましくは、第１導電部と第２導電部とを結ぶ方向を長手方向とする横長略半楕円形である。フォトエッチング法により開口部を形成する際に、通常は、平面形状が長方形の開口部を有するマスクを用いて露光工程が行われるところ、このような露光工程を経て形成された開口部の形状としては、通常は横長略半楕円形等が得られることから、回路設計の面で更に有利である。

上記第１導電部及び第２導電部は、第１ソース電極の材料からなることが好ましい。すなわち、第１導電部及び第２導電部は、第１ソース電極と一体化されていることが好ましい。これによれば、例えば図４（ａ）及び（ｂ）に示すように、第１導電部、第２導電部及び第１ソース電極を一括して形成することができることから、第１導電部及び第２導電部を形成する工程を別途設ける必要がなく、製造工程の簡略化を図ることができる。

上記第１半導体層は、少なくとも一部が平面視したときに第２ゲート電極と重複することが好ましい。これによれば、例えば図５（ａ）及び（ｂ）に示すように、絶縁膜の開口部の面積（コンタクト面積）をより低減することができ、レイアウト面積をより削減することができる。また、絶縁膜をエッチングして開口部を形成する際に、第１半導体層と第２ゲート電極との隙間部分がオーバーエッチングされるのを防ぐことができる。すなわち、オーバーエッチングによる段差の発生を回避することができるため、断線等を抑制することができる。なお、この場合、例えば図５（ｂ）に示すように、第２ゲート電極が第１半導体層上に積層されていてもよく、例えば図６に示すように、第１半導体層が第２ゲート電極上に積層されていてもよい。また、第１半導体層と第２ゲート電極との重なり面積は、設計基準（デザインルール）に基づいて定められることが好ましい。

上記第１回路基板は、更に、第３半導体層、絶縁膜、及び、第１ソース電極に接続された第３ソース電極がこの順に積層された第３薄膜トランジスタを基板上に有し、第３半導体層と第３ソース電極とを接続する第３導電部が、第１導電部及び第２導電部と共通の絶縁膜の開口部に設けられたことが好ましい。これによれば、第１導電部、第２導電部及び第３導電部が絶縁膜の共通の開口部に形成されることから、工程を変更することなく、これらが絶縁膜の別々の開口部に形成される形態に比して、レイアウト面積を削減することができる。また、ＣＭＯＳ回路等のインバータ回路においては、この形態が適用可能な箇所が多数存在することから、上述のレイアウト面積削減の効果は、技術水準から予測される範囲を超えた顕著なものである。なお、上記第３ＴＦＴもまた、通常は、ガラス等の絶縁材料からなる基板上に、ＭＯＳ構造を有するものである。上記第１導電部と第２導電部と第３導電部との境界については特に限定されず、通常は、これらの導電部は、同一の材料からなり、同一の工程で形成されるため、当該境界は、存在しない。

上記第１導電部、第２導電部、第３導電部及び第３ソース電極は、第１ソース電極の材料からなることが好ましい。これによれば、第３ソース電極と第１ソース電極とを共通化することにより、レイアウト面積（コンタクト面積）をより削減することができる。また、第１導電部、第２導電部、第３導電部、第１ソース電極及び第３ソース電極を一括して形成することができることから、製造工程の簡略化を図ることができる。

上記第１半導体層は、少なくとも一部が平面視したときに第３半導体層と隣接又は重複することが好ましい。これによれば、レイアウト面積を更に削減することができる。また、エッチングで開口部を形成する際に、第１半導体層と第３半導体層との隙間部分がオーバーエッチングされるのを防ぐことができる。すなわち、オーバーエッチングによる段差の発生を回避することができるため、断線等を抑制することができる。
なお、第１半導体層と第３半導体層とが隣接する形態としては、形成容易の観点から、第１半導体層と第３半導体層とが同一の半導体層内に形成された形態が好ましい。また、第１半導体層が第３半導体層と重複する場合、第１半導体層が第３半導体層上に積層されていてもよく、第３半導体層が第１半導体層上に積層されていてもよい。
なお、第１半導体層、第２ゲート電極及び第３半導体層が平面視したときに互いに重複する場合には、それらの積層順序は、特に限定されない。また、第１半導体層、第２ゲート電極及び第３半導体層の重なり面積は、設計基準（デザインルール）に基づいて定められることが好ましい。

上記第１薄膜トランジスタ及び第３薄膜トランジスタは、第１相補的ＭＯＳトランジスタを構成し、上記第２薄膜トランジスタは、第２相補的ＭＯＳトランジスタであることが好ましい。これによれば、第１ＴＦＴ及び第３ＴＦＴのソース電極（ドレイン電極）を共通化することにより、レイアウト面積の小さいインバータ回路を構成することができる。更に、第１ＴＦＴ及び第３ＴＦＴのソース電極とともに第２ＴＦＴのゲート電極も共通化することにより、レイアウト面積をより削減することができるとともに、この形態のように複数の相補的ＭＯＳトランジスタを接続することにより、インバータチェーンにも適用することができる。
上記第１ＴＦＴ及び第３ＴＦＴは、どちらがＰチャネルＭＯＳトランジスタであってもよく、ＮチャネルＭＯＳトランジスタであってもよい。
なお、通常は、第１ＴＦＴ及び第３ＴＦＴのゲート電極は、直列接続されており、第２相補的ＭＯＳトランジスタを構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのゲート電極もまた、直列接続されている。

本発明はまた、第１半導体層、絶縁膜及び第１ソース電極がこの順に積層された第１薄膜トランジスタと、第３半導体層、絶縁膜、及び、第１ソース電極に接続された第３ソース電極がこの順に積層された第３薄膜トランジスタとを基板上に有する回路基板であって、上記回路基板は、第１半導体層と第１ソース電極とを接続する第１導電部と、第３ソース電極と第３半導体層とを接続する第３導電部とが、絶縁膜の共通の開口部に設けられた回路基板（以下「第２回路基板」ともいう。）でもある。本発明の第２回路基板は、第１導電部と共通の絶縁膜の開口部に形成される導電部が第３導電部であること以外は、本発明の第１回路基板と同様の構成を有する。したがって、本発明の第２回路基板によれば、本発明の第１回路基板と同様の作用効果を得ることができる。
上記第２回路基板としては、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路等が挙げられる。
なお、上記第１導電部と第１ソース電極との境界、及び、第３導電部と第３ソース電極との境界、第１ソース電極と第３ソース電極との境界については特に限定されず、通常は、これらは、同一の材料からなり、同一の工程で形成されるため、当該境界は存在しない。

本発明の第２回路基板における好ましい形態について以下に説明する。なお、詳細な説明は、本発明の第１回路基板における説明を参照するものとする。
上記絶縁膜の共通の開口部は、平面視したときの形状が、第１導電部と第３導電部とを長手方向に含む長方形、楕円形又は半楕円形であることが好ましい。
上記第１導電部、第３導電部及び第３ソース電極は、第１ソース電極の材料からなることが好ましい。すなわち、第１導電部、第３導電部及び第３ソース電極は、第１ソース電極と一体化されていることが好ましい。
また、上記第１半導体層は、少なくとも一部が平面視したときに第３半導体層と隣接又は重複することが好ましい。
更に、上記第１薄膜トランジスタ及び第３薄膜トランジスタは、相補的ＭＯＳトランジスタを構成することが好ましい。
これらによれば、本発明の第１回路基板と同様の作用効果を奏することができる。

本発明は更に、上記第１回路基板及び／又は第２回路基板を含んで構成された表示装置でもある。本発明の回路基板によれば、レイアウトの効率化が可能であることから、回路の小型化が可能であり、高性能化又は小型化が可能な表示装置を提供することができる。
上記表示装置としては特に限定されず、例えば、液晶表示装置、有機エレクトロルミネセンス表示装置等が挙げられる。本発明の回路基板は、液晶表示装置において、液晶ドライバー回路等として搭載されていることが好ましい。

本発明の回路基板は、上述した構成を有することから、コンタクト面積を削減することにより、レイアウトの効率化を図ることができ、デバイス面積を縮小することができる。

以下に実施形態を掲げ、本発明を更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。

（実施形態１）
図７（ａ）は、本発明の実施形態１に係る回路基板の回路図である。また、図７（ｂ）は、この回路基板の平面模式図であり、（ｃ）及び（ｄ）はそれぞれ、（ｂ）中のＡ−Ｂ線及びＣ−Ｄ線における断面模式図である。
本実施形態に係る回路基板は、ＮチャネルＭＯＳトランジスタ（第１薄膜トランジスタ）１０ｎとＰチャネルＭＯＳトランジスタ（第３薄膜トランジスタ）１０ｐとからなるＣＭＯＳトランジスタ１０とＰチャネルＭＯＳトランジスタ２０ｐとＮチャネルＭＯＳトランジスタ２０ｎからなるＣＭＯＳトランジスタ（第２薄膜トランジスタ）２０とを含む。

本実施形態では、図７（ａ）の破線で囲んだ箇所を１つのコンタクトで済ませている。すなわち、図７（ｂ）及び（ｃ）に示すように、ＣＭＯＳトランジスタ１０において、ｎ型不純物拡散層１５ｎとｐ型不純物拡散層１５ｐとが同一の半導体層１５内に形成され、それらの境界領域に設けられた絶縁膜９の開口部５０内において、ＮチャネルＭＯＳトランジスタ１０ｎ及びＰチャネルＭＯＳトランジスタ１０ｐのソース電極であるソース電極（第１ソース電極、第３ソース電極）７が、ｎ型不純物拡散層１５ｎとｐ型不純物拡散層１５ｐとを電気的に接続している。また、図７（ｂ）及び（ｄ）に示すように、絶縁膜の開口部５０内では、ＣＭＯＳトランジスタ２０のゲート電極（第２ゲート電極）４１が半導体層１５に重複するように配置されており、ソース電極７とＣＭＯＳトランジスタ２０のゲート電極４１とが電気的に接続されている。
なお、図７（ｂ）に示すように、絶縁膜９の開口部５０の平面形状は、ゲート電極４１の伸長方向を長手方向とする長方形である。

したがって、本実施形態によれば、ＮチャネルＭＯＳトランジスタ１０ｎのソース電極とｎ型不純物拡散層１５ｎとを接続するための絶縁膜の開口部、ＰチャネルＭＯＳトランジスタ１０ｐのソース電極とｐ型不純物拡散層１５ｐとを接続するための絶縁膜の開口部、及び、これらのソース電極とＣＭＯＳトランジスタ２０のゲート電極４１とを接続するための絶縁膜の開口部が開口部５０として一体的に設けられていることから、それらが個別に設けられた形態に比して、コンタクト面積を大幅に削減することができ、デバイス面積を大幅に縮小することができる。また、ｎ型不純物拡散層１５ｎとｐ型不純物拡散層１５ｐとが隣接して配置されており、ゲート電極４１が半導体層１５に重複して配置されていることから、コンタクト面積を更に削減することができる。また、開口部５０の面積を、共通化する前の各々の開口部の面積よりも大きくすることにより、回路基板内のコンタクト抵抗を略同等にすることができるため、回路設計が容易である点で好適である。更に、絶縁膜９の開口部５０の平面形状が、ｎ型不純物拡散層１５ｎ及びｐ型不純物拡散層１５ｐとゲート電極４１とを長手方向に含む長方形であることから、マスクの重ね合わせずれによるコンタクト面積の変化量を低減でき、回路内の全てのコンタクト抵抗をより確実に略同等にすることができる。なお、開口部５０の平面形状は、形成容易の観点から、ｎ型不純物拡散層１５ｎ及びｐ型不純物拡散層１５ｐとゲート電極４１とを長手方向に含む楕円形や半楕円形が好ましく、横長略半楕円形がより好ましい。そして、図７（ｃ）及び（ｄ）に示すように、ｎ型不純物拡散層１５ｎとｐ型不純物拡散層１５ｐとが隙間がなく配置されており、これらの２層とゲート電極４１とが隙間がなく配置されていることから、開口部５０を形成する際のオーバーエッチングを防ぐことができ、断線等を抑制することができる。
また、本実施形態のようなトランジスタの組み合わせによれば、インバータ構成が可能で、更にインバータチェーンにも適用することができる。なお、インバータチェーンにおいては、本実施形態が適用可能な箇所が多数存在することから、上述のデバイス面積縮小の効果は、技術水準から予測される範囲を超えた顕著なものである。

（実施形態２）
図８（ａ）は、本発明の実施形態２に係る回路基板の回路図である。また、図８（ｂ）は、この回路基板の平面模式図であり、（ｃ）は、（ｂ）中のＡ−Ｂ線における断面模式図である。
本実施形態に係るデコーダ回路では、図８（ａ）に示すように、ＰチャネルＭＯＳトランジスタ（第１薄膜トランジスタ）１０ｐとＮチャネルＭＯＳトランジスタ（第３薄膜トランジスタ）１０ｎとが直列回路を構成したものであり、それぞれのゲート電極がオンになったとき、直列に接続された各トランジスタに電流が流れる。

本実施形態では、図８（ａ）の破線で囲まれた箇所を１つのコンタクトで済ませている。すなわち、図８（ｂ）及び（ｃ）に示すように、ＣＭＯＳトランジスタ１０において、ｎ型不純物拡散層１５ｎとｐ型不純物拡散層１５ｐとが同一の半導体層１５内に形成され、それらの境界領域に設けられた絶縁膜９の開口部５０内において、ＮチャネルＭＯＳトランジスタ１０ｎ及びＰチャネルＭＯＳトランジスタ１０ｐのソース電極であるソース電極（第１ソース電極、第３ソース電極）７が、ｎ型不純物拡散層１５ｎとｐ型不純物拡散層１５ｐとを電気的に接続している。

したがって、本実施形態によれば、ＮチャネルＭＯＳトランジスタ１０ｎのソース電極とｎ型不純物拡散層１５ｎとを接続するための絶縁膜の開口部、ＰチャネルＭＯＳトランジスタ１０ｐのソース電極とｐ型不純物拡散層１５ｐとを接続するための絶縁膜の開口部が開口部５０として一体的に設けられていることから、それらが個別に設けられた形態に比して、コンタクト面積を大幅に削減することができ、デバイス面積を大幅に縮小することができる。また、開口部５０の面積を、共通化する前の各々の開口部の面積よりも大きくすることにより、回路基板内のコンタクト抵抗を略同等にすることができるため、回路設計が容易である点で好適である。更に、図８（ｂ）及び（ｃ）に示すように、ｎ型不純物拡散層１５ｎとｐ型不純物拡散層１５ｐとが隙間なく配置されていることから、開口部５０を形成する際のオーバーエッチングを防ぐことができ、断線等を抑制することができる。なお、図８（ｂ）では、開口部５０の平面形状が正方形であるが、回路基板内のすべてのコンタクト抵抗を略同等にする観点からは、ｎ型不純物拡散層１５ｎとｐ型不純物拡散層１５ｐとを長手方向に含む長方形、楕円形又は半楕円形が好ましく、形成容易の観点からは、ｎ型不純物拡散層１５ｎとｐ型不純物拡散層１５ｐとを長手方向に含む横長略半楕円形がより好ましい。

（ａ）は、本発明の第１回路基板の一構成を示す平面模式図であり、（ｂ）は、（ａ）中のＡ−Ｂ線における断面模式図である。 （ａ）は、本発明の第１回路基板の一構成を示す平面模式図であり、（ｂ）は、（ａ）中のＡ−Ｂ線における断面模式図である。（ｃ）は、（ａ）の変形例を示す平面模式図である。 （ａ）及び（ｂ）は、本発明の第１回路基板の一構成を示す平面模式図である。 （ａ）及び（ｂ）は、本発明の第１回路基板の一構成を示す断面模式図である。 （ａ）は、本発明の第１回路基板の一構成を示す平面模式図であり、（ｂ）は、（ａ）中のＡ−Ｂ線における断面模式図である。 図５（ａ）の変形例を示す断面模式図である。 （ａ）は、本発明の実施形態１に係る回路基板の回路図である。（ｂ）は、この回路基板の平面模式図であり、（ｃ）及び（ｄ）はそれぞれ、（ｂ）中のＡ−Ｂ線及びＣ−Ｄ線における断面模式図である。 （ａ）は、本発明の実施形態２に係る回路基板の回路図である。（ｂ）は、この回路基板の平面模式図であり、（ｃ）は、（ｂ）中のＡ−Ｂ線における断面模式図である。 （ａ）は、従来の回路基板の構成を示す平面模式図であり、（ｂ）は、（ａ）中のＡ−Ｂ線における断面模式図である。

符号の説明

８：絶縁基板（基板）
９：絶縁膜
１０：相補的ＭＯＳ（ＣＭＯＳ）トランジスタ
１０ｎ：ＮチャネルＭＯＳトランジスタ（第３薄膜トランジスタ）
１０ｐ：ＰチャネルＭＯＳトランジスタ（第１薄膜トランジスタ）
１１：半導体層（第１半導体層）
１２：ソース電極（第１ソース電極）
１３：第１導電部
１４：第２導電部
１５：半導体層
１５ｎ：ｎ型不純物拡散層
１５ｐ：ｐ型不純物拡散層
２０：ＣＭＯＳトランジスタ（第２薄膜トランジスタ）
２０ｎ：ＮチャネルＭＯＳトランジスタ
２０ｐ：ＰチャネルＭＯＳトランジスタ
２１：ゲート電極（第２ゲート電極）
２２：ＣＭＯＳトランジスタ１０のゲート電極
２２ｎ：ＮチャネルＭＯＳトランジスタのゲート電極
２２ｐ：ＰチャネルＭＯＳトランジスタのゲート電極
３１、６１、７１：ゲート電極
４１：ＣＭＯＳトランジスタ２０のゲート電極（第２ゲート電極）
５０：絶縁膜の開口部（絶縁膜の共通の開口部）
５０ａ、５０ｂ：絶縁膜の開口部
５１、８１：半導体層
５２：ソース電極

Claims (14)

1. 第１半導体層、絶縁膜及び第１ソース電極がこの順に積層された第１薄膜トランジスタと、第１ソース電極に接続された第２ゲート電極を有する第２薄膜トランジスタとを基板上に有する回路基板であって、
   該回路基板は、第１半導体層と第１ソース電極とを接続する第１導電部と、第１ソース電極と第２ゲート電極とを接続する第２導電部とが、絶縁膜の共通の開口部に設けられたことを特徴とする回路基板。
2. 前記絶縁膜の共通の開口部は、平面視したときの形状が、第１導電部と第２導電部とを長手方向に含む長方形、楕円形又は半楕円形であることを特徴とする請求項１記載の回路基板。
3. 前記第１導電部及び第２導電部は、第１ソース電極の材料からなることを特徴とする請求項１又は２記載の回路基板。
4. 前記第１半導体層は、少なくとも一部が平面視したときに第２ゲート電極と重複することを特徴とする請求項１〜３のいずれかに記載の回路基板。
5. 前記回路基板は、更に、第３半導体層、絶縁膜、及び、第１ソース電極に接続された第３ソース電極がこの順に積層された第３薄膜トランジスタを基板上に有し、
   第３半導体層と第３ソース電極とを接続する第３導電部が、第１導電部及び第２導電部と共通の絶縁膜の開口部に設けられたことを特徴とする請求項１〜４のいずれかに記載の回路基板。
6. 前記第１導電部、第２導電部、第３導電部及び第３ソース電極は、第１ソース電極の材料からなることを特徴とする請求項５記載の回路基板。
7. 前記第１半導体層は、少なくとも一部が平面視したときに第３半導体層と隣接又は重複することを特徴とする請求項５又は６記載の回路基板。
8. 前記第１薄膜トランジスタ及び第３薄膜トランジスタは、第１相補的ＭＯＳトランジスタを構成し、
   前記第２薄膜トランジスタは、第２相補的ＭＯＳトランジスタである
   ことを特徴とする請求項５〜７のいずれかに記載の回路基板。
9. 第１半導体層、絶縁膜及び第１ソース電極がこの順に積層された第１薄膜トランジスタと、第３半導体層、絶縁膜、及び、第１ソース電極に接続された第３ソース電極がこの順に積層された第３薄膜トランジスタとを基板上に有する回路基板であって、
   該回路基板は、第１半導体層と第１ソース電極とを接続する第１導電部と、第３ソース電極と第３半導体層とを接続する第３導電部とが、絶縁膜の共通の開口部に設けられたことを特徴とする回路基板。
10. 前記絶縁膜の共通の開口部は、平面視したときの形状が、第１導電部と第３導電部とを長手方向に含む長方形、楕円形又は半楕円形であることを特徴とする請求項９記載の回路基板。
11. 前記第１導電部、第３導電部及び第３ソース電極は、第１ソース電極の材料からなることを特徴とする請求項９又は１０記載の回路基板。
12. 前記第１半導体層は、少なくとも一部が平面視したときに第３半導体層と隣接又は重複することを特徴とする請求項９〜１１のいずれかに記載の回路基板。
13. 前記第１薄膜トランジスタ及び第３薄膜トランジスタは、相補的ＭＯＳトランジスタを構成することを特徴とする請求項９〜１２のいずれかに記載の回路基板。
14. 請求項１〜１３のいずれかに記載の回路基板を含んで構成されたことを特徴とする表示装置。

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