TWI536189B - Semiconductor integrated circuit device manufacturing method and semiconductor integrated circuit device - Google Patents

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TWI536189B
TWI536189B TW098120725A TW98120725A TWI536189B TW I536189 B TWI536189 B TW I536189B TW 098120725 A TW098120725 A TW 098120725A TW 98120725 A TW98120725 A TW 98120725A TW I536189 B TWI536189 B TW I536189B
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Hiroharu Shimizu
Masakazu Nishibori
Toshihiko Ochiai
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Renesas Electronics Corp
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Description

半導體積體電路裝置之製造方法及半導體積體電路裝置
本發明係關於一種半導體積體電路裝置之製造技術及半導體積體電路裝置,特別係關於一種可有效適用於具有微細之半導體元件及佈線之半導體積體電路裝置之製造之技術。
以往,在半導體積體電路裝置之布局設計之際,使供電用之擴散層於一方向延伸,將構成期望之電路之MOS電晶體配置於其間而將該等辨識作為單元。有關此種單元之布局之1例,例如,記載於日本特開2006-253375號公報(專利文獻1)。又,形成於一方向延伸之供電用之擴散層有時也稱為「分接頭(tap)」。
日本特開平11-135734號公報(專利文獻2)係揭示:在具有由汲極區域與p型阱所構成之二極體之半導體裝置中,汲極區域之接觸部之邊與阱分接頭區域之接觸部之邊之距離為L1,前述汲極區域之接觸部之另一邊與阱分接頭區域之另一接觸部之距離為L2時,L2≧L1之技術。設定此種條件時,可有效防止前述二極體之不帶有雪崩擊穿之ESD(靜電放電)下之靜電破壞。
日本特開2007-73885號公報(專利文獻3)係揭示:在複數基本單元所構成之半導體積體電路裝置中,可不損及積體度而供應複數種電源之技術。
日本特開2006-228982號公報(專利文獻4)係揭示:在排列具有電路形成用之電路用擴散層之複數標準單元之半導體積體電路裝置中,以預定之間隔配置,並以互異之相位形成鄰接之標準單元彼此之電路用擴散層時,可在其鄰接之電路用擴散層之附近非連續地形成取得電源電位或接地電位用之分接頭用擴散層之技術。藉此,可較容易地使圖案高積體化而不致於降低圖案之解像度,且無相位矛盾等之缺失。
[專利文獻1]
日本特開2006-253375號公報
[專利文獻2]
日本特開平11-135734號公報
[專利文獻3]
日本特開2007-73885號公報
[專利文獻4]
日本特開2006-228982號公報
近年來,隨著形成半導體積體電路之各個電路單元之小型化之進行,不僅需使配置於電路單元內之半導體元件及佈線微細化,且需無浪費地利用電路單元內,以配置半導體元件及佈線。
單元之高度(與分接頭正交之方向之單元之長度)決定於可通過單元上之佈線數,特別是決定於第2層佈線(M2佈線)與第3層佈線(M3佈線)之匹配性。具體而言,決定於第2層佈線(M2佈線)之最小佈線間距。例如,在如圖14所示之單元中,分接頭間可通過6條佈線,加上單方之分接頭上之佈線,被辨識為可通過7條佈線之單元。此種單元稱為7間距單元。又,所謂最小佈線間距,係指最小加工尺寸所形成之第2層佈線之寬度、與最小加工尺寸所形成之佈線間隔相加之值。在此,在以往之單元中,以8間距單元或9間距單元為主流。本發明人為了進一步縮小晶片尺寸,嘗試實現如圖11所示之7間距單元。本發明人等在將半導體元件及佈線配置於進行小型化後之電路單元內之際,發現存在有如以下之課題。
圖11係形成有包含於上述半導體積體電路之邏輯電路之電路單元之要部平面圖。
在電路單元區域內,形成閘極電極101、形成有MISFET(Metal Insulator Semiconductor Field Effect Transistor;金屬絕緣體半導體場效電晶體)之源極‧汲極之活性區域102、佈線103、104、及電性連接佈線103、104與活性區域102或閘極電極101之插塞105、106、107,藉由此等各構件形成電路單元。佈線104及與佈線104連接之插塞106係作為供應電源電位或基準電位之供電用,可被供應高於與閘極電極101電性連接之佈線103及插塞105之電位。又,為傳導大的電位,將複數插塞106以等間隔配置於佈線104下。又,圖12及圖13係使該等閘極電極101、活性區域102、佈線103、104、及插塞105、106、107之構成與其他構件之連接狀況容易瞭解用之要部平面圖,在圖12中,僅圖示閘極電極101、活性區域102、及插塞105、106、107,在圖13中,僅圖示佈線103、104及插塞105、106、107。
而,為防止來自電位差較大的電源電位或基準電位之雜訊影響到閘極電極101而引起誤動作,要求連接於閘極電極101之插塞105與供應電源電位或基準電位之插塞106之間需隔開特定值(例如插塞105之徑之1.5倍)以上。在此,在如圖11~圖13之平面布局所示之插塞106中,插塞106A呈現與插塞105中之插塞105A無法隔開特定值以上。作為消除此種缺失之手段之一,可考慮調整閘極電極101及佈線103之平面布局。但,在已進行小型化之電路單元中,欲無浪費地利用電路單元內而調整所配置之閘極電極101及佈線103之平面布局相當困難。又,作為消除上述缺失之另一手段,可考慮擴大電路單元區域而使插塞106A與插塞105A充分隔開,但另一方面,卻會發生電路單元之小型化難以實現之問題。
本發明之目的在於提供一種可將電路單元小型化之技術。
又,本發明之另一目的在於提供一種即使是進行小型化之電路單元,也可防止電路可靠性之降低之電路布局之設計方法。
本發明之前述及其他目的與新穎特徵將可由本專利說明書之記述及附圖獲得明確之瞭解。
本案所揭示之發明中,簡單說明代表性之發明之概要時,如以下所述。
本發明之半導體積體電路裝置之製造方法係具有積體電路之半導體積體電路裝置之製造方法,且包含以下步驟:(a)作成包含複數活性區域、複數閘極電極、複數信號用佈線、複數供電用佈線、複數信號用插塞及複數供電用插塞之前述積體電路之第1布局;及(b)由前述第1布局中除去前述複數供電用插塞中配置在與前述複數信號用插塞各相距第1距離以內之前述供電用插塞;且,在前述(a)步驟中,在前述供電用佈線下,配置複數個電性連接前述供電用佈線與前述活性區域之前述供電用插塞;將大於前述信號用佈線及前述信號用插塞之電位供應至前述供電用佈線及前述供電用插塞,而使在前述(b)步驟中由前述第1布局中被除去之前述供電用插塞,與前述信號用插塞接近到足以對前述積體電路之動作造成障礙之程度。
又,本發明之半導體積體電路裝置係在半導體基板中包含元件分離區域、及藉由元件分離區域所規定之第1活性區域之半導體積體電路裝置,且,前述第1活性區域係具有形成於前述半導體基板,且顯示第1導電型之第1阱;前述第1活性區域係具有於第1方向延伸、且形成複數MISFET之第1區域,及於前述第1方向延伸、且對前述複數MISFET供電用之第2區域;前述複數MISFET之各閘極電極係延伸於與前述第1方向交叉之第2方向;在前述複數MISFET之各前述閘極電極,分別形成複數第1插塞;在前述第2區域,沿著前述第1方向配置複數第2插塞;在距離前述第1插塞之中心小於前述第1插塞之徑之2.5倍之範圍內,未形成前述第2插塞。
[發明之效果]
本案所揭示之發明中,簡單說明較具有代表性之發明所得之效果時,如以下所述。
可將電路單元小型化。
即使是進行小型化之電路單元,也可防止電路可靠性之降低。
在以下之實施型態中,在方便上,認為有其必要時,分割成複數段落或實施型態加以說明,但除非有特別明示之情形,該等並非互相無關係,而處於一方屬於另一方之一部分或全部之變形例、詳細或補充說明等之關係。
又,在以下之實施型態中,提及要素之數等(含個數、數值、量、範圍等)之情形,除非有特別明示之情形及原理上顯然被限定於特定之數之情形等以外,均不限定於該特定之數,而可為特定之數以上或以下。
另外,在以下之實施型態中,其構成要素(含要素步驟等)除非有特別明示之情形及原理上顯屬必需之情形等以外,當然未必全屬必需。又,在實施例等中,關於構成要素等,提及「由A所構成」、「由A所形成」時,除非有特別明示僅為該要素之情形等以外,當然不排除其他之要素。
同樣地,在以下之實施型態中,提及構成要素等之形狀、關係位置等之時,除非有特別明示之情形及原理上顯然不同之情形等以外,均應包含實質上近似或類似於該形狀等之情形,此在有關上述數值及範圍上亦同。
又,提及有關材料等時,除非特別明記有所不同時或原理上或狀況上有所不同時以外,特定之材料為主要之材料,而不排除附屬的要素、添加物、附加要素等。例如,矽構件除非有特別明示之情形等以外,均不僅指純粹之矽之情形,而包含添加雜質、以矽為主要要素之2元、3元等之合金(例如SiGe)等。
又,在說明本實施形態用之所有圖中,對於具有同一功能者,原則上附上同一號碼,而省略其重複之說明。
又,在本實施型態所使用之圖式中,即使為平面圖,為了使圖式更易於瞭解,也有局部附上影線之情形。
以下,依據圖式詳細說明本發明之實施型態。
本實施型態所說明之單元之高度(與分接頭正交之方向之單元之長度)係與前述圖14相同。即,單元之高度決定於可通過單元上之佈線數,特別是決定於第2層佈線(M2佈線)與第3層佈線(M3佈線)之匹配性。具體而言,決定於第2層佈線(M2佈線)之最小佈線間距。在圖1所示之單元中,分接頭間可通過6條佈線,加上單方之分接頭上之佈線,被辨識為可通過7條佈線之單元。即,由7間距單元所構成。又,在此所謂最小佈線間距,係指最小加工尺寸所形成之第2層佈線之寬度、與最小加工尺寸所形成之佈線間隔相加之值。
本實施型態之半導體積體電路裝置例如具有選擇器電路、互斥或(exclusive or;XOR)電路或正反器電路等之邏輯電路(積體電路)。
圖1~圖3係形成該邏輯電路之電路單元之要部平面圖,圖示鄰接之2個電路單元之交界附近。圖1係圖示MISFET構成構件(閘極電極及規定於半導體基板之主面之活性區域)、第1層佈線、及電性連接MISFET構成構件與第1層佈線之插塞,圖2僅圖示在與圖1同位置之MISFET構成構件及插塞,圖3僅圖示在與圖1同位置之第1層佈線及插塞。
在電路單元區域內,形成閘極電極1、形成有MISFET之源極‧汲極之活性區域2、佈線3、4及電性連接佈線3、4與活性區域2或閘極電極1之插塞5、6、7,藉由此等各構件形成電路單元。活性區域2例如係將稱為STI(Shallow Trench Isolation:淺溝隔離區域)或SGI(Shallow Groove Isolation:淺槽隔離區域)之淺溝型分離區域形成於半導體基板之主面而規定。STI係將氧化矽膜等絕緣膜埋入形成在半導體基板之溝內所形成之區域。藉由此分離區域規定活性區域LN及活性區域LP。
閘極電極1例如係由多結晶矽膜所形成,在半導體基板之主面上經由薄的氧化矽膜等所形成之閘極絕緣膜被圖案化。其閘極長度例如為65nm以下。n通道型MISFET之閘極電極1係在於圖中之橫方向延伸之活性區域LN形成有複數個,分別形成於圖中之縱方向延伸。同樣地,p通道型MISFET之閘極電極1係在於圖中之橫方向延伸之活性區域LP形成有複數個,分別形成於圖中之縱方向延伸。又,在構成閘極電極1之多結晶矽膜中,n型雜質被導入n通道型MISFET之多結晶矽中,p型雜質被導入p通道型MISFET之多結晶矽中。
又,活性區域LN係在半導體基板形成p型阱之區域。活性區域LN中,在形成n通道型MISFET之區域中,閘極電極1之兩側之p型阱表面形成有n-型半導體區域及n+型半導體區域,成為LDD(Lightly Doped Drain:輕摻雜化汲極)構造之源極‧汲極區域。活性區域LN中,在配置複數插塞6之供電區域,p型阱表面形成有p+型半導體區域。在n通道型MISFET之動作時,經由佈線4G供電至供電用之活性區域LN之電位可被施加至n通道型MISFET之p型阱。
又,活性區域LP係在半導體基板形成n型阱之區域。活性區域LP中,在形成p通道型MISFET之區域中,閘極電極1之兩側之n型阱表面形成有p-型半導體區域及p+型半導體區域,成為LDD(Lightly Doped Drain:輕摻雜化汲極)構造之源極‧汲極區域。活性區域LP中,在配置複數插塞6之供電區域,n型阱表面形成有n+型半導體區域。在p通道型MISFET之動作時,經由佈線4V供電至供電用之活性區域LP之電位可被施加至p通道型MISFET之n型阱。
又,p-型半導體區域及p+型半導體區域之雜質濃度高於p型阱之雜質濃度,n-型半導體區域及n+型半導體區域之雜質濃度高於n型阱之雜質濃度。
又,閘極電極1之表面、活性區域LN之表面(形成n通道型MISFET之區域之n+型半導體區域之表面、及供電區域之p+型半導體區域之表面)、及活性區域LP之表面(形成p通道型MISFET之區域之p+型半導體區域之表面、及供電區域之n+型半導體區域之表面)係被施行自我對準矽化物處理,形成矽化物層。矽化物層例如係由矽化鈷、矽化鎳、矽化鉬、矽化鈦或矽化鉑所構成。藉由此等矽化物層,減低與插塞之接觸電阻。
插塞5、6、7係以埋入開孔於成膜在半導體基板之主面上之層間絕緣膜之接觸孔之方式形成。佈線3、4係形成於該層間絕緣膜上。
佈線(供電用佈線)4及與佈線4連接之插塞6(供電用插塞)係作為被供應電源電位或基準電位之供電用,被供應異於電性連接於閘極電極1之佈線(信號用佈線)3及插塞(信號用插塞)5之電位。具體上被供應高於供應至閘極電極1之電位之電位。又,為傳導大的電位,插塞6除了一部分以外,有複數個以等間隔被配置於佈線4下。又,圖2及圖3係使該等閘極電極1、活性區域2、佈線3、4及插塞5、6、7之構成與其他構件之連接狀況容易瞭解用之要部平面圖,如前所述,在圖2中,僅圖示閘極電極1、活性區域2、及插塞5、6、7,在圖3中,僅圖示佈線3、4及插塞5、6、7。
如圖1及圖3所示,在供電用佈線(佈線4)中,含有供應電源電位VDD之佈線4V、與供應基準電位GND之佈線4G。又,如圖1及圖2所示,在活性區域LN中,經由插塞6而與佈線4V連接之供電區域係於圖中之橫方向延伸,位於圖中之中央處。同樣地,在活性區域LP中,經由插塞6而與佈線4G連接之供電區域係於圖中之橫方向延伸,位於圖中之最上方及最下方之處。
在此,進行電路單元之小型化時,為防止來自電位差較大的電源電位或基準電位之雜訊影響到閘極電極1而引起誤動作,要求在連接於閘極電極1之插塞5與被供應電源電位或基準電位之插塞6之間,需隔開避免來自電源電位或基準電位之雜訊對插塞5不造成影響之充分之距離(第1距離)。例如要求將插塞5之端部與插塞6之端部之最短距離,隔開插塞5或插塞6之徑之1.5倍以上之距離。換言之,插塞5之中心與插塞6之中心之距離被要求需隔開插塞5或插塞6之徑之2.5倍以上之距離。又,插塞5之中心與插塞6之中心之距離被要求需隔開第1層佈線之最小加工尺寸以上之距離。
例如,假設將複數插塞6全部以等間隔配置於佈線4下,且將插塞6形成於圖1~圖3所示之配置位置6A時,該插塞6無法與插塞5中之插塞(信號用插塞)5A充分隔開。在本實施型態中,在此種條件下,不將插塞6配置於該種配置位置6A,而採用使插塞5分別與電位差較大之插塞6充分隔開之布局。藉此,不必在平面上擴大電路單元,即可使各插塞5與插塞6相隔離。即,在距離連接於閘極電極1之插塞5A之端部小於插塞5A之徑之1.5倍之範圍內,未配置供電用插塞6。換言之,當供電用插塞6之中心被配置在距離連接於閘極電極1之插塞5A之中心小於插塞5A之徑之2.5倍之範圍內之情形,則不配置插塞6。又,插塞5之中心與插塞6之中心之距離比第1層佈線之最小加工尺寸更近之情形,則不配置插塞6。
又,具有該配置位置6A之佈線4具有延伸於鄰接之2個電路單元間之部分,配置位置6A包含於延伸於該鄰接之2個電路單元間之部分,且延伸於該鄰接之2個電路單元間之部分成為共通地包含於2個電路單元之部分。
又,由於僅限於未充分隔開插塞5之前述配置位置6A,才省略被供應電源電位或基準電位之插塞6之配置,故可防止電路單元內之MISFET之特性降低,或電路之動作速度之降低,或不能對電路供應充分之電力之缺失之發生。
又,在供電用之活性區域LN、LP中,雖有發生相當於省略插塞6B之部分之若干之電壓下降之虞,但因插塞6配置有多數個,且在供電用之活性區域LN、LP上配置有供電用佈線4V、4G,故無實質上的電壓下降。
以下,說明有關具有如上述之平面布局之本實施型態之電路單元之設計方法及複數電路單元之配置方法。
圖4係說明本實施型態之電路單元之設計方法及複數電路單元之配置方法之流程圖。
首先,設計形成本實施型態之邏輯電路之各個電路單元之平面布局(第1布局)(步驟P1)。在此,圖5~圖7係1個電路單元之平面圖。又,圖6及圖7係使活性區域2、佈線3、4及插塞5、6、7之構成與其他構件之連接狀況容易瞭解用之要部平面圖,圖6僅圖示與圖5同位置之閘極電極1、活性區域2、及插塞5、6、7,圖7僅圖示與圖5同位置之佈線3、4及插塞5、6、7。又,圖5~圖7所示之電路單元係呈現可使6條第2層佈線(M2佈線)通過電路單元上之高度,如上述之圖14所說明,加上一方之分接頭上之佈線,被辨識為可通過7條佈線之單元。即,由7間距單元所構成。在本實施型態中,有關第1層佈線也同樣。即,在與佈線4之延伸方向交叉(正交)之方向(紙面上下方向),呈現可以最小加工尺寸合計配置7條佈線3、4之單元高度較低之電路單元。
在各個電路單元之平面布局之設計階段,首先,以等間隔將複數插塞6配置於被供應電源電位或基準電位之佈線4下。接著,由平面布局中除去不能與連接於閘極電極1之各插塞5之充分隔開之插塞6。又,在圖5~圖7中,以插塞5A圖示不能與該被除去之插塞6充分隔開之插塞5。接著,在該平面布局中,在已除去之插塞6之位置配置識別用標記6B。
其次,藉由P&R(Place and Route:布局及繞線)設計,逐步設計在步驟P1所布局設計之各個電路單元之配置布局,完成包含本實施型態之邏輯電路之半導體晶片全體之平面布局(第2布局)(步驟P2)。此時,如圖8所示,各個電路單元KC係以平面矩形之區塊設計配置布局。
其次,進行半導體晶片全體之平面布局之設計驗證(Design Rule Check;DRC),作成GDS(Graphic Data System:圖形資料系統)(步驟P3)。
如前所述,被供應電源電位或基準電位等之大電位之佈線4(參照圖1、圖3、圖5及圖8)具有延伸於鄰接之2個電路單元KC間之部分,且延伸於該鄰接之2個電路單元KC間之部分成為共通地包含於2個電路單元KC之部分,故該佈線4成為圖8中之平面矩形之區塊之電路單元KC之外緣部。因此,即使將上述識別用標記6B配置於該鄰接之2個電路單元KC中之一方之佈線4,在另一方之電路單元KC之佈線4之對應位置也有配置插塞6之情形(參照圖8)。
因此,在此步驟P3,當配置於鄰接之2個電路單元KC中之一方之電路單元KC之識別用標記6B、與另一方之電路單元KC之插塞6重疊之情形,利用由平面布局中除去該重疊之插塞6之定則(運算處理)施行半導體晶片全體之平面布局之設計驗證。即,在此步驟P3,可由半導體晶片全體之平面布局中一併除去與識別用標記6B重疊之所有插塞6,作成期望之遮罩製造用之GDS。
又,因事先已知道由布局中所要除去之插塞6所在之佈線層,故例如在其他公司間進行步驟P1之各個電路單元KC之平面布局設計之步驟、與步驟P2之P&R設計之情形,也只要藉由P&R設計,由平面布局中除去與識別用標記6B重疊之插塞6即可,故可容易予以應付。
又,在上述步驟P2之P&R設計完成以前,對1個電路單元KC,其他哪個電路單元KC會與其鄰接並未確定。因此,在各個電路單元KC之平面布局之設計階段,雖難以由平面布局中完全除去應除去之插塞6,但,在步驟P3之設計驗證中,由於採用由平面布局中強制地除去與識別用標記6B重疊之插塞6之定則(運算處理),可容易地由平面布局中除去應除去之插塞6。
其次,依據上述步驟P3所作成之GDS作成電路圖案轉印用遮罩(步驟P4)。藉此,可將除去不能與插塞5分別充分隔開之插塞6後之電路圖案描繪在遮罩,利用該遮罩將插塞5分別可與插塞6充分隔開之電路圖案轉印在半導體基板。
依據如上述之本實施型態,可在平面布局設計時除去在被供應電源電位或基準電位之插塞6中,不能與連接於閘極電極1之插塞5充分隔開之插塞6,故不必擴大電路單元KC之平面尺寸,尤其不必擴大在複數插塞6上延伸之佈線4之延伸方向之交叉(正交)之方向之平面尺寸,而可使插塞5分別與插塞6充分隔開。
而,假設將不除去無法與插塞5充分隔開之插塞6,藉由擴大電路單元KC之平面尺寸使插塞5與插塞6隔開必要之最小限之情形之電路單元KC之布局條件設定為A,將如本實施型態般在平面布局設計時除去特定之插塞6之情形之布局條件設定為B。在此,依據本發明等所進行之模擬,假設布局條件A之情形之電路單元KC之面積為100%時,布局條件B之情形之電路單元KC之面積在電路單元KC為選擇器電路之情形,可縮小至約85%(參照圖9),在半導體晶片全體,可縮小至約96.8%。又,在電路單元KC為正反器電路之情形,布局條件B之情形之電路單元KC之面積可縮小至布局條件A之情形之約77%(參照圖10)。即,依據本實施型態,由於僅在平面布局設計時除去未充分隔開插塞5之插塞6,故如前所述,可一面防止電路單元KC內之MISFET之特性降低,或電路之動作速度之降低,或不能對電路供應充分之電力等之可靠性之降低,一面實現電路單元KC之小型化。
又,依據上述之本實施型態,在利用以平面尺寸最小之方式被布局設計之複數之電路單元KC形成積體電路之情形,也可在平面布局設計時容易地除去僅不能與插塞5充分隔開之插塞6,故可容易地以最小尺寸設計種種之積體電路,可提高電路設計之展開性。
以上雖依據實施型態具體地說明本發明人所完成之發明,但本發明並不限定於前述實施型態,在不脫離其要旨之範圍,當然可施行種種變更。
例如,在本實施型態中,雖記載有關7間距單元,但不限定於此,例如,也可同樣適用於有關6間距或5間距等7間距以下之單元。
又,在本實施型態中,雖揭示以多結晶矽膜形成閘極電極1之例,但不限定於此,例如,也可以金屬膜形成。作為該種金屬膜,可列舉Ti、TiN、Pt或Al等。
又,在本實施型態中,雖揭示以氧化矽膜形成閘極絕緣膜之例,但不限定於此,例如,也可以具有高於氮化矽膜之介電常數之膜形成。作為該種高介電常數膜,可列舉HfO、HfAlO、HfSiO、ZrO、ZrAlO、ZrSiO、LaO、LaSiO、TaO或TiO等。
[產業上之可利用性]
本發明之半導體積體電路裝置及其製造方法可適用於具有由進行小型化之電路單元所形成之積體電路之半導體積體電路裝置之製造步驟。
1...閘極電極
2...活性區域
3...佈線(信號用佈線)
4...佈線(供電用佈線)
4G...佈線
4V...佈線
5...插塞(信號用插塞)
5A...插塞(信號用插塞)
6...插塞(供電用插塞)
6A...配置位置
6B...識別用標記
7...插塞
101...閘極電極
102...活性區域
103...佈線
104...佈線
105...插塞
105A...插塞
106...插塞
106A...插塞
107...插塞
KC...電路單元
LN...活性區域
LP...活性區域
P1~P4...步驟
圖1係形成有包含於本發明之一實施型態之半導體積體電路之邏輯電路之電路單元之要部平面圖;
圖2係形成有包含於本發明之一實施型態之半導體積體電路之邏輯電路之電路單元之要部平面圖;
圖3係形成有包含於本發明之一實施型態之半導體積體電路之邏輯電路之電路單元之要部平面圖;
圖4係形成有包含於本發明之一實施型態之半導體積體電路之邏輯電路之電路單元之設計方法及複數電路單元之配置方法之說明用之流程圖;
圖5係形成有包含於本發明之一實施型態之半導體積體電路之邏輯電路之電路單元之平面圖;
圖6係形成有包含於本發明之一實施型態之半導體積體電路之邏輯電路之電路單元之平面圖;
圖7係形成有包含於本發明之一實施型態之半導體積體電路之邏輯電路之電路單元之平面圖;
圖8係表示形成有包含於本發明之一實施型態之半導體積體電路之邏輯電路之複數電路單元之配置方法之說明圖;
圖9係比較形成有包含於本發明之一實施型態之半導體積體電路之邏輯電路之電路單元、與充分隔開特定之插塞間而形成之電路單元之面積之說明圖;
圖10係比較形成有包含於本發明之一實施型態之半導體積體電路之邏輯電路之電路單元、與充分隔開特定之插塞間而形成之電路單元之面積之說明圖;
圖11係形成有包含於半導體積體電路之邏輯電路之電路單元之要部平面圖;
圖12係形成有包含於半導體積體電路之邏輯電路之電路單元之要部平面圖;
圖13係形成有包含於半導體積體電路之邏輯電路之電路單元之要部平面圖;及
圖14係本案實施型態之佈線間距之說明用之參考圖。
1...閘極電極
2...活性區域
3...佈線(信號用佈線)
4...佈線(供電用佈線)
4V...佈線
5...插塞(信號用插塞)
5A...插塞(信號用插塞)
6...插塞(供電用插塞)
6A...配置位置
7...插塞
LN...活性區域
LP...活性區域

Claims (16)

  1. 一種半導體積體電路裝置之製造方法,其特徵在於其係具有積體電路之半導體積體電路裝置之製造方法,且包含:(a)步驟,其係作成包含複數活性區域、複數閘極電極、複數信號用佈線、複數供電用佈線、複數信號用插塞及複數供電用插塞之前述積體電路之第1布局;及(b)步驟,其係由前述第1布局中除去前述複數供電用插塞中配置在與前述複數信號用插塞各相距第1距離以內之前述供電用插塞;且在前述(a)步驟中,在前述供電用佈線下,配置複數個電性連接前述供電用佈線與前述活性區域之前述供電用插塞;將大於前述信號用佈線及前述信號用插塞之電位供應至前述供電用佈線及前述供電用插塞,而使在前述(b)步驟中由前述第1布局中被除去之前述供電用插塞,與前述信號用插塞接近到足以對前述積體電路之動作造成障礙之程度。
  2. 如請求項1之半導體積體電路裝置之製造方法,其中前述第1距離係前述信號用插塞之邊長之1.5倍。
  3. 如請求項1之半導體積體電路裝置之製造方法,其中在前述(a)步驟中,前述複數供電用插塞係等間隔地配置於前述複數供電用佈線下。
  4. 如請求項1之半導體積體電路裝置之製造方法,其中前述積體電路係由1個以上之電路單元所形成; 前述(a)步驟及前述(b)步驟係對各個前述電路單元施行。
  5. 如請求項4之半導體積體電路裝置之製造方法,其中前述供電用佈線及前述供電用插塞係配置於鄰接之2個電路單元間,且共通地含於前述鄰接之2個電路單元之雙方之前述第1布局;在前述(b)步驟中,在由前述第1布局中除去之前述供電用插塞之位置配置識別用標記;且進一步包含:(c)步驟,其係配置複數前述電路單元之各個前述第1布局而形成前述積體電路之第2布局,由前述第2布局中除去位置與前述識別用標記重疊之前述供電用插塞。
  6. 如請求項5之半導體積體電路裝置之製造方法,其中前述第2布局係半導體晶片全體之布局;依據前述第2布局而製造前述積體電路之圖案之轉印用遮罩。
  7. 如請求項1之半導體積體電路裝置之製造方法,其中前述第1布局係被形成於平面區域內,該平面區域係小到無法將前述(b)步驟中被除去之前述供電用插塞與最接近之前述信號用插塞相距前述第1距離以上地形成之程度。
  8. 如請求項1之半導體積體電路裝置之製造方法,其中前述第1布局係在與前述複數供電用佈線之延伸方向交叉之方向上,將具有前述積體電路之半導體晶片之平 面尺寸小型化。
  9. 一種半導體積體電路裝置,其係在半導體基板中具備元件分離區域、及藉由元件分離區域所規定之第1活性區域之半導體積體電路裝置,其特徵在於:前述第1活性區域係具有形成於前述半導體基板,且顯示第1導電型之第1阱;前述第1活性區域係具有於第1方向延伸、且形成複數MISFET之第1區域,及於前述第1方向延伸、且對前述複數MISFET供電用之第2區域;前述複數MISFET之各閘極電極係延伸於與前述第1方向交叉之第2方向;在前述複數MISFET之各前述閘極電極,分別形成複數第1插塞;在前述第2區域,沿著前述第1方向配置複數第2插塞;在距離前述第1插塞之中心小於前述第1插塞之邊長之2.5倍之範圍內,未形成前述第2插塞。
  10. 如請求項9之半導體積體電路裝置,其中前述複數第2插塞係除了距離前述第1插塞之中心小於前述第1插塞之邊長之2.5倍之範圍內之處以外,以等間隔被配置在前述第2區域上。
  11. 如請求項9之半導體積體電路裝置,其中經由前述第1插塞被供電至前述閘極電極之電位、與經由前述第1插塞被供電至前述第2區域之電位係互異之 電位。
  12. 一種半導體積體電路裝置,其係在半導體基板中具備元件分離區域、及藉由元件分離區域所規定之第1活性區域和第2活性區域之半導體積體電路裝置,其特徵在於:前述第1活性區域係具有形成於前述半導體基板且為p型之第1阱;前述第1活性區域係具有於第1方向延伸、且形成有複數n通道型MISFET之第1區域,及於前述第1方向延伸、且對前述複數n通道型MISFET供電用之第2區域;前述複數n通道型MISFET之各閘極電極係延伸於與前述第1方向交叉之第2方向;在前述複數n通道型MISFET之各前述閘極電極,分別形成複數第1插塞;在前述第2區域,沿著前述第1方向配置複數第2插塞;前述第2活性區域係具有形成於前述半導體基板且為n型之第2阱;前述第2活性區域係具有於第1方向延伸、且形成複數p通道型MISFET之第3區域,及於前述第1方向延伸、且對前述複數p通道型MISFET供電用之第4區域;前述複數p通道型MISFET之各閘極電極係於前述第2方向延伸;在前述複數p通道型MISFET之各前述閘極電極,分別 形成複數第3插塞;在前述第4區域,沿著前述第1方向配置複數第4插塞;前述第1~第4區域係在前述第2方向上,依序配置前述第2區域、前述第1區域、前述第3區域及前述第4區域;在距離前述第1插塞之中心小於前述第1插塞之邊長之2.5倍之範圍內,未形成前述第2插塞;在距離前述第3插塞之中心小於前述第3插塞之邊長之2.5倍之範圍內,未形成前述第4插塞。
  13. 如請求項12之半導體積體電路裝置,其中前述複數第2插塞係除了距離前述第1插塞之中心小於前述第1插塞之邊長之2.5倍之範圍內之處以外,以等間隔被配置在前述第2區域上;前述複數第4插塞係除了距離前述第3插塞之中心小於前述第3插塞之邊長之2.5倍之範圍內之處以外,以等間隔被配置在前述第4區域上。
  14. 如請求項12之半導體積體電路裝置,其中經由前述第1插塞被供電至前述閘極電極之電位、與經由前述第1插塞被供電至前述第2區域之電位係互異之電位;經由前述第3插塞被供電至前述閘極電極之電位、與經由前述第4插塞被供電至前述第4區域之電位係互異之電位。
  15. 如請求項12之半導體積體電路裝置,其中進一步具有: 第1層之第1佈線,其係經由前述第2插塞而連接於前述第2區域,且於前述第1方向延伸;及前述第1層之第2佈線,其係經由前述第4插塞而連接於前述第4區域,且於前述第1方向延伸;在前述第1佈線與前述第2佈線之間,可通過6條前述第1層之佈線。
  16. 如請求項12之半導體積體電路裝置,其中更為在前述第2方向上,在以最小加工尺寸形成第2層之佈線之情形時,前述第2區域與前述第4區域之寬度係可通過6條前述第2層之佈線之寬度。
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