KR20100096027A - 반도체 장치 - Google Patents

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세이코 인스트루 가부시키가이샤
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Abstract

(과제)트랜지스터에 접속되는 배선이 트랜지스터의 채널폭 방향과 수직인 방향으로부터 도입되는 경우에 있어서도, ESD에 대한 보호 동작시에 트랜지스터 전체에서 균일하게 동작할 수 있는 ESD 보호용의 N형 MOS 트랜지스터를 가지는 반도체 장치를 제공한다.
(해결 수단)드레인 영역과 소스 영역이 하나씩 게이트 전극을 사이에 두고 교대로 배치된, 복수의 트랜지스터가 일체화된 구조를 가지는 ESD 보호용의 N형 MOS 트랜지스터에 있어서, 소스 영역에 접속되는 제1 메탈 배선이, 제2 메탈 배선과 접속되어 있고, 제1 메탈 배선과 제2 메탈 배선을 전기적으로 접속하기 위한 일정한 크기를 가지는 비아 홀의 배치수를, ESD 보호용의 N형 MOS 트랜지스터로 외부로부터 배선되는 배선의 거리에 따라, 1 내지 3까지의 개수비가 되도록 형성한다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은, 멀티 핑거 타입(빗 모양)의 MOS형 트랜지스터를 가지는 반도체 장치에 관한 것이다. 특히, N형의 MOS 트랜지스터를 ESD 보호 소자로서 사용한 반도체 장치에 관한 것이다.
MOS형 트랜지스터를 가지는 반도체 장치에서는, 외부 접속용의 PAD로부터의 정전기에 의한 내부 회로의 파괴를 방지하기 위한 ESD 보호 소자로서, N형 MOS 트랜지스터의 게이트 전위를 그라운드(Vss)에 고정하여 오프 상태로 하여 설치하는, 이른바 오프 트랜지스터가 알려져 있다.
오프 트랜지스터는, 다른 로직 회로 등의 내부 회로를 구성하는 MOS형 트랜지스터와 다르고, 순식간에 다량의 정전기에 의한 전류를 다 흘려보낼 필요가 있기 때문에, 수백 미크론 정도의 큰 폭(W폭)을 가지는 트랜지스터로 형성되는 일이 많다.
이 때문에, 오프 트랜지스터는 점유 면적이 적어지도록 하기 위해, 복수의 드레인 영역, 소스 영역, 게이트 전극을 빗 모양으로 조합한 멀티 핑거 타입의 형태를 취하는 일이 많다.
그러나, 복수의 트랜지스터를 조합한 구조를 취함으로써, ESD 보호용의 N형 MOS 트랜지스터 전체에서 균일한 동작을 시키는 것은 어려워진다. 예를 들면 외부 접속 단자로부터의 거리가 가까운 부분, 또는 배선 저항과 배선간의 저항의 합계가 작은 부분에 전류 집중이 일어나고, 본래의 ESD 보호 기능을 충분히 발휘하지 못하고 일극이 파괴되어 버리는 일이 있다.
이 개선책으로서, 외부 접속 단자로부터의 거리에 따라, 특히 드레인 영역 상의 컨택트홀과 게이트 전극의 거리를, 외부 접속 단자로부터의 거리가 멀어질수록, 트랜지스터의 동작을 빠르게 하는 연구를 한 방법도 제안되어 있다(예를 들면, 특허 문헌 1의 제2 도 참조). 또 기판 컨택트로부터의 거리에 따라, 특히 드레인 영역 상의 살리사이드(salicide)화를 막는 살리사이드 블록의 거리를, 기판 컨택트로부터의 거리가 멀수록 길게 하여, 트랜지스터의 동작을 균일하게 하는 연구를 한 제안도 되어 있다(예를 들면, 특허 문헌 2 참조).
[특허문헌1:일본국특허공개평7-45829호공보] [특허문헌2:일본국특허공개2007-116049호공보]
그러나, 예를 들면 오프 트랜지스터의 ESD에 대한 보호 동작을 균일하게 하려고 W폭을 작게 하면, 충분한 보호 기능을 다할 수 없게 되어 버린다. 또 상기 특허 문헌 1은, 드레인 영역에 있어서의, 컨택트로부터 게이트 전극까지의 거리를 조정함으로써, 국소적으로 트랜지스터 동작 속도를 조정하는 것이지만, 드레인 영역의 폭의 축소화에 따라 원하는 컨택트 위치를 확보할 수 없는 것, 근래의 고융점 금속을 포함하는 배선에 의한 배선의 저저항화로, 서지의 전파 스피드가 더 빨라지고, 컨택트와 게이트 전극까지의 거리만으로는 다 조정할 수 없는 경우가 생기는 것, 혹은, 트랜지스터에 도입되는 배선이 트랜지스터의 폭 방향과 수직의 방향으로부터 도입되는 경우에 적응이 곤란한 것 등의 과제를 가지고 있었다. 또, 상기 특허 문헌 2는, 드레인 영역에 있어서의, 살리사이드 블록의 길이를 조절함으로써, 국소 적으로 트랜지스터의 동작 속도를 조정하는 것이지만, 제조 프로세스 편차에 의해 원하는 길이를 확보할 수 없는 것, 근래의 고융점 금속을 포함하는 배선에 의한 배선의 저저항화로, 서지의 전파 스피드가 더 빨라지고, 반대로 일부의 살리사이드 영역에 서지가 집중해 버리는 것, 혹은, 살리사이드 블록의 길이 조정에 의해, N형 MOS 오프 트랜지스터의 점유 면적이 증가해 버리는 등의 과제를 가지고 있었다.
상기 과제를 해결하기 위해서, 본 발명은 반도체 장치를 이하와 같이 구성한다.
복수의 드레인 영역과 복수의 소스 영역이 교대로 배치되고, 상기 드레인 영역과 상기 소스 영역의 사이에 게이트 전극이 배치된, 복수의 트랜지스터가 일체화된 구조를 가지는 ESD 보호용의 N형 MOS 트랜지스터에 있어서, 드레인 영역은 외부 접속 단자와 전기적으로 접속되고, 소스 영역은 그라운드 전위 공급 라인과 전기적으로 접속되어 있고, 소스 영역에 접속되는 제1 메탈 배선이, 제1 메탈 배선 이외의 복수층의 메탈 배선과 접속되어 있고, 제1 메탈 배선과 제1 메탈 배선 이외의 복수층의 메탈 배선을 전기적으로 접속하기 위한 비아 홀의 수를, ESD 보호용의 N형 MOS 트랜지스터로 외부로부터 배선되는 배선의 거리에 따라, 배치수를 바꾸어 형성했다.
또, 제1 메탈 배선 이외의 복수층의 메탈 배선은 ESD 보호용의 N형 MOS 트랜지스터의 채널폭 방향과 수직인 방향으로부터 배선되어 있고, 제1 메탈 배선은 ESD 보호용의 N형 MOS 트랜지스터의 채널폭 방향과 수평한 방향으로 배치되어 있고, 제1의 메탈 배선 이외의 복수층의 메탈 배선과 제1 메탈 배선은, 소스 영역 상의 영역에서 비아 홀에 의해 접속되도록 했다.
또, 비아 홀은 소스 영역 상의 영역에 있어서, ESD 보호용의 N형 MOS 트랜지스터의 채널폭 방향과 수평인 방향으로 넓게 분포하도록 배치하도록 했다.
혹은, 비아 홀은 소스 영역의 일부의 영역 상에 몰리도록 배치되도록 했다.
또, 제1 메탈 배선과 제1 메탈 배선 이외의 복수층의 메탈 배선을 전기적으로 접속하기 위한 비아 홀의 수를, ESD 보호용의 N형 MOS 트랜지스터로 외부로부터 배선되는 배선의 거리에 따라, 배치수의 비를 1 내지 3까지 변화시켜 형성했다.
이상 설명한 바와 같이, 본 발명에 의하면, 이들 수단에 의해, 고융점 금속을 포함하는 고속 배선 다층 배선을 사용하여 트랜지스터에 도입되는 배선이 트랜지스터의 채널폭 방향과 수직인 방향으로부터 도입되는 경우에 있어서도, ESD 보호용의 N형 MOS 트랜지스터의 멀티 핑거 전체에서 균일하게 동작하는 것이 가능해진다.
이로 인해, 충분한 ESD 보호 기능을 갖게 한 ESD 보호용의 N형 MOS 트랜지스터를 가지는 반도체 장치를 얻을 수 있다.
도 1은 본 발명에 의한 반도체 장치의, ESD 보호용의 N형 MOS 트랜지스터의 제1 실시예를 나타내는 모식적 평면도이다.
도 2는 본 발명에 의한 반도체 장치의, ESD 보호용의 N형 MOS 트랜지스터의 제2 실시예를 나타내는 모식적 평면도이다.
도 3은 본 발명에 의한 반도체 장치의, ESD 보호용의 N형 MOS 트랜지스터의 제3 실시예를 나타내는 모식적 평면도이다.
도 4는 본 발명에 의한 반도체 장치의, ESD 보호용의 N형 MOS 트랜지스터의 제4 실시예를 나타내는 모식적 평면도이다.
도 5는 본 발명에 의한 반도체 장치의, 최적인 비아 홀 배치 개수에 관한 실험 데이터를 나타내는 도면이다. (a)는 실험에 이용한 ESD 보호용의 N형 MOS 트랜지스터의 모식적 평면도이다. (b)는 ESD 시험(HMB 모드)에서 파괴까지 펄스를 인가한 후의 파괴 개소의 발생 비율을 나타내는 도면이다.
도 6은 본 발명에 의한 반도체 장치의, ESD 보호용의 N형 MOS 트랜지스터의 제5 실시예를 나타내는 모식적 평면도이다.
도 7은 본 발명에 의한 반도체 장치의, ESD 보호용의 N형 MOS 트랜지스터의 제6 실시예를 나타내는 모식적 평면도이다.
(실시예 1)
도 1은, 본 발명에 의한 반도체 장치의, ESD 보호용의 N형 MOS 트랜지스터의 제1 실시예를 나타내는 모식적 평면도이다.
N형의 고농도 불순물 영역으로 이루어지는 제1 소스 영역(101)과 제1 드레인 영역(301)이 형성되어 있고, 제1 소스 영역(101)과 제1 드레인 영역(301)의 사이에는, 도시하지 않지만 실리콘 산화막 등으로 이루어지는 게이트 절연막이 설치되고, 그 상면에 폴리실리콘 등으로 이루어지는 게이트 전극(201)이 형성되어 있다. 순차적으로 되풀이한 패턴을 반복하여 배치하여, 제1 드레인 영역(301)으로부터 게이트 전극(201)을 통해 제2 소스 영역(102), 또 게이트 전극(201)을 통해 제2 드레인 영역(302), 또한 게이트 전극(201)을 통해 제3 소스 영역(103), 또 게이트 전극(201)을 통해 제3 드레인 영역(303), 또한 게이트 전극(201)을 통해 제4 소스 영역(104)이 형성되어 있다. 제1의 실시예에 있어서는, 소스 영역을 4개, 드레인 영역을 3개, 게이트 전극을 6개 배치한 빗 모양의 예를 나타냈다. MOS 트랜지스터로서는 6개의 것이 조합된 형이다.
여기서, 제1 소스 영역(101), 제2 소스 영역(102), 제3 소스 영역(103), 및 제4 소스 영역(104)에는, 도면에서는 트랜지스터를 사이에 끼고 상하에 2개 배치된 그라운드 전위 공급 라인(701)에 접속된, 날개 모양을 한 제2 메탈 배선(711)에 의해 그라운드 전위가 공급된다. 그라운드 전위 공급 라인(701)은 고융점 금속을 포함하는 메탈 재료 등을 원료로 하는 굵고 저저항인 배선에 의해 형성된다. 제2 메탈 배선(711)도 고융점 금속을 포함하는 재료 등으로 형성된다. 제2 메탈 배선(711)은, ESD 보호용의 N형 MOS 트랜지스터의 채널폭 방향과 수직인 방향으로 그라운드 전위 공급 라인(701)으로 부터 배선되어 있고, 비아 홀(601)을 통해, 고융점 금속을 포함하는 재료 등으로 이루어지는 제1 메탈 배선(901)과 접속되고, 또한 간단하기 때문에 도시는 생략하지만, 제1 소스 영역(101), 제2 소스 영역(102), 제3 소스 영역(103), 및 제4 소스 영역(104)으로 콘택트 홀을 통해 접속된다.
여기서, 비아 홀(601)의 수는, 그라운드 전위 공급 라인(701)으로부터 가장 떨어진 위치에 배치된 제2 소스 영역(102), 혹은 제3 소스 영역(103) 상에서, 가장 많이 설치되고, 그라운드 전위 공급 라인(701)에 가장 가까운 위치에 배치된 제1 소스 영역(101), 혹은 제4 소스 영역(104) 상에서 가장 적어지도록 설치된다.
비아 홀 수를 적정한 값으로 설정함으로써, 제1 소스 영역(101), 제2 소스 영역(102), 제3 소스 영역(103), 및 제4 소스 영역(104)에 있어서, 그라운드 전위 공급 라인(701)에 접속된 제2 메탈 배선(711)의 배선 저항과, 비아 홀(601)에 의한 접속 저항을 조합한 저항값의 합계를 대략 같게 할 수 있고, 그라운드 전위 공급 라인(701)에 가까운 부분에 치우치는 일 없이, ESD 보호용의 N형 MOS 트랜지스터 전체에서 균일하게 동작시킬 수 있다.
또, 제2 메탈 배선(711)은, 그라운드 전위 공급 라인(701)으로부터 멀어질수록, 굵어지는 예를 나타냈지만, 이러한 형태를 취함으로써, 제2 메탈 배선(711)의 배선 저항의 영향을 완화할 수 있다.
한편, 외부 접속 단자(801)에는, 고융점 금속을 포함하는 재료 등으로 이루어지는 제1 메탈 배선(811)이 접속되고, 제1 드레인 영역(301), 제2 드레인 영역(302), 및 제3 드레인 영역(303)에 접속된다. 그리고 도시는 생략하지만, 컨택트 홀을 통해 제1 드레인 영역(301), 제2 드레인 영역(302), 및 제3 드레인 영역(303)과 제1 메탈 배선(811)이 접속되어 있다.
도 1에 나타낸 제1 실시예에 있어서는, ESD 보호용의 N형 MOS 트랜지스터의 소스 영역의 전위를 공급, 고정하기 위한 배선을 제2 메탈 배선으로 하고, 드레인 영역에 접속하는 배선을 제1 메탈 배선으로 한 예를 나타냈지만, 반대로 소스 영역의 전위를 공급, 고정하기 위한 배선을 제1 메탈 배선으로 하고, 드레인 영역에 접속하는 배선을 제2의 메탈 배선으로 하거나, 그 외의 조합으로 하거나 하는 것은 자유롭게 행해져도 된다. 그 때에, 제2 메탈 배선을 이용한 측에 배치되는 비아 홀의 개수를, 도 1에 나타낸 제1 실시예의 설명의 주지에 따라, ESD 보호용의 N형 MOS 트랜지스터에 있어서의 복수의 드레인 혹은, 소스 영역에 있어서 도입되는 배선 저항과 배선간의 저항의 합계가, 대략 같아지도록 분배 배치하는 것이 중요하다.
또, 도 1에 나타낸 제1 실시예에 있어서는, 2층의 메탈 배선을 이용한 예를 나타냈지만, 3층 이상의 복수층의 배선을 이용해도 상관없다. 그 때에는 2층의 예에서 설명한 사항과 같은 점에 유의하는 것이 필요하다.
(실시예 2)
도 2는, 본 발명에 의한 반도체 장치의, ESD 보호용의 N형 MOS 트랜지스터의 제2 실시예를 나타내는 모식적 평면도이다. 도 1과 대응하는 부분에는 같은 번호가 부여되어 있다. 도 1에 나타낸 제1 실시예와 다른 점은, 비아 홀(601)의 배치이다. 도 1에 나타낸 제1 실시예에서는, 제1 소스 영역(101), 제2 소스 영역(102), 제3 소스 영역(103), 및 제4 소스 영역(104) 상에 배치된 비아 홀(601)은, ESD 보호용의 N형 MOS 트랜지스터의 채널폭 방향과 수평인 방향으로 넓게 분포하는 형태로 배치했다. 한편, 도 2에 나타낸 제2 실시예에 있어서는, 비아 홀(601)은, 제1 소스 영역(101), 제2 소스 영역(102), 제3 소스 영역(103), 및 제4 소스 영역(104)의 일부의 영역 상에 집합하여 배치되도록 했다.
이것은, 제1 드레인 영역(301), 제2 드레인 영역(302), 및 제3 드레인 영역(303)과 제1 메탈 배선(811)의 접속에 주의한 결과이다. 즉, 외부 접속 단자(801)로부터 배선된 메탈 배선(811)은, 제1 드레인 영역(301), 제2 드레인 영역(302), 및 제3 드레인 영역(303)의 일단으로부터 제1 드레인 영역(301), 제2 드레인 영역(302), 및 제3 드레인 영역(303)에 도입되기 때문에, 채널폭 방향에 있어서 외부 접속 단자(801)에 가까운 측과 먼 측에서 메탈 배선(811)의 배선 저항값이 다르게 되고, 제1 드레인 영역(301), 제2의 드레인 영역(302), 및 제3 드레인 영역(303)의 각각의 외부 접속 단자(801)에 가까운 측의 쪽이, 비교적 동작하기 쉬운 상태가 된다.
이 상황을 감안하여, 제1 드레인 영역(301), 제2 드레인 영역(302), 및 제3 드레인 영역(303)과 쌍이 되는 제1 소스 영역(101), 제2 소스 영역(102), 제3 소스 영역(103), 및 제4 소스 영역(104)에 있어서 외부 접속 단자(801)로부터 먼 영역에 집중하도록 비아 홀(601)을 설치함으로써, ESD 보호용의 N형 MOS 트랜지스터의 동작에 있어서 채널폭 방향에 있어서의 외부 접속 단자(801)와의 거리 의존성이 생기는 것을 완화하는 것을 목적으로 하고 있다.
도 2에 나타낸 제2 실시예에 있어서는, ESD 보호용의 N형 MOS 트랜지스터의 소스 영역의 전위를 공급, 고정하기 위한 배선을 제2 메탈 배선으로 하고, 드레인 영역에 접속하는 배선을 제1 메탈 배선으로 한 예를 나타냈지만, 도 1의 예와 같이, 소스 영역의 전위를 공급, 고정하기 위한 배선을 제1 메탈 배선으로 하고, 드레인 영역에 접속하는 배선을 제2 메탈 배선으로 하거나, 그 외의 조합으로 하거나 하는 것은 자유롭게 행해져도 된다.
그 때에, 제2 메탈 배선을 이용한 측에 배치되는 비아 홀의 개수를, 도 1에 나타낸 제1 실시예의 설명의 주지에 따라, ESD 보호용의 N형 MOS 트랜지스터에 있어서의 복수의 드레인 혹은, 소스 영역에 있어서 도입되는 배선 저항과 배선간의 저항의 합계가, 대략 같아지도록 분배 배치하는 것이 중요하다는 점, 및 3층 이상의 복수층의 메탈 배선에도 적용 가능한 점도 도 1의 예와 같다. 그 외의 설명에 있어서는, 도 1과 동일한 부호를 부기함으로써 설명에 대신한다.
(실시예 3)
도 3은, 본 발명에 의한 반도체 장치의, ESD 보호용의 N형 MOS 트랜지스터의 제3 실시예를 나타내는 모식적 평면도이다. 도면 상은 도 1에 나타낸 제1 실시예와 매우 비슷하므로, 제1 실시예와 같은 점의 설명은 생략하고, 다른 점에 있어서 설명을 행한다. 제1 실시예와 다른 점은, 비아 홀(601)의 배치이며, 이하 이 점에 대해 설명한다.
제1 실시예에서는, 제2 메탈 배선을 이용한 측에 배치되는 비아 홀의 배치 개수를, 도 1에 나타낸 제1 실시예의 설명의 주지에 따라, ESD 보호용의 N형 MOS 트랜지스터에 있어서의 복수의 드레인 혹은, 소스 영역에 있어서 도입되는 배선 저항과 배선간의 저항의 합계가, 대략 같아지도록 분배 배치하는 것으로 했다. 여기서, 일정한 크기를 가지는 비아 홀의 배치 개수의 상한에 대해서 실험한 데이터를 도 5에 나타낸다.
도 5는, ESD 내성을 향상시키기 위한 최적인 비아 홀 배치 개수에 관한 실험 데이터를 나타내고 있고, 도 5(a)는, 평가 샘플 구조의 평면 모식도를 나타내고 있다. 모든 비아 홀은 동일한 크기를 가지고 있다. 간략화하기 위해 게이트 전극과 드레인 영역은 생략되어 있다. 도 5(b)는, ESD 시험(HMB 모드)에서 파괴까지 펄스를 인가한 후에 포토 에미션으로 파괴 개소를 특정했을 때의 파괴 개소의 발생 비율을 나타내고 있다. 이 그래프의 횡축의 1, 1, 2, 3, 4는 A점을 기준으로 했을 때의 비아 홀의 개수비를 나타내고, 각각 도 5(a)의 A점, B점, C점, D점, E점에 대응하는 것이다. 이 실험으로부터, A점과 E점과 같이 그라운드 전위 공급 라인으로부터의 거리 등의 조건이 동일해도 비아 홀의 개수비가 4배로 많아져 있는 E점의 경우에는 ESD에 의한 파괴가 일어나기 쉬운 것을 알 수 있다.
이 실험 결과는, 도 3에 있어서는, 그라운드 전위 공급 라인(701)으로부터 가장 떨어진 위치에 배치된 제2 소스 영역(102), 혹은 제3 소스 영역(103) 상의 비아 홀 배치 개수는, 그라운드 전위 공급 라인(701)으로부터 가장 가까운 위치에 배치된 제1 소스 영역(101), 혹은 제4 소스 영역(104) 상의 비아 홀 수의 3배 이하로 하는 것이 중요하다는 것을 나타내고 있다. 이로부터, W길이 연장을 위해 핑거 수가 증가한 경우에 있어서도, 그라운드 전위 공급 라인(701)으로부터 가장 떨어진 위치에 배치된 소스 영역의 비아 홀의 배치 개수는, 그라운드 전위 공급 라인(701)으로부터 가장 가까운 위치에 배치된 소스 영역의 비아 홀 개수와의 비의 3배까지로 함으로써, ESD 보호용의 N형 MOS 트랜지스터 전체에서 균일하게 동작시킬 수 있다.
(실시예 4)
도 4는, 본 발명에 의한 반도체 장치의, ESD 보호용의 N형 MOS 트랜지스터의 제4 실시예를 나타내는 모식적 평면도이다. 제2 실시예와 제3 실시예를 조합한 것이다. 따라서 설명은 생략하지만, W길이 연장을 위해 핑거 수가 증가한 경우에 있어서도, 그라운드 전위 공급 라인(701)으로부터 가장 떨어진 위치에 배치된 소스 영역의 비아 홀의 배치 개수는, 그라운드 전위 공급 라인(701)으로부터 가장 가까운 위치에 배치된 소스 영역의 비아 홀 개수와의 비의 3배까지로 함으로써, ESD 보호용의 N형 MOS 트랜지스터 전체에서 균일하게 동작시킬 수 있다.
(실시예 5)
도 6은, 본 발명에 의한 반도체 장치의, ESD 보호용의 N형 MOS 트랜지스터의 제5 실시예를 나타내는 모식적 평면도이다. 도 1과 대응하는 부분에는 같은 번호가 부여되어 있다. 도 1에 나타내는 제1 실시예와 다른 점은, 일정한 폭을 가지고 길이가 다른 선상(線狀) 비아 홀(1101)의 배치이다.
따라서, 비아 홀(601)의 대신에, 선상의 비아 홀을 설치함으로써, 제1 메탈 배선과의 접속 면적의 증가에 따라, 저저항화를 실현하고, 실시예 1의 특징을 가지면서, ESD 서지의 전파 스피드를 더 전달·동작하기 쉽게 할 수 있다.
(실시예 6)
도 7은, 본 발명에 의한 반도체 장치의, ESD 보호용의 N형 MOS 트랜지스터의 제6 실시예를 나타내는 모식적 평면도이다. 도 2와 대응하는 부분에는 같은 번호가 부여되어 있다. 도 2에 나타내는 제2 실시예와 다른 점은, 일정한 폭을 가지고 길이가 다른 선상 비아 홀(1101)의 배치이다.
따라서, 비아 홀(601)의 대신에, 선상의 비아 홀을 설치함으로써, 제1 메탈 배선과의 접속 면적의 증가에 따라, 저저항화를 실현하고, 실시예 2의 특징을 가지면서, ESD 서지의 전파 스피드를 더 전달·동작하기 쉽게 할 수 있다.
101:제1 소스 영역 102:제2 소스 영역
103:제3 소스 영역 104:제4 소스 영역
201:게이트 전극 301:제1 드레인 영역
302:제2 드레인 영역 303:제3 드레인 영역
601:비아 홀 701:그라운드 전위 공급 라인
711:제2 메탈 배선 801: 외부 접속 단자
811:제1 메탈 배선 901:제1 메탈 배선
1101:선상 비아 홀

Claims (12)

  1. 드레인 영역과 소스 영역이 하나씩 게이트 전극을 사이에 두고 교대로 배치된, 복수의 트랜지스터가 일체화된 멀티 핑거 타입의 ESD 보호용의 N형 MOS 트랜지스터를 가지는 반도체 장치로서,
    상기 드레인 영역은 외부 접속 단자와 전기적으로 접속되고,
    상기 소스 영역은, 상기 소스 영역 상에 배치되어 접속된 제1 메탈 배선과, 일정한 크기를 가지는 비아 홀에 의해 상기 제1 메탈 배선과 접속된 제2 메탈 배선을 개재하여 그라운드 전위 공급 라인과 전기적으로 접속되어 있고,
    상기 비아 홀의 수가, 상기 그라운드 전위 공급 라인으로부터의 거리에 따라, 멀어질수록 많이 배치되어 있는, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제2 메탈 배선은 상기 ESD 보호용의 N형 MOS 트랜지스터의 채널폭 방향과 수직인 방향으로부터 배선되어 있고, 상기 제1 메탈 배선은 상기 ESD 보호용의 N형 MOS 트랜지스터의 채널폭 방향과 수평인 방향으로 배치되어 있고, 상기 제2 메탈 배선과 상기 제1 메탈 배선은, 상기 소스 영역 상의 영역에서 상기 비아 홀에 의해 접속되어 있는, 반도체 장치.
  3. 청구항 1에 있어서,
    그라운드 전위 공급 라인으로부터 가장 떨어진 위치에 배치된 소스 영역 상의 비아 홀의 배치 개수와, 그라운드 전위 공급 라인으로부터 가장 가까운 위치에 배치된 소스 영역 상의 비아 홀 배치 개수의 비가 3을 넘지 않는, 반도체 장치.
  4. 청구항 1에 있어서,
    상기 제1 메탈 배선 및 상기 제2 메탈 배선은 고융점 금속을 포함하는, 반도체 장치.
  5. 청구항 2에 있어서,
    상기 비아 홀은, 상기 소스 영역 상에 배치되어 접속된 제1 메탈 배선에 있어서, 상기 ESD 보호용의 N형 MOS 트랜지스터의 채널폭 방향과 수평인 방향으로 넓게 분포하도록 배치되어 있는, 반도체 장치.
  6. 청구항 2에 있어서,
    상기 비아 홀은 상기 소스 영역 상에 배치되어 접속된 제1 메탈 배선의 일부의 영역 상에 몰려 배치되어 있는, 반도체 장치.
  7. 청구항 5에 있어서,
    그라운드 전위 공급 라인으로부터 가장 떨어진 위치에 배치된 소스 영역 상의 비아 홀의 배치 개수와, 그라운드 전위 공급 라인으로부터 가장 가까운 위치에 배치된 소스 영역 상의 비아 홀 배치 개수의 비가 3을 넘지 않는, 반도체 장치.
  8. 각 드레인 영역과 각 소스 영역이 하나씩 게이트 전극을 사이에 두고 교대로 배치된, 복수의 트랜지스터가 일체화된 멀티 핑거 타입의 ESD 보호용의 N형 MOS 트랜지스터를 가지는 반도체 장치로서,
    상기 각 드레인 영역은 외부 접속 단자와 전기적으로 접속되고,
    상기 각 소스 영역은, 상기 각 소스 영역 상에 배치되어 접속된 제1 메탈 배선과, 상기 제1 메탈 배선 상에 배치된 비아 홀에 의해 상기 제1 메탈 배선과 접속된 제2 메탈 배선을 개재하여 그라운드 전위 공급 라인과 전기적으로 접속되어 있고,
    상기 각 소스 영역에 있어서는, 상기 그라운드 전위 공급 라인에 접속된 상기 제2 메탈 배선의 배선 저항과, 상기 비아 홀에 의한 접속 저항을 가산한 각각의 저항값이 서로 대체로 동일한 반도체 장치.
  9. 청구항 8에 있어서,
    상기 비아 홀은 일정한 크기를 가지며, 상기 제1 메탈 배선 상에 배치된 상기 비아 홀의 수를 바꿈으로써 상기 각각의 저항값을 서로 대체로 동일하게 하는, 반도체 장치.
  10. 청구항 8에 있어서,
    상기 비아 홀은 일정한 폭을 가지는 선상(線狀) 비아 홀이며, 상기 제1 메탈 배선 상에 배치된 상기 선상 비아 홀의 길이를 바꿈으로써 상기 각각의 저항값을 서로 대체로 동일하게 하는 반도체 장치.
  11. 청구항 8에 있어서,
    상기 제2 메탈 배선은, 상기 그라운드 전위 공급 라인으로부터의 거리가 멀수록, 상기 ESD 보호용의 N형 MOS 트랜지스터의 폭과 평행하는 방향의 배선폭이 큰, 반도체 장치.
  12. 드레인 영역과 소스 영역이 하나씩 게이트 전극을 사이에 두고 교대로 배치된, 복수의 트랜지스터가 일체화된 멀티 핑거 타입의 ESD 보호용의 N형 MOS 트랜지스터를 가지는 반도체 장치로서,
    상기 드레인 영역은 외부 접속 단자와 전기적으로 접속되고,
    상기 소스 영역은, 상기 소스 영역 상에 배치되어 접속된 제1 메탈 배선과, 일정한 폭을 가지는 선상 비아 홀에 의해 상기 제1 메탈 배선과 접속된 제2 메탈 배선을 개재하여 그라운드 전위 공급 라인과 전기적으로 접속되어 있고,
    상기 선상 비아 홀의 길이가, 상기 그라운드 전위 공급 라인으로부터의 거리에 따라, 멀어질수록 길어지도록 배치되어 있는 반도체 장치.
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