KR20090012126A - 반도체 장치 - Google Patents

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KR20090012126A
KR20090012126A KR1020080072235A KR20080072235A KR20090012126A KR 20090012126 A KR20090012126 A KR 20090012126A KR 1020080072235 A KR1020080072235 A KR 1020080072235A KR 20080072235 A KR20080072235 A KR 20080072235A KR 20090012126 A KR20090012126 A KR 20090012126A
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마사끼 시마다
도시오 야마다
히사노리 이또
가쯔히로 고가
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

반도체 장치를 고집적화할 수 있는 기술을 제공한다. 스탠다드 셀 CL은, n형 웰(2n)에 형성되고, 금속 실리사이드막으로 덮여진 p+형 확산층(3p) 및 n+형 확산층(4n)을 갖고 있다. p+형 확산층(3p)은 MIS 트랜지스터의 소스/드레인을 구성하고, n+형 확산층(4n)은 탭 TP1을 구성한다. p+형 확산층(3p)은, 컨택트(7p)를 통하여 배선층(6a)과 전기적으로 접속되어 있고, n+형 확산층(4n)은, 컨택트(7)를 통하여 배선층(6)과 전기적으로 접속되어 있다. 또한, p+형 확산층(3p)이 n+형 확산층(4n)과 접촉되어 있다. MIS 트랜지스터의 소스 노드에 급전되는 전원 전위가 확산층과 배선층의 2층을 이용하여 행해진다.
스탠다드 셀, 반도체 장치, 실리콘, 금속 실리사이드막, 트랜지스터

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히, 스탠다드 셀 방식의 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
반도체 장치의 소형화의 요구에 대하여, 예를 들면 반도체 칩의 사이즈를 축소하는 것이 행해진다. 이 때문에 반도체 칩에 형성되는 트랜지스터도 미세화가 도모된다. 이 미세화에 의해 칩 사이즈를 축소할 수 있는 한편, 트랜지스터 특성을 향상할 수도 있다. 그러나, 트랜지스터의 미세화의 기술에 대하여, 예를 들면 배선이나 컨택트의 미세화의 기술이 지연되고 있기 때문에, 배선이나 컨택트의 배치에는 연구가 필요해지고 있다. 또한, 본원에서 컨택트란, 웰 또는 기판과, 전원 전위 또는 기준 전위(예를 들면 GND)를 접속하는 컨택트를 말한다.
예를 들면, 트랜지스터가 미세화에 의해 작아지고, 배선이나 컨택트가 차지하는 영역이 상대적으로 커지면, 스탠다드 셀이 구성되는 소정의 영역 내에서, 스탠다드 셀 위의 영역이어도 비어 있는 영역에 배선이나 컨택트를 배치하는 것이 불가능하게 된다. 이 때문에, 스탠다드 셀이 형성되는 영역의 크기를 크게 하거나, 또는 트랜지스터를 구성하는 확산층의 크기를 축소하는 것이 생각된다.
일본 특허 공개 제2006-287257호 공보(특허 문헌 1)에는, 스탠다드 셀의 한층 더한 축소화를 달성하고, 집적도를 향상시키는 기술이 개시되어 있다. 구체적으로는, 스탠다드 셀은, 셀과 셀에 전위를 공급하는 탭과의 경계선을 초과하여 형성된 서브 스트레이트 영역(확산층)을 갖고 있다. 이 서브 스트레이트 영역은 인접하는 셀 중 어느 하나의 셀에서 공유로 이용되고, 서브 스트레이트 영역에는 서브 스트레이트 영역에 소정의 전위를 공급하는 컨택트가 불균일한 간격으로 형성되어 있다. 이 컨택트는 서브 스트레이트 영역의 폭의 중심으로부터 인접하는 셀측 근처에 배치 형성되어 있다. 즉, 컨택트가 배치된 부분의 서브 스트레이트 영역을 형성하는 확산층은, 셀의 내측에 확장되어 배치되어 있다.
[특허 문헌 1] 일본 특허 공개 제2006-287257호 공보(도 1)
본 발명자들은, 스탠다드 셀 방식의 반도체 장치에 관한 검토를 행하고 있다. 도 11 및 도 12에 본 발명자들이 검토한 MIS 트랜지스터로 구성되는 스탠다드 셀을 구비한 반도체 장치의 주요부 평면도(레이아웃 패턴)를 도시한다. 부호 101은 전원 전위용의 탭을 구성하는 확산층, 101a는 확산층(101)으로부터 돌기한 확장부, 102는 기준 전위용의 탭을 구성하는 확산층, 102a는 확산층(102)으로부터 돌기한 확장부, 103, 103a는 컨택트, 104는 MIS 트랜지스터를 구성하는 확산층, 105는 MIS 트랜지스터의 게이트(게이트 전극)이다. 또한, 도 11과 도 12 중의 부호 X 및 Y는 각각 도면 중의 좌우 방향 및 상하 방향의 폭이며, 스탠다드 셀이 구성되는 소 정의 영역을 나타낸 것이며, 부호 Z는 탭을 구성하는 확산층(101, 102)의 폭(도면 중 상하 방향)이다.
도 11은 컨택트(103)의 위치 정렬 마진을 최소로 한 경우, 도 12는 컨택트(103)의 위치 정렬 마진에 여유를 갖게 한 경우를 나타내고 있다. 또한, 도 11 및 도 12에서는, 확산층(102)을 공통으로 한 레이아웃 패턴이 도시되어 있다. 탭을 구성하는 확산층(101, 102)을 따르도록 많은 컨택트(103)가 형성되어 있는데, 이것은 각 셀에 전압 공급할 때의 전압 강하 방지를 위해서이다. 이 컨택트(103) 중, 확장부(101a, 102a)에 걸치도록 컨택트(103a)가 형성되어 있다.
도 11 및 도 12에 도시하는 바와 같이, 본 발명자들이 검토한 레이아웃 패턴은 상기 특허 문헌 1과 마찬가지로 컨택트(103)는 확산층(101, 102)의 폭 Z의 중심으로부터 셀의 내측 근처에 배치 형성되도록, 전원 전위용의 탭을 구성하는 확산층(101)으로부터 돌기한 확장부(101a)에 걸쳐 컨택트(103)를 형성하도록 하고 있다. 또한, 기준 전위용의 탭을 구성하는 확산층(102)으로부터 돌기한 확장부(102a)에 걸쳐 컨택트(103a)를 형성하고 있다.
스탠다드 셀 내에서는, 셀의 단자의 위치, 셀 크기 등이 반드시 일치한다고는 할 수 없기 때문에, 확장부(101a, 102a)의 배치, 및 그 확장부(101a, 102a)에 걸치는 컨택트(103)의 배치도 다양한 패턴을 채용하는 것이 생각된다. 여기에서, 도 11 중의 원으로 둘러싸인 부위와 같이, 확장부(102a)가 확산층(102)의 도면 중의 상하 방향에 배치된 경우, 도 11에서는 컨택트(103, 103a)의 위치 정렬 마진이 최소이기 때문에, 컨택트(103a)끼리 겹쳐 배치되는 것도 생각된다. 또한, 컨택 트(103)의 위치 정렬 마진에 여유가 없는 경우, 컨택트(103)의 위치 어긋남이 일어나면, 컨택트(103)의 일부가 확산층(102) 위로부터 벗어나게 되어, 도통하지 않는 문제가 생기는 경우가 있다.
한편, 도 12에 도시하는 바와 같이, 컨택트(103, 103a)의 위치 정렬 마진에 여유를 갖게 한 경우, 컨택트(103a)끼리의 접촉, 또는 컨택트(103)의 비도통을 회피할 수 있다. 그러나, 컨택트(103, 103a)의 위치 정렬 마진을 크게 하기 위해 확산층(101, 102)의 폭 Z를 크게 취할 필요가 있다. 이 때문에, 스탠다드 셀이 형성되는 반도체 칩의 칩 사이즈를 동일하게 하고, 동일한 수의 스탠다드 셀을 형성한 경우, 스탠다드 셀이 형성되는 영역의 폭 Y가 좁아지게 되어, 스탠다드 셀이 형성되는 영역이 작아진다. 즉, 탭을 구성하는 확산층(101, 102)의 면적이 커진 분만큼, 도 11에 도시하는 MIS 트랜지스터의 채널 폭 C1에 대하여, 도 12에 나타내는 채널 폭 C2가 좁아지게 되어, MIS 트랜지스터에서 얻어지는 전류가 적어지게 된다.
또한, 한편으로 본원 발명자의 검토에 따르면, 확장부(101a, 102a)와, 확산층(101, 102)은, 서로 다른 도전성의 불순물 영역이다. 확장부(101a, 102a) 위 및 확산층(101, 102) 위에는 실리사이드막이 형성되어 있는데, 이러한 서로 다른 도전성을 갖는 영역의 경계부에서는, 실리사이드막이 응집하기 쉬워져, 단선을 야기한다고 하는 문제점이 있는 것을 발견하였다.
본 발명의 목적은, 반도체 장치를 고집적화할 수 있는 기술을 제공하는 데 있다.
본 발명의 다른 목적은, 스탠다드 셀 방식의 반도체 장치의 도통 불량을 없 애고, 또한, 스탠다드 셀의 레이아웃 사이즈를 감소할 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본 발명의 일 실시 형태에서 나타내는 반도체 장치는, 스탠다드 셀을 구비하고 있다. 상기 스탠다드 셀을 구비한 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 주면에 형성된 제1 도전형의 웰과, 상기 웰에 형성된 상기 제1 도전형과는 반대의 제2 도전형의 제1 확산층과, 상기 웰에 형성된 상기 제1 도전형의 제2 확산층을 갖고 있다. 또한, 상기 반도체 기판의 상층에 형성되고, 상기 스탠다드 셀에 전위를 공급하는 배선층과, 상기 제1 확산층 위에 형성되고 상기 배선층과 전기적으로 접속되는 제1 컨택트와, 상기 제2 확산층 위에 형성되고 상기 배선층과 전기적으로 접속되는 제2 컨택트를 갖고 있다. 상기 제1 확산층은 상기 스탠다드 셀을 구성하고, 상기 제2 확산층은 상기 웰의 전위를 공급하는 탭을 구성하고, 상기 제1 확산층의 일부가 상기 제2 확산층과 접촉하고, 상기 확산층의 일부 위에 상기 제1 컨택트가 형성되어 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
본 발명에 따르면, 반도체 장치를 고집적화할 수 있다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 평면도이어도 도면을 보기 쉽게 하기 위해 해칭을 가하는 경우도 있다.
<실시 형태 1>
도 1은 본 발명의 실시 형태 1에서의 LSI(반도체 장치)를 모식적으로 도시하는 주요부 평면도(레이아웃 패턴)이며, 도 2는 도 1의 X-X'선의 단면도이다. 예를 들면 n-형의 단결정 실리콘으로 구성되는 반도체 기판(이하, 기판이라고 함)(1)의 주면(소자 형성면)에는, 스탠다드 셀(논리 회로 셀) CL 및 탭 TP1, TP2가 레이아웃되어 있다. 스탠다드 셀 CL은 반도체 소자로서 MIS(Metal Insulator Semiconductor) 트랜지스터를 이용하여 구성되어 있다. 또한, MIS 트랜지스터 및 그 위의 컨택트, 배선층은 주지된 제조 방법을 이용하여 형성할 수 있다.
스탠다드 셀 CL 및 탭 TP1, TP2가 형성되는 기판(1)의 주면에는, 포토리소그래피 기술 및 이온 주입 기술을 이용하여 도입된 n형 및 p형의 불순물로 구성된 n형 웰(2n) 및 p형 웰(2p)이 형성되어 있다. n형 웰(2n)에 탭 TP1로부터 전원 VDD의 전위가 공급되고, p형 웰(2p)에 탭 TP2로부터 전원 VSS의 전위가 공급된다. 또 한, 전원 VDD의 전위를 전원 전위로 한 경우, 전원 VSS의 전위를 기준 전위로 한다.
n형 웰(2n)에는, p채널형 MIS 트랜지스터의 소스/드레인을 구성하는 p+형 확산층(p+형 반도체 영역)(3p)이 형성되어 있다. 또한, p형 웰(2p)에는, n채널형 MISFET의 드레인/드레인을 구성하는 n+형 확산층(n+형 반도체 영역)(3n)이 형성되어 있다. 이들 p+형 확산층(3p) 및 n+형 확산층(3n)은 포토리소그래피 기술 및 이온 주입 기술을 이용하여 도입된 p형 및 n형의 불순물로 구성된다.
또한, 본 실시 형태에서는, 설명의 간략화를 위해 도시를 생략하고 있지만, p채널형 MIS 트랜지스터의 소스/드레인은, 전술한 p+형 확산층(3p)과, p+형 확산층(3p)보다도 불순물 농도가 낮은 p-형 반도체 영역으로 구성되어 있다. p-형 반도체 영역은 게이트(게이트 전극)(8)를 마스크로 하여 이온 주입법에 의해 형성되어 있다. 그 후, 게이트(8)의 측벽에 산화 실리콘막 등의 절연막으로 이루어지는 사이드월 스페이서를 형성하고, 사이드월 스페이서를 마스크로 하여 이온 주입함으로써 p+형 확산층(3p)을 형성하고 있다. 마찬가지로, n채널형 MIS 트랜지스터의 소스/드레인은, 전술한 n+형 확산층(3n)과, n+형 확산층(3n)보다도 불순물 농도가 낮은 n-형 반도체 영역으로 구성되어 있다. n-형 반도체 영역은 게이트(8)를 마스크로 하여 이온 주입법에 의해 형성되어 있다. 그 후, 게이트(8)의 측벽에 산화 실리콘막 등의 절연막으로 이루어지는 사이드월 스페이서를 형성하고, 사이드월 스페이서를 마스크로 하여 이온 주입함으로써 n+형 확산층(3n)을 형성하고 있다.
또한, n형 웰(2n)에는, n+형 확산층(n+형 반도체 영역)(4n)이 형성되어 있다. 또한, p형 웰(2p)에는, p+형 확산층(p+형 반도체 영역)(4p)이 형성되어 있다. 이들 n+형 확산층(4n) 및 p+형 확산층(4p)은 포토리소그래피 기술 및 이온 주입 기술을 이용하여 도입된 n형 및 p형의 불순물로 구성되고, 각각 탭 TP1 및 탭 TP2의 인출층으로 된다. 또한, 이들 n+형 확산층(4n) 및 p+형 확산층(4p)은, 각각, n+형 확산층(3n) 및 p+형 확산층(3p)과 동일 공정으로 형성되어 있다.
n+형 확산층(4n)이 탭 TP1을 구성하고, 배선층(6)의 전원 VDD에 컨택트(7)를 통하여 접속되어 있고, n형 웰(2n)의 전위가 전원 VDD(전원 전위)로 고정된다. 또한, p+형 확산층(p+형 반도체 영역)(4p)이 탭 TP2를 구성하고, 배선층(6)의 전원 VSS에 컨택트(7)를 통하여 접속되어 있고, p형 웰(2p)의 전위가 전원 VSS(기준 전위)로 고정된다.
MIS 트랜지스터의 게이트(8)는, 예를 들면 도전성의 폴리실리콘막으로 구성되고, n형 웰(2n) 및 p형 웰(2p) 위에, 게이트 절연막(도시 생략)을 개재하여 형성되어 있다. 2개의 게이트(8)의 각각은, n형 웰(2n) 내의 p채널형 MIS 트랜지스터 와, p형 웰(2p) 내의 n채널형 MIS 트랜지스터의 공통 게이트를 이루고 있다. 또한, n형 웰(2n) 위의 게이트(8)에는 p형 불순물이 도입되어 있고, p형 웰(2p) 위의 게이트(8)에는 n형 불순물이 도입되어 있다. 또한, n형 웰(2n) 내의 p채널형 MIS 트랜지스터의 드레인과, p형 웰(2p) 내의 n채널형 MIS 트랜지스터의 드레인을 접속함으로써 CMIS 인버터가 구성된다.
도 1에 도시하는 바와 같이, 스탠다드 셀 CL의 형성 영역 내에서 n+형 확산층(4n)에는 도전형이 서로 다른 p+형 확산층(3p)의 일부가 접하도록 배치되어 있다. MIS 트랜지스터의 소스/드레인을 구성하는 p+형 확산층(3p)의 평면 형상이 대략 사각 형상이며, 그 일부가 돌기하여 n+형 확산층(4n)과 접해 있다. 또한, 스탠다드 셀 CL의 형성 영역 내에서 p+형 확산층(4p)에는 도전형이 서로 다른 n+형 확산층(3n)의 일부가 접하도록 배치되어 있다. MIS 트랜지스터의 소스/드레인을 구성하는 n+형 확산층(3n)의 평면 형상이 대략 사각 형상이며, 그 일부가 돌기하여 p+형 확산층(4p)과 접해 있다.
이하, 소스/드레인을 구성하는 확산층의 돌기부를 BD(Butting　Diffusion)부라고 하고, 도 1에서는, p+형 확산층(3p)의 돌기부를 BD부(3pb), n+형 확산층(3n)의 돌기부를 BD부(3nb)로서 나타내고 있다. BD부(3pb) 및 BD부(3nb)는 각각 p+형 확산 층(3p) 및 n+형 확산층(3n)의 일부로 간주할 수 있고, MIS 트랜지스터의 소스의 일부로 간주할 수 있다. 또한, BD부(3pb) 및 BD부(3nb)는 스탠다드 셀 CL의 형성 영역 내에 형성되어 있다.
도 2에 도시하는 바와 같이, n+형 확산층(4n), p+형 확산층(3p) 위에는, 실리사이드 기술을 이용하여, 금속 실리사이드막(9)이 형성되어 있다. 마찬가지로, n+형 확산층(3n), p+형 확산층(4p) 위에도, 실리사이드 기술을 이용하여, 금속 실리사이드막(9)이 형성되어 있다. 본 실시 형태 1에서는, 금속 실리사이드막(9)을 형성하기 위한 금속으로서 코발트(Co)를 이용하고 있고, 금속 실리사이드막(9)은, 코발트 실리사이드막(CoSi2)으로 구성되어 있다. 또한, 금속 실리사이드막(9)의 다른 재료로서, 티탄 실리사이드막(TiSi2)이나 니켈 실리사이드막(NiSi2)을 예시할 수 있다.
이와 같이, MIS 트랜지스터의 소스/드레인을 구성하는 p+형 확산층(3p), n+형 확산층(3n), 및 탭 TP1, TP2를 구성하는 n+형 확산층(4n), p+형 확산층(4p) 위에 금속 실리사이드막(9)을 형성함으로써, p+형 확산층(3p)과 n+형 확산층(4n)은 전기적으로 접속(단락)하고, 또한 n+형 확산층(3n)과 p+형 확산층(4p)은 전기적으로 접속(단락)하게 된다.
그러나, 제조 공정 중이나 제조 후의 사용시에, 금속 실리사이드막(9)이 p+형 확산층(3p)과 n+형 확산층(4n)의 경계, 및 n+형 확산층(3n)과 p+형 확산층(4p)의 경계에서 단선된 바와 같이, p+형 확산층(3p)과 n+형 확산층(4n), 및 n+형 확산층(3n)과 p+형 확산층(4p)이 전기적으로 비접속으로 되는 경우가 있다.
따라서, 금속 실리사이드막(9)을 개재하는 전위 공급 외에, 전원 VDD의 배선층(6)과 접속되는 배선층(6a) 및 컨택트(7, 7p)를 통하여, p채널형 MIS 트랜지스터의 소스로 되는 p+형 확산층(3p)에 확실하게 전원 전위를 공급하고 있다. 또한, 전원 VSS의 배선층(6)과 접속하는 배선층(6b) 및 컨택트(7, 7n)를 통하여, n채널형 MIS 트랜지스터의 소스로 되는 n+형 확산층(3n)에 확실하게 기준 전위를 공급하고 있다. 컨택트(7, 7p, 7n)는, 층간 절연막(5)에 형성한 구멍에 도전성 재료를 매립함으로써 형성된다.
즉, 컨택트(7p)는, BD부(3pb) 위에 형성되고, 배선층(6a)과 p+형 확산층(3p)을 전기적으로 접속하고 있다. 또한, 컨택트(7n)는, BD부(3nb) 위에 형성되고, 배선층(6b)과 n+형 확산층(3n)을 전기적으로 접속하고 있다. 또한, 컨택트(7)가 탭 TP1, TP2 위에 형성되는 것에 대하여, 컨택트(7p, 7n)는 BD부(3pb, 3nb) 위에 형성되어 있다.
이와 같이 본 실시 형태 1에서는, LSI 위에 형성된 스탠다드 셀 내에서, MIS 트랜지스터의 소스 노드에 급전되는 전원 전위가 확산층(금속 실리사이드막)과 배선층의 2층을 이용하여 행해진다. 이에 의해, 스탠다드 셀 방식의 반도체 장치의 도통 불량을 없앨 수 있다. 또한, 후술하겠지만, 배선층에서만 급전되는 구성보다, 레이아웃 사이즈를 감소시킬 수 있다.
이와 같이, 본 실시 형태 1에서의 반도체 장치는, 스탠다드 셀 CL을 구비한 LSI로서, 기판(1)과, 기판(1)의 주면에 형성된 n형 웰(2n), p형 웰(2p)과, n형 웰(2n), p형 웰(2p)에 형성된 p+형 확산층(3p), n+형 확산층(3n)과, n형 웰(2n), p형 웰(2p)에 형성된 n+형 확산층(4n), p+형 확산층(4p)을 갖고 있다. 또한, 기판(1)의 상층에 형성되고, 스탠다드 셀 CL에 전위를 공급하는 배선층(6)과, p+형 확산층(3p), n+형 확산층(3n) 위에 형성되고 배선층(6)과 전기적으로 접속되는 컨택트(7p, 7n)와, n+형 확산층(4n), p+형 확산층(4p) 위에 형성되고 배선층(6)과 전기적으로 접속되는 컨택트(7)를 갖고 있다. 이 p+형 확산층(3p), n+형 확산층(3n)은 스탠다드 셀 CL을 구성하고, n+형 확산층(4n), p+형 확산층(4p)은 n형 웰(2n), p형 웰(2p)의 전위를 공급하는 탭 TP1, TP2를 구성하고, p+형 확산층(3p), n+형 확산층(3n)의 일부(BD부(3pb, 3nb))가 n+형 확산층(4n), p+형 확산층(4p)과 접촉하고, BD부(3pb, 3nb) 위에 컨택트(7a, 7b)가 형성되어 있다.
여기에서, 본 발명자들이 검토한 스탠다드 셀의 레이아웃을 도 3에 도시한다. 도 3에서는, 도 1에서 나타낸 BD부(3nb, 3pb)가 레이아웃되어 있지 않다. 이 때문에, 컨택트(7p)는 p+형 확산층(3p) 위에 형성되고, 배선층(6a)과 p+형 확산층(3p)을 전기적으로 접속하고 있다. 또한, 컨택트(7n)는 n+형 확산층(3n) 위에 형성되고, 배선층(6b)과 n+형 확산층(3n)을 전기적으로 접속하고 있다. 따라서, 배선층(6a)에서만 p채널형 MIS 트랜지스터의 소스에, 전원 VDD의 전위가 공급되게 된다. 또한, 배선층(6b)에서만 n채널형 MIS 트랜지스터의 소스에, 전원 VSS의 전위가 공급되게 된다.
이에 대하여, 본 발명의 반도체 장치에서는, 배선층(6a, 6b)뿐만 아니라, BD부(3pb, 3nb)를 형성하고, 그 위의 금속 실리사이드막(9)을 개재하여 p채널형 MIS 트랜지스터의 소스에 전원 VDD의 전위를, 또한 n채널형 MIS 트랜지스터의 소스에 전원 VSS의 전위를 공급하고 있다.
또한, 본 발명의 반도체 장치에서는, 검토한 레이아웃에서는 형성되어 있지 않은 BD부(3pb, 3nb) 위에 컨택트(7p, 7b)를 형성하고 있다. 이 때문에, 전위를 공급하기 위한 배선층(6a, 6b)을, 검토한 레이아웃에서는 p+형 확산층(3p), n+형 확산층(3n) 위에 형성할 필요가 있지만, 본 발명의 레이아웃에서는 BD부(3pb, 3nb) 위에 형성하기 때문에, p+형 확산층(3p), n+형 확산층(3n) 위에 형성할 필요가 없 다. 따라서, 본 발명에서는 셀 내의 p+형 확산층(3p), n+형 확산층(3n) 위에 배선층(6a, 6b) 이외의 배선을 형성할 수 있다. 환언하면, 셀 내에 유효하게 배선을 형성할 수 있기 때문에, 레이아웃 사이즈를 축소할 수 있다.
도 4 및 도 5는 본 발명의 효과를 설명하기 위한 도면으로서, 도 4에 본 실시 형태 1의 레이아웃 패턴, 도 5에 전술의 검토한 레이아웃 패턴을 도시한다. 또한, 도 4 중의 부호 A는 본 실시 형태 1의 스탠다드 셀이 형성되는 영역이며, 도 5의 부호 B는 검토한 스탠다드 셀이 형성되는 영역이다. 또한, 도 4 및 도 5 중의 좌우 방향의 점선은, 가령 배선층(6)을 형성하는 경우에, 그 점선 위에 배선층(6)의 중심이 오는 것을 나타내는 것이다.
도 4에 도시하는 바와 같이, 본 실시 형태 1의 레이아웃 패턴은, 원으로 둘러싸인 부위의 영역 내에서 배선층(6)을 형성하고, 셀 형성 영역 A 내에서 유효하게 사용하고 있다. 한편, 도 5에 도시하는 바와 같이, 본 발명자들이 검토한 레이아웃 패턴에서는, 원으로 둘러싸인 부위의 영역 내에서 배선층(6)을 형성하고 있지 않다. 이것은 p+형 확산층(3p)에 전위를 공급하기 위해, p+형 확산층(3p) 위에 컨택트(7p)를 형성하고, 그 컨택트(7p) 위에 배선층(6a)을 형성하게 되어 있기 때문에, 다른 배선층(6)을 형성할 수 없기 때문이다.
따라서, 본 실시 형태 1의 레이아웃 패턴과 검토한 레이아웃 패턴을 비교한 경우, 셀 형성 영역 A를 셀 형성 영역 B보다 작게 할 수 있다. 또한, 셀 형성 영역 A의 면적을 작게 함으로써, 반도체 장치의 고집적화를 도모할 수 있다.
<실시 형태 2>
도 6은 본 발명의 실시 형태 2에서의 LSI(반도체 장치)를 모식적으로 도시하는 주요부 평면도(레이아웃 패턴)이다. 본 실시 형태 2에서의 LSI의 레이아웃 패턴은, 도 6에 도시하는 바와 같이, 상기 실시 형태 1에서 설명한 본 발명의 레이아웃 패턴과, 상기 실시 형태 1에서 검토한 레이아웃 패턴을 조합한 것이다. 또한, 본 발명의 레이아웃 패턴과, 검토한 레이아웃 패턴이 상하 좌우 방향으로 배치되어도, 특별히 그들의 경계 조건은 추가되지 않는다.
이와 같이 본 발명을 스탠다드 셀에 적용함으로써, 레이아웃 패턴에 자유도를 갖게 할 수 있다.
<실시 형태 3>
도 7은 본 발명의 실시 형태 3에서의 LSI(반도체 장치)를 모식적으로 도시하는 주요부 평면도(레이아웃 패턴)이며, 도 8은 도 7의 Y-Y'선의 단면도이다. 상기 실시 형태 1에서는 전원 VDD를 제1 층의 배선층(6)으로부터 공급하는 경우를 나타내었지만, 본 실시 형태 3에서는 전원 VDD를 제2 층의 배선층(10)으로부터 공급하는 경우에 대하여 나타낸다. 이와 같이 전원 VDD를 제2 층의 배선층(10)을 이용한 경우에도, 상기 실시 형태 1과 마찬가지의 효과를 얻을 수 있다.
<실시 형태 4>
도 9는 본 발명의 실시 형태 4에서의 LSI(반도체 장치)의 회로도이며, 도 10은 본 발명의 실시 형태 4에서의 LSI를 모식적으로 도시하는 주요부 평면도(레이아웃 패턴)이다. 본 실시 형태 4에서는, MIS 트랜지스터를 병렬 접속하여, 용장성을 이용한 LSI에 대하여 설명한다.
도 9에 도시하는 회로는, 3입력 A, B, C 및 1출력 YB로 한 NAND 회로이다. 도 9에 도시하는 바와 같이 MIS 트랜지스터를 병렬로 접속함으로써 높은 구동력을 실현할 수 있다. 1개의 MIS 트랜지스터의 기준으로 한 경우, 2개의 MIS 트랜지스터의 병렬 접속이면 2배력, 3개의 MIS 트랜지스터의 병렬 접속이면 3배력, n개의 MIS 트랜지스터의 병렬 접속이면 n배력으로 된다.
도 10에 도시하는 바와 같이, 본 실시 형태 4의 LSI이어도, 상기 실시 형태 1과 마찬가지로 구성되어 있다. 예를 들면, 스탠다드 셀 CL을 구비한 LSI는, 기판(1)과, 기판(1)의 주면에 형성된 n형 웰(2n)과, n형 웰(2n)에 형성된 p+형 확산층(3p)과, n형 웰(2n)에 형성된 n+형 확산층(4n)을 갖고 있다. 또한, 기판(1)의 상층에 형성되고, 스탠다드 셀 CL에 전위를 공급하는 배선층(6)과, p+형 확산층(3p) 위에 형성되고 배선층(6)과 전기적으로 접속되는 컨택트(7p)와, n+형 확산층(4n) 위에 형성되고 배선층(6)과 전기적으로 접속되는 컨택트(7)를 갖고 있다. 이 p+형 확산층(3p)은 스탠다드 셀 CL을 구성하고, n+형 확산층(4n)은 n형 웰(2n)의 전위를 공급하는 탭 TP1을 구성하고, p+형 확산층(3p)의 일부(BD부(3pb))가 n+형 확산층(4n)과 접촉하고, BD부(3pb) 위에 컨택트(7a)가 형성되어 있다.
또한, 스탠다드 셀 CL은, MIS 트랜지스터로 구성되어 있고, 소스 S가 p+형 확산층(3p)으로 구성되고, 드레인 D가 n형 웰(2n)에 형성된 소스 S와 쌍을 이루는 p+형 확산층(3p)으로 구성되고, 게이트 G가 소스 S/드레인 D 사이에 게이트 절연막 (도시 생략)을 개재하여 형성된 게이트(8)로 구성되어 있다. 도 10에 도시하는 바와 같이, 복수의 MIS 트랜지스터에서는, 서로의 드레인 D를 구성하는 p+형 확산층(3p)이 전기적으로 접속되어 있고, 기판면 내의 소정의 방향으로 연장되는 탭 TP1(n+형 확산층(4n))을 따라 형성되어 있다.
이들 복수의 MIS 트랜지스터 중, 도 9 중의 원으로 둘러싸인 부위로 나타낸 영역의 MIS 트랜지스터에서는, BD부(3pb)(p+형 확산층(3p))가 컨택트(7a)를 통하여 배선층(6a)과 전기적으로 접속되어 있다. 그 이외의 MIS 트랜지스터의 BD부(3pb) 위에는 컨택트(7a)가 형성되어 있지 않고, p+형 확산층(3p) 및 n+형 확산층(4n)을 덮도록 형성된 금속 실리사이드막에 의해, 전원 VDD의 전위가 n+형 확산층(4n)으로부터 p+형 확산층(3p)에 공급되게 된다. 이 경우, BD부(3pb) 위에 배선층(6a)을 연장하는 개소가 1개소로 끝나기 때문에, 다른 BD부(3pb) 위에 배선층(6a)을 연장할 필요가 없다. 따라서, 다른 BD부(3pb) 위의 영역에, 다른 목적으로 배선을 배치하는 것이 가능해지기 때문에, 배선 레이아웃의 자유도를 향상시킬 수 있다.
이와 같이, MIS 트랜지스터를 병렬 접속하여, 용장성을 이용한 LSI이어도, 본 발명을 적용함으로써, 도 10에서 나타내는 원으로 둘러싸인 부위의 영역을 셀 형성 영역 내에서 유효하게 사용할 수 있기 때문에, 셀 형성 영역의 면적을 작게 할 수 있다. 또한, 셀 형성 영역의 면적을 작게 함으로써, 반도체 장치의 고집적화를 도모할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태에서는, 제1 층 또는 제2 층의 배선층에 적용한 경우에 대하여 설명하였지만, 그 이상의 다층 배선층에도 적용할 수 있다.
<산업상 이용가능성>
본 발명은, 반도체 장치, 특히, LSI에 유효하며, 스탠다드 셀 방식의 반도체 장치의 제조업에 폭 넓게 이용되는 것이다.
도 1은 본 발명의 실시 형태 1에서의 반도체 장치를 모식적으로 도시하는 주요부 평면도.
도 2는 도 1의 X-X'선의 단면도.
도 3은 본 발명자들이 검토한 반도체 장치를 모식적으로 도시하는 주요부 평면도.
도 4는 본 발명의 효과를 설명하기 위한 도면으로서, 본 발명의 실시 형태 1의 레이아웃 패턴.
도 5는 본 발명의 효과를 설명하기 위한 도면으로서, 본 발명자들이 검토한 레이아웃 패턴.
도 6은 본 발명의 실시 형태 2에서의 반도체 장치를 모식적으로 도시하는 주요부 평면도.
도 7은 본 발명의 실시 형태 3에서의 반도체 장치를 모식적으로 도시하는 주요부 평면도.
도 8은 도 7의 Y-Y'선의 단면도.
도 9는 본 발명의 실시 형태 4에서의 반도체 장치의 회로도.
도 10은 본 발명의 실시 형태 4에서의 반도체 장치를 모식적으로 도시하는 주요부 평면도.
도 11은 본 발명자들이 검토한 반도체 장치를 모식적으로 도시하는 주요부 평면도.
도 12는 본 발명자들이 검토한 반도체 장치를 모식적으로 도시하는 주요부 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판(기판)
2n: n형 웰
2p: p형 웰
3n: n+형 확산층
3nb: BD부
3p: p+형 확산층
3pb: BD부
4n: n+형 확산층
4p: p+형 확산층
5: 층간 절연막
6: 배선층
6a, 6b: 배선층
7, 7p, 7n: 컨택트
8: 게이트(게이트 전극)
9: 금속 실리사이드막
10: 배선층
101: 확산층
101a: 확장부
102: 확산층
102a: 확장부
103, 103a: 컨택트
104: 확산층
105: 게이트(게이트 전극)
CL: 스탠다드 셀
TP1, TP2: 탭

Claims (9)

  1. 스탠다드 셀을 포함한 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판의 주면에 형성된 제1 도전형의 웰과,
    상기 웰에 형성된 상기 제1 도전형과는 반대의 제2 도전형의 제1 확산층과,
    상기 웰에 형성된 상기 제1 도전형의 제2 확산층과,
    상기 반도체 기판의 상층에 형성되고, 상기 스탠다드 셀에 전위를 공급하는 배선층과,
    상기 제1 확산층 위에 형성되고 상기 배선층과 전기적으로 접속되는 제1 컨택트와,
    상기 제2 확산층 위에 형성되고 상기 배선층과 전기적으로 접속되는 제2 컨택트
    를 갖고,
    상기 제1 확산층은 상기 스탠다드 셀을 구성하고,
    상기 제2 확산층은 상기 웰의 전위를 공급하는 탭을 구성하고,
    상기 제1 확산층의 일부가 상기 제2 확산층과 접촉하고,
    상기 제1 확산층의 일부 위에 상기 제1 컨택트가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 기판은 실리콘으로 이루어지고,
    상기 제1 확산층 및 상기 제2 확산층을 덮는 금속 실리사이드막이 형성되어 있고,
    상기 제1 컨택트가, 상기 제1 확산층 위에 상기 금속 실리사이드막을 개재하여 형성되고,
    상기 제2 컨택트가, 상기 제2 확산층 위에 상기 금속 실리사이드막을 개재하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 스탠다드 셀은, MIS 트랜지스터로 구성되어 있고,
    상기 MIS 트랜지스터의 소스가, 상기 제1 확산층으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 스탠다드 셀은, MIS 트랜지스터로 구성되어 있고,
    상기 MIS 트랜지스터의 소스가, 상기 제1 확산층으로 구성되고,
    상기 MIS 트랜지스터의 드레인이, 상기 웰에 형성된 상기 제1 확산층과 쌍을 이루는 제3 확산층으로 구성되고,
    복수의 상기 MIS 트랜지스터는, 서로의 상기 제3 확산층이 전기적으로 접속 되어 있고,
    복수의 상기 MIS 트랜지스터는, 상기 반도체 기판면 내의 소정의 방향으로 연장되는 상기 제2 확산층을 따라 형성되어 있고,
    복수의 상기 MIS 트랜지스터 중 적어도 1개는, 상기 제1 확산층이 상기 제1 컨택트를 통하여 상기 배선층과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 확산층의 일부가, 상기 스탠다드 셀의 형성 영역 내에 있는 것을 특징으로 하는 반도체 장치.
  6. 반도체 소자를 포함한 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판의 주면에 형성된 제1 도전형의 웰과,
    상기 웰에 형성된 상기 제1 도전형과는 반대의 제2 도전형의 제1 확산층과,
    상기 웰에 형성된 상기 제1 도전형의 제2 확산층과,
    상기 반도체 기판의 상층에 형성되고, 상기 반도체 소자에 전위를 공급하는 배선층과,
    상기 제1 확산층 위에 형성되고 상기 배선층과 전기적으로 접속되는 제1 컨택트와,
    상기 제2 확산층 위에 형성되고 상기 배선층과 전기적으로 접속되는 제2 컨택트
    를 갖고,
    상기 제1 확산층은 상기 반도체 소자를 구성하고,
    상기 제2 확산층은 상기 웰의 전위를 공급하는 탭을 구성하고,
    상기 제1 확산층의 일부가 상기 제2 확산층과 접촉하고,
    상기 제1 확산층의 일부 위에 상기 제1 컨택트가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 반도체 기판은 실리콘으로 이루어지고,
    상기 제1 확산층 및 상기 제2 확산층을 덮는 금속 실리사이드막이 형성되어 있고,
    상기 제1 컨택트가, 상기 제1 확산층 위에 상기 금속 실리사이드막을 개재하여 형성되고,
    상기 제2 컨택트가, 상기 제2 확산층 위에 상기 금속 실리사이드막을 개재하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 반도체 소자는, MIS 트랜지스터로 이루어지고,
    상기 MIS 트랜지스터의 소스가, 상기 제1 확산층으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 반도체 소자는, MIS 트랜지스터로 이루어지고,
    상기 MIS 트랜지스터의 소스가, 상기 제1 확산층으로 구성되고,
    상기 MIS 트랜지스터의 드레인이, 상기 웰에 형성된 상기 제1 확산층과 쌍을 이루는 제3 확산층으로 구성되고,
    복수의 상기 MIS 트랜지스터는, 서로의 상기 제3 확산층이 전기적으로 접속되어 있고,
    복수의 상기 MIS 트랜지스터는, 상기 반도체 기판면 내의 소정의 방향으로 연장되는 상기 제2 확산층을 따라 형성되어 있고,
    복수의 상기 MIS 트랜지스터 중 적어도 1개는, 상기 제1 확산층이 상기 제1 컨택트를 통하여 상기 배선층과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
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