JP4039998B2

JP4039998B2 - 半導体装置及び半導体集積回路装置

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Publication number: JP4039998B2
Application number: JP2003311430A
Authority: JP
Inventors: 憲治市川
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-09-03
Filing date: 2003-09-03
Publication date: 2008-01-30
Anticipated expiration: 2023-09-03
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Description

本発明は、半導体装置及び半導体集積回路装置に関し、特に半導体集積回路装置の出力回路として形成される静電破壊防止の対策が施された半導体装置の構造に関する。

従来、この種の半導体装置として、例えば、シリコン基板の半導体層上にゲート絶縁層を介して形成されたゲート電極、アクティブ領域の半導体層に形成された、ソース領域またはドレイン領域を構成する不純物拡散層、及びアクティブ領域に存在するゲート電極上に形成された複数のコンタクト部を有し、前記不純物拡散層上にシリサイド層を有さないものが知られている。（例えば、特許文献１参照）。
特開２００１−１８９４２９号公報（第１頁、図３）。

上記した複数のコンタクト部を介して、ゲート電極に沿ってその上方に配置される金属配線層とゲート電極とを複数箇所で接続することにより、見かけ上のゲート抵抗を小さくすることができる。しかしながら、接続するためのコンタクト部をゲート電極上に形成する際に、形成時のストレスがゲート絶縁層に与える影響を回避するため、更にはエッチングによってゲート絶縁層を破壊するのを防ぐためのパッド状の絶縁層を、コンタクト部が形成される領域のゲート電極の下部に設けている。このため構造が複雑となり、レイアウト設計が複雑化してしまう問題があった。

本発明の目的は、上記の問題点を解消し、装置の高速化、低消費電力化に優れると共に静電破壊が生じにくく、且つ、ゲート抵抗を低くできてレイアウト設計が比較的容易な半導体装置及び半導体集積回路装置を提供することにある。

本発明による半導体装置は、所定のゲート幅を有し、ポリシリコンからなる第１のゲート電極と、素子分離層により分離された不純物拡散層の一方に形成されて、前記第１のゲート電極に対向してゲート絶縁層を介して形成されたチャネル領域を挟む位置にあるソース領域及びドレイン領域を備えるサリサイドブロック型の第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと、前記素子分離層を介して前記第１のゲート電極と平行に配置されたポリシリコンからなる第２のゲート電極と、前記素子分離層により分離された前記不純物拡散層の他方に形成されて、前記第２のゲート電極に対向してゲート絶縁層を介して形成されたチャネル領域を挟む位置にあるソース領域及びドレイン領域を備えるサリサイドブロック型の第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと同じ導電型の該第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと、前記第１のゲート電極と前記第２のゲート電極との間を、複数箇所において電気的に接続する複数の結合部を有し、前記ゲート絶縁層と連続して且つ同じ材料で形成された絶縁層上に形成されたポリシリコンからなる導電部と、前記第１のゲート電極及び前記第２のゲート電極から所定間隔離れた、前記ソース領域上、前記ドレイン領域上、及び前記導電部上にそれぞれ電気的に分離した状態で形成されたシリサイド層と、前記シリサイド層上に形成された層間絶縁層と、前記層間絶縁層上にあって、前記導電部上に形成されたシリサイド層に対向して形成されたゲートメタル電極配線と、前記層間絶縁層上にあって、前記ソース領域上に形成されたシリサイド層に対向して形成されたソースメタル電極配線と、前記層間絶縁層上にあって、前記ドレイン領域上に形成されたシリサイド層に対向して形成されたドレインメタル電極配線と、前記層間絶縁層に形成され、前記ゲートメタル電極配線と前記導電部上に形成されたシリサイド層とを電気的に接続する第１のコンタクトと、前記層間絶縁層に形成され、前記ソースメタル電極配線と前記ソース領域上に形成されたシリサイド層とを電気的に接続する第２のコンタクトと、前記層間絶縁層に形成され、前記ドレインメタル電極配線と前記ドレイン領域上に形成されたシリサイド層とを電気的に接続する第３のコンタクトとを有し、
前記ゲートメタル電極配線は、前記複数の結合部を交差する方向に延在し、前記第１のコンタクトが、前記ゲートメタル電極配線と複数の結合部との各交差位置に形成され、前記ソースメタル電極配線は、前記ゲートメタル電極配線に隣接する前記第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのソース領域上の第１配線部、該ゲートメタル電極配線に隣接する前記第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのソース領域上の第２配線部、及び前記ゲートメタル電極配線の端部側の離間した領域に一体的に形成され、前記ドレインメタル電極配線は、前記第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのドレイン領域上、前記第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのドレイン領域上、及び該記第１と第２の配線部を電気的に接続する接続部からなることを特徴とする。
また、本発明による別の半導体装置は、所定のゲート幅を有し、ポリシリコンからなる第１のゲート電極と、素子分離層により分離された不純物拡散層の一方に形成されて、前記第１のゲート電極に対向してゲート絶縁層を介して形成されたチャネル領域を挟む位置にあるソース領域及びドレイン領域を備えるサリサイドブロック型の第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと、前記素子分離層を介して前記第１のゲート電極と平行に配置されたポリシリコンからなる第２のゲート電極と、前記素子分離層により分離された前記不純物拡散層の他方に形成されて、前記第２のゲート電極に対向してゲート絶縁層を介して形成されたチャネル領域を挟む位置にあるソース領域及びドレイン領域を備えるサリサイドブロック型の第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと同じ導電型の該第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと、前記第１のゲート電極と前記第２のゲート電極との間を、複数箇所において電気的に接続する複数の結合部を有し、前記ゲート絶縁層と連続して且つ同じ材料で形成された絶縁層上に形成されたポリシリコンからなる導電部と、前記第１のゲート電極及び前記第２のゲート電極から所定間隔離れた、前記ソース領域上、前記ドレイン領域上、及び前記導電部上にそれぞれ電気的に分離した状態で形成されたシリサイド層と、前記シリサイド層上に形成された層間絶縁層と、前記層間絶縁層上にあって、前記導電部上に形成されたシリサイド層に対向して形成されたゲートメタル電極配線と、前記層間絶縁層上にあって、前記ソース領域上に形成されたシリサイド層に対向して形成されたソースメタル電極配線と、前記層間絶縁層上にあって、前記ドレイン領域上に形成されたシリサイド層に対向して形成されたドレインメタル電極配線と、前記層間絶縁層に形成され、前記ゲートメタル電極配線と前記導電部上に形成されたシリサイド層とを電気的に接続する第１のコンタクトと、前記層間絶縁層に形成され、前記ソースメタル電極配線と前記ソース領域上に形成されたシリサイド層とを電気的に接続する第２のコンタクトと、前記層間絶縁層に形成され、前記ドレインメタル電極配線と前記ドレイン領域上に形成されたシリサイド層とを電気的に接続する第３のコンタクトとを有し、前記導電部は、前記ゲート幅方向に延在して前記複数の結合部とそれぞれ一体的に交わる配線部を更に有し、前記ゲートメタル配線が前記配線部の端部に対向して形成され、前記ソース（ドレイン）メタル電極配線は、前記ゲートメタル電極配線に隣接する前記第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのソース（ドレイン）領域上の第１の配線部、該ゲートメタル電極配線に隣接する前記第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのソース（ドレイン）領域上の第２配線部、及び該第１と第２の配線部を電気的に接続する接続部からなり、前記ドレイン（ソース）メタル電極配線は、前記第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのドレイン（ソース）領域上、前記第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのドレイン（ソース）領域上、及び前記配線部の端部を除く前記導電部上の領域に、一体的に形成されることを特徴とする。

本発明による半導体集積回路は、出力回路を構成する最終段出力トランジスタとして、上記の半導体装置を採用したことを特徴とする。

本発明によれば、静電気放電（ＥＳＤ）耐性に優れ、且つゲート抵抗を低く抑えてゲート遅延時間の増大を抑制すると共に、レイアウト設計が比較的容易であって、しかもゲート電極下の酸化膜を破壊してしまう恐れのない半導体装置、及びこの半導体装置を出力回路に用いた半導体集積回路装置を提供することができる。

本発明を説明する前に、先ず本発明がなされた技術的背景について、その概要を記述する。

近年、ＬＳＩの高速化、低消費電力化に優れるＳＯＩ（Silicon On Insulator）デバイスの開発が進んでいるが、このＳＯＩデバイスにおいても特にサリサイドプロセスが主流となっている。サリサイド（SALICIDE:Self-Aligned Silicide）とは、シリコンと金属の化合物であるシリサイドを不純物拡散層及びポリシリコン上に形成する技術である。

図５は、ＳＯＩ基板上に作製したサリサイド型ＮＭＯＳトランジスタ１００の要部構成を示し、同図（ａ）はその平面図であり、同図（ｂ）は、同図（ａ）中のＡ−Ａ線に沿った要部断面図である。

Ｐ型半導体基板１０１上に埋め込み酸化膜１０２を有するＳＯＩ基板上に、ＭＯＳプロセスでＮＭＯＳトランジスタが作られている。

ソース（又はドレイン）領域１０３とドレイン（又はソース）領域１０４による不純物拡散層及びポリシリコンで形成されたゲート電極１０５上の全体にそれぞれ抵抗の低いシリサイド１０６，１０７，１０８が形成されている。これらのシリサイドの上には層間絶縁層１１５が形成されており、層間絶縁層１１５には、この層上に形成される図示しないメタル配線とシリサイド１０６，１０７を接続するコンタクト１１６が形成されている。

通常このようなサリサイド型トランジスタは、ＥＳＤ（Electro-Static Discharge；静電気放電）に対して非常に弱い。何故なら、ＥＳＤによるサージ電流がドレインまたはソースの上層にあたる抵抗の低いシリサイド層を流れ、ブレークダウン後の大電流のストレスがＰＮ接合表面部領域１１０又は１１１に集中し、接合破壊を引き起こし易くなるからである。このサージ電流は、以下のようにして発生する。

例えば、ＮＭＯＳトランジスタの場合、ドレインに正極のＥＳＤによるサージ電圧が印加されると、ドレイン領域（Ｎ^＋）−ボディ領域（Ｐ⁻）間がブレークダウンを起こし、ホールがボディ領域内に蓄積することで、ボディ領域の電位が上昇する。ボディ領域（Ｐ⁻）−ソース領域（Ｎ^＋）間のＰＮ接合の電位障壁を越えるまでボディ領域の電位が持ち上がると、ドレイン領域（Ｎ^＋）−ボディ領域（Ｐ⁻）−ソース領域（Ｎ^＋）で構成される寄生ＮＰＮバイポーラトランジスタがターンオンし、ドレインからソースにバイポーラ電流としてＥＳＤサージ電流が流れるのである。

このようなＥＳＤによる素子破壊を防止するために、サリサイドブロック型ＮＭＯＳトランジスタが提案されている。図６は、このサリサイドブロック型ＮＭＯＳトランジスタ１３０の要部構成を示し、同図（ａ）はその平面図であり、同図（ｂ）は、同図（ａ）中のＢ−Ｂ線に沿った要部断面図である。尚、図５のサリサイド型ＮＭＯＳトランジスタ１００と実質的に共通する部分には同符号を付している。

このサリサイドブロック型ＮＭＯＳトランジスタ１３０は、シリサイドを形成する際に、ゲート電極１０５と、ソース（ドレイン）１３３及びドレイン（ソース）１３４の、ゲート電極１０５側のゲート電極近傍の各一部領域を含むサリサイドブロック領域１３９にサリサイドブロックを形成し、この領域にシリサイドが形成されないようにしたトランジスタである。

このように構成することにより、ＥＳＤによるサージ電流が不純物拡散層内で一部に集中することなく比較的均等に流れて電界集中を起こさないこと、更にドレインおよびソース内の上層にシリサイドが形成されていない部分の不純物拡散層の抵抗成分で高いＥＳＤサージ電圧に電圧降下が起こり、ＰＮ接合へのストレスが小さくなること、によりＥＳＤ耐性が飛躍的に向上する。

尚、ドレインとソースの両方にサリサイドブロック領域を設けているのは、ウェルとソースが同電位でソース側のＰＮ接合でのブレークダウンが起こらないバルク（Bulk）基板を用いたプロセスと異なり、ＳＯＩデバイスでは、埋め込み酸化膜とフィールド酸化膜による完全素子分離構造とした場合、ＥＳＤサージの極性によりソース側でのブレークダウンによるＰＮ接合破壊が懸念されるからである。また、ＰＭＯＳトランジスタでも同様のことが言える。

以上のように、ＥＳＤ耐性に優れたサリサイドブロック型トランジスタは、例えば、半導体集積回路装置としてのＬＳＩ内において、最終段出力トランジスタとして用いられる。図８は、ＬＳＩ１４０内において、出力回路の最終段出力トランジスタとして用いられるサリサイドブロック型ＮＭＯＳトランジスタ１４４の回路構成上の位置を示す要部回路図である。

同図に示すようにサリサイドブロック型ＮＭＯＳトランジスタ１４４は、同じくサリサイドブロック型ＰＭＯＳトランジスタ１４３と共にプッシュプルの出力回路を構成し、ドレインがＬＳＩ１４０の出力端子１４２に接続されている。またドレインと出力端子１４２を結ぶ配線経路には、保護回路１４１が配設されている。

このように構成されることにより、出力端子１４２にＥＳＤサージが印加された場合にも、ＥＳＤ耐性に優れたサリサイドブロック型トランジスタ１４３，１４４は破壊されることが無く、一方、内部回路１４５内のトランジスタは保護回路１４１によって保護される。従って、内部回路１４５を構成する各トランジスタには、前記した図５に示すようなサリサイド型のＭＯＳトランジスタを使用することができる。

図７は、図８に示す回路図に示されたサリサイドブロック型ＮＭＯＳトランジスタ１４４の構成例を示す図で、同図（ａ）はその平面図であり、同図（ｂ）は、同図（ａ）中のＣ−Ｃ線に沿った要部断面図である。

同図に示すように、絶縁層としてのＰ型半導体基板１５１上に、内部に埋め込み酸化膜を有するシリコン１５２が形成されたＳＯＩ基板上に、ＭＯＳプロセスでＮＭＯＳトランジスタが作られている。

ソース（又はドレイン）領域１５４とドレイン（又はソース）領域１５３，１５５による不純物拡散層の一部領域、及びボディ領域１５６，１５７の上層に酸化膜１６０，１６１を介して形成されたポリシリコンのゲート電極１５８，１５９上には、シリサイドの形成過程で、サリサイドブロック領域１６２ａ，１６２ｂに設けられたサリサイドブロックによってシリサイドが形成されず、その領域外のみに、それぞれ抵抗の低いシリサイド１７０，１７１，１７２が形成されている。

これらのシリサイドの上層には層間絶縁層１６３が形成され、更にこの層上には、シリサイド１７０と対向して延在する接続部１６４ａ、シリサイド１７２と対向して延在する接続部１６４ｂ、及びこれら接続部１６４ａ、１６４ｂを連結する連結部１６４ｃからなるドレイン（ソース）メタル配線１６４と、シリサイド１７１と対向して延在するソース（ドレイン）メタル配線１６５と、２つのゲート電極１５８，１５９を電気的に結合するゲートメタル配線１６７とが形成されている。

更に、層間絶縁層１６３には、シリサイド１７０と接続部１６４ａとを複数箇所で電気接続するためのコンタクト１７５、シリサイド１７２と接続部１６４ｂとを複数箇所で電気接続するためのコンタクト１７６、シリサイド１７１とソース（ドレイン）メタル配線１６５とを複数箇所で電記接続するためのコンタクト１７７、及び２つのゲート電極１５８，１５９とゲートメタル配線１６７とを電気接続するためのコンタクト１７８とが形成されている。以上のように、最終段出力トランジスタとして用いられるサリサイドブロック型ＮＭＯＳトランジスタ１４４は、ここではゲート幅Ｗの大きいサリサイドブロック型トランジスタが２つ並列に配置される構造となっている。

このようにゲート幅Ｗが大きいトランジスタをサリサイドブロック型トランジスタにすると、ゲート信号が接続されるゲートメタル配線１６７側から遠い箇所に位置するゲート電極部では、ゲード電極のポリシリコンの抵抗が大きいため、抵抗１４７（図８）に相当する非常に大きなゲート抵抗が必然的に挿入されることになり、高速動作が要求されるデバイスでは、最終段出力トランジスタでのゲート遅延時間が大きくなるのは避けなければならない。

従って、理想的には、図７に示すサリサイドブロック型ＮＭＯＳトランジスタ１４４において、ゲート電極１５８，１５９上にのみ低抵抗のシリサイド層を形成する構造とすればよいが、この場合サリサイドブロックとゲート電極のマスク合わせ精度を考慮すると、どうしてもゲート電極１５８，１５９近傍のドレイン又はソース上部にもシリサイド層が形成されてしまい、ＥＳＧ耐性を低下させることになる。尚、前記したように、特許文献１には、この対策として、ゲート電極上にシリサイド層を形成することなく、ゲート抵抗を小さくするための一方法が開示されている。

本発明は、以上の技術的背景のもとになされ、且つ前記した従来技術の問題点を解消するものある。

実施の形態１．
図１は、本発明の実施の形態１の半導体装置を構成するサリサイドブロック型ＮＭＯＳトランジスタを示す平面図であり、図２（ａ）は、図１中のＤ−Ｄ線に沿った断面図であり、図２（ｂ）は、同じく図１中のＥ−Ｅ線に沿った断面図である。

これらの図に示すように、この半導体装置は、半導体基板、例えばＰ型シリコン基板２と、その上に形成された埋め込み酸化膜３と、その上に形成され、素子分離層としてフィールド酸化膜４により互いに分離された２つのシリコン薄膜層１０、１１とを有する。

図示の例では、活性領域を構成するシリコン薄膜層１０及び１１は、各々図面（図１）上縦方向に長い矩形状に形成され、互いに平行にかつ互いに隣接して配置されている。

一方のシリコン薄膜層１０内には不純物拡散によりＮ^＋型の第１の拡散領域５と第２の拡散領域６と、これら第１の拡散領域５と第２の拡散領域６の間に位置し、図面上縦方向に延びたＰ⁻型のチャンネル領域７が形成されている。チャンネル領域７の上には、ゲート酸化膜８を介してポリシリコンのゲート電極９が形成されている。

同様に、他方のシリコン薄膜層１１内には不純物拡散によりＮ^＋型の第１の拡散領域１３及び第２の拡散領域１４と、これら第１の拡散領域１３と第２の拡散領域１４の間に位置し、図面（図１）上縦方向に延びたＰ⁻型のチャンネル領域１５とが形成されている。チャンネル領域１５の上には、ゲート酸化膜１６を介してポリシリコンのゲート電極１７が形成されている。

第１の拡散領域及び第２の拡散領域は、一方がソース領域となり、他方がドレイン領域となるが、以下の説明では、便宜上第１の拡散領域５及び１３がソース領域となるものとし、第２の拡散領域６及び１４がドレイン領域となるものとする。

ゲート電極９とゲート電極１７とは、図面上横方向、即ちゲート長方向に延びた複数の結合部２３により互いに結合されている。結合部２３は、ゲート電極９及び１７と同じ材料で、同時に一体的乃至連続的に形成される。

結合部２３とシリコン薄膜層１０及び１１、及びフィールド酸化膜４の間に、結合部２２が形成されている。結合部２２は、ゲート酸化膜８及び１６と同じ材料で、同時に一体的乃至連続的に形成される。

薄膜１０内の、結合部２３及び２２の下に位置する帯状部分２１は、チャンネル領域７と同じくＰ⁻型であり、チャンネル領域７と連続している。この結果、ソース領域５は、図面上横方向、即ちゲート長方向に延びた複数の帯状の部分２１により複数のソース領域部分に分割されている。

同様に、薄膜１１内の、結合部２３及び２２の下に位置する帯状の部分２１は、チャンネル領域１５と同じくＰ⁻型であり、チャンネル領域１５と連続している。この結果、ソース領域１３は、図面上横方向、即ちゲート長方向に延びた複数の帯状の部分２１により複数のソース領域部分に分割されている。

製造に当たっては、ゲート電極９及び１７、及び結合部２３を含むポリシリコンのパターンを形成した後、これをマスクとしてゲート酸化膜８及び１６、及び結合部２２を形成し、次にこれらをマスクとして拡散領域５，６、１３、１４を形成することで、薄膜１０、１１内の、ゲート電極９及び１７、及び結合部２３で覆われた部分にチャンネル領域７及び１５、及び帯状部分２１が形成される。

チャンネル領域７及び１５と帯状部分２１によりボディ領域が構成されている。

次に下記の所定領域にシリサイド、例えばチタンシリサイドを形成するが、その際に、ゲート電極９とその両サイドの不純物拡散層５，６の各一部領域、及びゲート電極１７とその両サイドの不純物拡散層１３，１４の各一部領域上には、シリサイドの形成過程で、サリサイドブロック領域２５，２６に設けられたサリサイドブロックによってシリサイドが形成されない。そして、そのサリサイドブロック領域外の、不純物拡散層５，６，１３，１４及びポリシリコンの結合部２３の各所定領域にそれぞれ抵抗の低いシリサイド２９ａ（図２（ａ）），２７，２９ｂ（図２（ａ）），２８及び３０（図２（ｂ））が形成されている。尚、これらのシリサイドは互いに電気的に分離した状態に形成されている。

上記した各構成要素の上には層間絶縁層３１が形成されており、更にこの層間絶縁層３１の層上には、シリサイド２７と対向して延在する接続部３３ａ、シリサイド２８と対向して延在する接続部３３ｂ、及びこれら接続部３３ａ，３３ｂを連結する連結部３３ｃ（図１）からなるドレインメタル配線３３が形成されている。同じく層間絶縁層３１の層上には、ソース領域５にかかるシリサイド２９ａに対向して延在する接続部３２ａとソース領域１３にかかるシリサイド２９ｂに対向して延在する接続部３２ｂ、及びこれら接続部３２ａ，３２ｂを連結する連結部３２ｃ（図１）からなるソースメタル配線３２が形成されている。同じく層間絶縁層３１の層上には、フィールド酸化膜層４の上部においてゲート電極９，１７と平行に延在する入力信号配線
としてのゲート電極メタル配線３４が形成されている。

また、層間絶縁層３１には、シリサイド２９ａと接続部３２ａとを複数箇所で電気接続するためのコンタクト４４、シリサイド２９ｂと接続部３２ｂとを複数箇所で電気接続するためのコンタクト４５、シリサイド２７と接続部３３ａとを複数箇所で電気接続するためのコンタクト４２、シリサイド２８と接続部３３ｂとを複数箇所で電気接続するためのコンタクト４３、及びシリサイド３０とゲートメタル電極３４とを複数箇所で電気接続するためのコンタクト４１がそれぞれ形成されている。

なお、上記のように、ソース領域５は、複数の部分に分割されているが、複数のコンタクト４４は、少なくとも一つが、分割部分の各々にシリサイド２９ａを介して接続されるように設けられている。

同様に、ソース領域１３は、それぞれ複数の部分に分割されているが、複数のコンタクト４５は、少なくとも一つが、分割部分の各々にシリサイド２９ｂを介して接続されるように設けられている。

シリコン薄膜層１０に形成されたソース領域５及びドレイン領域６、並びに薄膜１０上のゲート電極９などにより、一つのサリサイドブロック型ＮＭＯＳトランジスタ群が形成され、シリコン薄膜層１１に形成されたソース領域１３及びドレイン領域１４、並びに薄膜１１上のゲート電極１７などにより、もう一つのサリサイドブロック型ＮＭＯＳトランジスタ群が形成されているが、ソース領域５とソース領域１３とがソースメタル配線３２などにより互いに接続され、ドレイン領域６とドレイン領域１４とがドレインメタル配線３３などにより互いに接続され、ゲート電極９とゲート電極１７とがともに、同じゲート電極配線３４に接続されているので、これら２つのＮＭＯＳトランジスタ群は互いに並列接続されており、全体で一つのサリサイドブロック型ＮＭＯＳトランジスタ１を構成していると見ることもできる。

なお、シリコン基板２及び埋め込み酸化膜３の上には、他の回路素子が形成されているが、これらは図示されていない。

以上のように構成されたサリサイドブロック型ＮＭＯＳトランジスタ１は、例えば前記した図８に示すサリサイドブロック型ＮＭＯＳトランジスタ１４４に代えて配設することにより、ＬＳＩ内において出力回路の最終段出力トランジスタとして動作する。

ポリシリコンのゲート電極９，１７は、その延在方向において、略等間隔に複数形成された同じくポリシリコンの結合部２３によって互いに接続され、各結合部２３上に形成されたシリサイド３０（図２（ｂ））は、その中間部においてゲート電極メタル配線３４とコンタクト４１によって電気的に接続されている。更に、各結合部２３上のシリサイド３０は、サリサイドブロック領域２５，２６に至るまで形成されているため、ゲート電極メタル配線３４とゲート電極９，１７の各領域間の抵抗は小さく、且つ略均一に形成される。

従って、このサリサイドブロック型ＮＭＯＳトランジスタ１を、図８に示すサリサイドブロック型ＮＭＯＳトランジスタ１４４に代えて配設する場合には、前記した抵抗１４７（図８）に相当するゲート抵抗を低くすることができる。

尚、このサリサイドブロック型ＮＭＯＳトランジスタ１では、ソース領域５，１３が、ボディ領域の一部をなす帯状部分２１によって分断されるが、これらはコンタクト４４，４５によって同電位に維持されるため、ＥＳＤ耐性やトランジスタ特性に影響を及ぼすことはない。

以上のように、本実施の形態１のサリサイドブロック型ＮＭＯＳトランジスタ１によれば、先ず、ゲート電極及びゲート電極近傍のソース、ドレイン上に、シリサイド層が形成されないので、ブレークダウンが局所的に起こるのを防止し、ＥＳＤ耐性を高めることができる。また、ゲート抵抗を低く抑え、ゲート遅延時間の増大を抑制することができる。

更に、ゲート電極メタル配線３４とゲート電極９，１７につながる結合部２３を接続するコンタクト４１を活性領域外に設けているため、レイアウト設計が比較的容易であるにもかかわらず、パッドを用いなくてもゲート電極下の酸化膜を破壊してしまう恐れがなく、製品の品質を高めることができる。

実施の形態２．
図３は、本発明の実施の形態２の半導体装置を構成するサリサイドブロック型ＮＭＯＳトランジスタ５１の構成を示す平面図であり、図４（ａ）は、図３中のＦ−Ｆ線に沿った断面図であり、図４（ｂ）は、同じく図３中のＧ−Ｇ線に沿った断面図である。実施の形態２のサリサイドブロック型ＮＭＯＳトランジスタ５１の説明に当たり、前記した実施の形態１のサリサイドブロック型ＮＭＯＳトランジスタ１と共通する部分には同符号を付して説明を省略し、異なる点を重点的に説明する。

本実施の形態２のサリサイドブロック型ＮＭＯＳトランジスタ５１が、図１に示す前記した実施の形態１のサリサイドブロック型ＮＭＯＳトランジスタ１と主に異なる点は、素子分離するためのフィールド酸化膜層４(図２)を設けることなく、ポリシリコン素材の配線部５４を設けた点と、これに伴って、ソース（ドレイン）メタル配線５６とゲート電極メタル配線５７の形状及び配置が異なっている点である。

また、実施の形態１における２つのシリコン薄膜１０、１１の代りに単一のシリコン薄膜層６５が設けられ、これにより単一の活性領域５９が形成されている。そして、薄膜６５中の、後述の配線部５４の下に、チャンネル領域７、１５、帯状部分２１と同じく、Ｐ⁻型の帯状の分離部５２が形成され、この分離部５２により、薄膜６５が２つの領域６５ａ，６５ｂ（図３）に分離されている。領域６５ａ，６５ｂの各々における拡散領域５、６、１３、１４、ボディ領域７、１５、２１の構成は実施の形態１と略同じである。分離部５２は、帯状部分２１と連続しており、チャンネル領域７、１５、帯状部分２１とともにボディ領域の一部をなす。言いかえると、分離部５２は、ゲート電極９，１７の幅方向に延び、帯状部分２１と交叉して連続している。

配線部５４は、ゲート電極９、１７、結合部２３と同じ材料で、同時に一体的乃至連続的に形成されるものである。言いかえると、配線部５４は、結合部２３と一体的に交わっている。

配線部５４の下に位置する酸化膜５３は、ゲート酸化膜８、１６、結合部２２と同じ材料で、同時に一体的乃至連続的に形成されるものである。

結合部２３と配線部５４とで、ゲート電極９、１７とゲート電極メタル配線５７とを接続する導電部が形成されている。

次に下記の所定領域にシリサイドを形成するが、その際に、ゲート電極９とその両サイドの不純物拡散層５，６の各一部領域、及びゲート電極１７とその両サイドの不純物拡散層１３，１４の各一部領域上には、シリサイドの形成過程で、サリサイドブロック領域２５，２６に設けられたサリサイドブロックによってシリサイドが形成されない。そしてそのサリサイドブロック領域外の、不純物拡散層領域５，６，１３，１４、及び配線部５４とポリシリコンの結合部２３の各所定領域に、それぞれ抵抗の低いシリサイド５５ａ（図４（ａ）），２７，５５ｂ（図４（ａ）），２８、及び５８（図４（ｂ））が形成されている。尚、これらの符号の異なるシリサイドは互いに電気的に分離した状態に形成されている。

上記した各構成要素の上には層間絶縁層６０が形成されており、更にこの層間絶縁層６０の層上には、シリサイド５５ａ，５５ｂと対向して延在するソースメタル配線５６が形成され、更に図３に示すように、活性領域５９外の図示しないフィールド酸化膜層上に延在する配線部５４の端部５４ａ上には、同じく図示しない絶縁層６０（図４）を介してゲート電極メタル配線５７が形成されている。

また、層間絶縁層６０には、ソース領域５上のシリサイド５５ａとソースメタル配線５６とを複数箇所で電気接続するためのコンタクト６１、ソース領域１３上のシリサイド５５ｂとソースメタル配線５６とを複数箇所で電気接続するためのコンタクト６２、及び配線部５４の端部５４ａ上のシリサイド５８とゲート電極メタル配線５７を電気的に接続するためのコンタクト６３が形成されている。

配線部５４の下に位置する分離部５２（ボディ領域）は、逆バイアスされたｐｎ接合を形成し、ＭＯＳトランジスタのソース領域５とＭＯＳトランジスタのソース領域１３とを互いに分離する。

以上のように構成されたサリサイドブロック型ＮＭＯＳトランジスタ５１を、例えば前記した図８に示すサリサイドブロック型ＮＭＯＳトランジスタ１４４に代えて配設することにより、ＬＳＩ内において出力回路の最終段出力トランジスタとして動作する。

ポリシリコンのゲート電極９，１７は、その延在方向において、略等間隔に複数形成された同じくポリシリコンの結合部２３及び配線部５４を介してゲート電極メタル配線５７（図３）に電気的に接続されている。更に、ポリシリコンの結合部２３及び配線部５４はサリサイドブロック領域２５，２６に至るまでのほとんどの領域でシリサイド層が形成されているため、ゲート電極メタル配線５７とゲート電極９，１７の各領域間の抵抗は小さく、且つ略均一に形成される。

従って、このサリサイドブロック型ＮＭＯＳトランジスタ５１を、図８に示すサリサイドブロック型ＮＭＯＳトランジスタ１４４に代えて配設する場合には、前記した抵抗１４７（図８）に相当するゲート抵抗を低くすることができる。

尚、このサリサイドブロック型ＮＭＯＳトランジスタ５１では、ソース領域５，１３が、ボディ領域の一部をなす分離部５２及び帯状部分２１によって分断されるが、これらはコンタクト６１，６２によって同電位に維持されるため、ＥＳＤ耐性やトランジスタ特性に影響を及ぼすことはない。

以上のように、本実施の形態２のサリサイドブロック型ＮＭＯＳトランジスタ５１によれば、先ず、ゲート電極及びゲート電極近傍のソース、ドレイン上に、シリサイド層が形成されないので、ブレークダウンが局所的に起こるのを防止し、ＥＳＤ耐性を高い水準に維持できる。また、ゲート抵抗を低く抑え、ゲート遅延時間の増大を抑制することができる。

更に、ゲート電極メタル配線５７とゲート電極９，１７につながるシリサイド５８を接続するコンタクト６３を活性領域外に設けているため、レイアウト設計が比較的容易であるにもかかわらず、ゲート電極下の酸化膜を破壊してしまう恐れがなく、製品の品質を高めることができる。

更に、前記した実施の形態１のサリサイドブロック型ＮＭＯＳトランジスタ１のようにフールド酸化膜層４による素子分離層を設けることなく、複数のトランジスタを同一薄膜内に形成できる為、活性領域を分けてトランジスタを形成した実施の形態１の構成に比べて、回路面積を小さくすることが可能となる。

実施の形態３．
図９は、本発明の半導体装置に基づく実施の形態３のサリサイドブロック型ＮＭＯＳトランジスタ７１の構成を示す断面図である。

このサリサイドブロック型ＮＭＯＳトランジスタ７１は、Ｐ型半導体基板７２上にＰ−ウェル（well）７３が形成されたバルク（Ｂｕｌｋ）基板上にＭＯＳプロセスで、素子分離酸化膜７４，７５，７６で素子分離されて互いに平行に形成された２つのＮＭＯＳトランジスタによって構成されている。そしてこのサリサイドブロック型ＮＭＯＳトランジスタ７１は、前記した図１、図２に示すサリサイドブロック型ＮＭＯＳトランジスタ１のＳＯＩ基板を、バルク基板に代えて構成したものに相当する。

従ってこのサリサイドブロック型ＮＭＯＳトランジスタ７１が、実施の形態１のサリサイドブロック型ＮＭＯＳトランジスタ１と共通する部分には同符号を付して、或いは図面を省いて説明を省略し、異なる点を重点的に説明する。尚、図９の断面図に示すサリサイドブロック型ＮＭＯＳトランジスタ７１の断面は、実施の形態１のサリサイドブロック型ＮＭＯＳトランジスタ１において、その平面図である図１のＤ−Ｄ線に沿った図２（ａ）の断面図に示される部分の断面に対応するものである。

図９に示すように、Ｂｕｌｋ基板上にＭＯＳプロセスでソース領域７８、７９、ドレイン領域７７，８０、及びゲート電極８１，８２が形成され、更に実施の形態１のサリサイドブロック型ＮＭＯＳトランジスタ１と同様に、ゲート電極８１，８２及びその両側のソース、ドレインの一部領域以外の領域にシリサイド８３，８４ａ，８４ｂ，８５が形成されている。

このシリサイド８３，８４ａ，８４ｂ，８５を覆うように形成される層間絶縁層９０、この層間絶縁層９０上に形成されるソースメタル配線３２ａ、３２ｂ、ドレインメタル配線３３ａ，３３ｂ、ゲート電極メタル配線３４、及び層間絶縁層９０に形成されるコンタクト４２，４３，４４，４５は、前記した実施の形態１の場合と、実質的に同様に形成されるため、ここでの説明は省略する。

以上のように構成することによって、Ｂｕｌｋ基板を用いたサリサイドブロック型ＮＭＯＳトランジスタ７１においても、前記した実施の形態１と同様の効果が得られるものである。

尚、上記の実施の形態では、フィールド酸化膜４、ボディ領域５２或いはＰウエル７３により２つのＭＯＳトランジスタのソース領域を互いに分離しているが、これらは、配線により互いに接続されるものであるので、上記のような分離は必ずしも必要ではない。

また各実施の形態では、ＮＭＯＳトランジスタについてのみ説明したが、これに限定されるものではなく、ＳＯＩ基板或いはＢｕｌｋ基板上にＭＯＳプロセスでＰＭＯＳトランジスタ形成し（例えば図２における不純物拡散層Ｎ^＋及びＰ⁻をそれぞれＰ^＋及びＮ⁻とする）、ＰＭＯＳトランジスタで構成してもよいなど、種々の態様を取りえるものである。

また、前記した特許請求の範囲、又は実施の形態の説明において、「上」、「下」といった言葉を使用したが、これらは便宜上であって、半導体装置及び半導体集積回路装置を配置する状態における絶対的な位置関係を限定するものではない。

本発明の半導体装置に基づく実施の形態１のサリサイドブロック型ＮＭＯＳトランジスタの構成を示す平面図である。（ａ）は図１中のＤ−Ｄ線に沿った断面図であり、（ｂ）は同じく図１中のＥ−Ｅ線に沿った断面図である。本発明の半導体装置に基づく実施の形態２のサリサイドブロック型ＮＭＯＳトランジスタの構成を示す平面図である。（ａ）は図３中のＦ−Ｆ線に沿った断面図であり、（ｂ）は同じく図３中のＧ−Ｇ線に沿った断面図である。ＳＯＩ基板上に作製したサリサイド型ＮＭＯＳトランジスタの要部構成を示し、（ａ）はその平面図であり（ｂ）は（ａ）中のＡ−Ａ線に沿った要部断面図である。図６は、サリサイドブロック型ＮＭＯＳトランジスタの要部構成を示し、（ａ）はその平面図であり、（ｂ）は（ａ）中のＢ−Ｂ線に沿った要部断面図である。サリサイドブロック型ＮＭＯＳトランジスタの別の構成例を示す図で、（ａ）はその平面図であり、同図（ｂ）は（ａ）中のＣ−Ｃ線に沿った要部断面図である。ＬＳＩ内において、最終段出力トランジスタとして用いられるサリサイドブロック型ＮＭＯＳトランジスタの回路構成上の位置を示す要部回路図である。本発明の半導体装置に基づく実施の形態３のサリサイドブロック型ＮＭＯＳトランジスタの構成を示す断面図である。

符号の説明

１サリサイドブロック型ＮＭＯＳトランジスタ、２Ｐ型シリコン基板、３埋め込み酸化膜、４フィールド酸化膜層、５ソース（ドレイン）領域、６ドレイン（ソース）領域、７チャンネル領域、８ゲート酸化膜、９ゲート電極、１０，１１シリコン薄膜層、１３ソース（ドレイン）領域、１４ドレイン（ソース）領域、１５チャンネル領域、１６ゲート酸化膜、１７ゲート電極、２１帯状部分、２２，２３結合部、２５，２６サリサイドブロック領域、２７，２８，２９，３０シリサイド、３１層間絶縁層、３２ソース（ドレイン）メタル配線、３２ａ，３２ｂ接続部、３２ｃ連結部、３３ドレイン（ソース）メタル配線、３３ａ，３３ｂ接続部、３３ｃ連結部、３４ゲート電極メタル配線、４１，４２，４３，４４，４５コンタクト、５１サリサイドブロック型ＮＭＯＳトランジスタ、５２分離部、５３酸化膜、５４配線部、５４ａ端部、５５ａ，５５ｂシリサイド、５６ソース（ドレイン）メタル配線、５７ゲート電極メタル配線、５８シリサイド、５９活性領域、６０層間絶縁層、６１，６２，６３コンタクト、６５シリコン薄膜層７１サリサイドブロック型ＮＭＯＳトランジスタ、７２Ｐ型半導体基板、７３Ｐ−ウェル（well）、７４，７５，７６素子分離酸化膜、７７，８０ドレイン（ソース）領域、７８，７９ソース（ドレイン）、８１，８２ゲート電極、８３，８４，８５シリサイド、９０層間絶縁層、１００サリサイド型ＮＭＯＳトランジスタ、１０１Ｐ型半導体基板、１０２埋め込み酸化膜、１０３ソース（ドレイン）、１０４ドレイン（ソース）、１０５ゲート電極、１０６，１０７，１０８シリサイド、１１０，１１１ＰＮ接合表面部領域、１１５層間絶縁層、１１６コンタクト、１３０サリサイドブロック型ＮＭＯＳトランジスタ、１３３ソース（ドレイン）、１３４ドレイン（ソース）、１３６，１３７シリサイド、１３９サリサイドブロック領域、１４０ＬＳＩ、１４１保護回路、１４２出力端子、１４３サリサイドブロック型ＰＭＯＳトランジスタ、１４４サリサイドブロック型ＮＭＯＳトランジスタ、１４５内部回路領域、１４７ゲート抵抗、１５１Ｐ型半導体基板、１５２内部に埋め込み酸化膜を有するシリコン、１５３，１５５ドレイン（ソース）領域、１５４ソース（ドレイン）領域、１５６ボディ領域、１５７ボディ領域、１５８，１５９ゲート電極、１６０，１６１酸化膜、１６２ａ，１６２ｂサリサイドブロック、１６３層間絶縁層、１６４ドレイン（ソース）メタル配線、１６４ａ，１６４ｂ接続部、１６４ｃ連結部、１６５ソース（ドレイン）メタル配線、１７０，１７１，１７２シリサイド、１７５，１７６，１７７，１７８コンタクト。

Claims

所定のゲート幅を有し、ポリシリコンからなる第１のゲート電極と、素子分離層により分離された不純物拡散層の一方に形成されて、前記第１のゲート電極に対向してゲート絶縁層を介して形成されたチャネル領域を挟む位置にあるソース領域及びドレイン領域を備えるサリサイドブロック型の第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと、
前記素子分離層を介して前記第１のゲート電極と平行に配置されたポリシリコンからなる第２のゲート電極と、前記素子分離層により分離された前記不純物拡散層の他方に形成されて、前記第２のゲート電極に対向してゲート絶縁層を介して形成されたチャネル領域を挟む位置にあるソース領域及びドレイン領域を備えるサリサイドブロック型の第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと同じ導電型の該第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと、
前記第１のゲート電極と前記第２のゲート電極との間を、複数箇所において電気的に接続する複数の結合部を有し、前記ゲート絶縁層と連続して且つ同じ材料で形成された絶縁層上に形成されたポリシリコンからなる導電部と、
前記第１のゲート電極及び前記第２のゲート電極から所定間隔離れた、前記ソース領域上、前記ドレイン領域上、及び前記導電部上にそれぞれ電気的に分離した状態で形成されたシリサイド層と、
前記シリサイド層上に形成された層間絶縁層と、
前記層間絶縁層上にあって、前記導電部上に形成されたシリサイド層に対向して形成されたゲートメタル電極配線と、
前記層間絶縁層上にあって、前記ソース領域上に形成されたシリサイド層に対向して形成されたソースメタル電極配線と、
前記層間絶縁層上にあって、前記ドレイン領域上に形成されたシリサイド層に対向して形成されたドレインメタル電極配線と、
前記層間絶縁層に形成され、前記ゲートメタル電極配線と前記導電部上に形成されたシリサイド層とを電気的に接続する第１のコンタクトと、
前記層間絶縁層に形成され、前記ソースメタル電極配線と前記ソース領域上に形成されたシリサイド層とを電気的に接続する第２のコンタクトと、
前記層間絶縁層に形成され、前記ドレインメタル電極配線と前記ドレイン領域上に形成されたシリサイド層とを電気的に接続する第３のコンタクトと
を有し、
前記ゲートメタル電極配線は、前記複数の結合部を交差する方向に延在し、前記第１のコンタクトが、前記ゲートメタル電極配線と複数の結合部との各交差位置に形成され、
前記ソースメタル電極配線は、前記ゲートメタル電極配線に隣接する前記第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのソース領域上の第１配線部、該ゲートメタル電極配線に隣接する前記第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのソース領域上の第２配線部、及び該第１と第２の配線部を電気的に接続する接続部からなり、
前記ドレインメタル電極配線は、前記第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのドレイン領域上の第１配線部、前記第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのドレイン領域上の第２配線部、及び該第１と第２の配線部を電気的に接続する接続部からなる
ことを特徴とする半導体装置。
所定のゲート幅を有し、ポリシリコンからなる第１のゲート電極と、素子分離層により分離された不純物拡散層の一方に形成されて、前記第１のゲート電極に対向してゲート絶縁層を介して形成されたチャネル領域を挟む位置にあるソース領域及びドレイン領域を備えるサリサイドブロック型の第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと、
前記素子分離層を介して前記第１のゲート電極と平行に配置されたポリシリコンからなる第２のゲート電極と、前記素子分離層により分離された前記不純物拡散層の他方に形成されて、前記第２のゲート電極に対向してゲート絶縁層を介して形成されたチャネル領域を挟む位置にあるソース領域及びドレイン領域を備えるサリサイドブロック型の第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと同じ導電型の該第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと、
前記第１のゲート電極と前記第２のゲート電極との間を、複数箇所において電気的に接続する複数の結合部を有し、前記ゲート絶縁層と連続して且つ同じ材料で形成された絶縁層上に形成されたポリシリコンからなる導電部と、
前記第１のゲート電極及び前記第２のゲート電極から所定間隔離れた、前記ソース領域上、前記ドレイン領域上、及び前記導電部上にそれぞれ電気的に分離した状態で形成されたシリサイド層と、
前記シリサイド層上に形成された層間絶縁層と、
前記層間絶縁層上にあって、前記導電部上に形成されたシリサイド層に対向して形成されたゲートメタル電極配線と、
前記層間絶縁層上にあって、前記ソース領域上に形成されたシリサイド層に対向して形成されたソースメタル電極配線と、
前記層間絶縁層上にあって、前記ドレイン領域上に形成されたシリサイド層に対向して形成されたドレインメタル電極配線と、
前記層間絶縁層に形成され、前記ゲートメタル電極配線と前記導電部上に形成されたシリサイド層とを電気的に接続する第１のコンタクトと、
前記層間絶縁層に形成され、前記ソースメタル電極配線と前記ソース領域上に形成されたシリサイド層とを電気的に接続する第２のコンタクトと、
前記層間絶縁層に形成され、前記ドレインメタル電極配線と前記ドレイン領域上に形成されたシリサイド層とを電気的に接続する第３のコンタクトと
を有し、
前記導電部は、前記ゲート幅方向に延在して前記複数の結合部とそれぞれ一体的に交わる配線部を更に有し、前記ゲートメタル配線が前記配線部の端部に対向して形成され、
前記ソース（ドレイン）メタル電極配線は、前記ゲートメタル電極配線に隣接する前記第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのソース（ドレイン）領域上の第１の配線部、該ゲートメタル電極配線に隣接する前記第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのソース（ドレイン）領域上の第２配線部、及び該第１と第２の配線部を電気的に接続する接続部からなり、
前記ドレイン（ソース）メタル電極配線は、前記第１のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのドレイン（ソース）領域上、前記第２のＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのドレイン（ソース）領域上、及び前記配線部の端部を除く前記導電部上の領域に、一体的に形成される
ことを特徴とする半導体装置。
出力回路を構成する最終段出力トランジスタとして、請求項１又は２に記載の半導体装置を採用したことを特徴とする半導体集積回路装置。