KR200183767Y1 - 반도체 소자 - Google Patents

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Abstract

본 고안은 기판이 노출된 필드 산화막에 웰 전압을 인가하기 위한 배선을 형성하므로 소자의 집적도 및 신뢰성을 향상시키기 위한 반도체 소자에 관한 것이다.
본 고안의 반도체 소자는 기판, 상기 기판 표면내에 형성된 제 1 도전형 웰, 상기 격리 영역의 기판에 형성된 제 1 격리막과 중간 부위가 식각되어 상기 기판이 노출된 제 2 격리막, 상기 활성 영역의 기판에 형성되어 게이트 절연막을 개재하며 제 2 도전형 불순물 영역을 갖는 게이트 전극, 상기 제 2 격리막과 제 2 도전형 불순물 영역의 노출된 기판 표면과 게이트 전극의 상측 표면에 형성된 실리사이드층, 상기 제 2 격리막과 제 2 도전형 불순물 영역의 노출된 기판 표면에 형성된 실리사이드층에 형성된 다수 개의 콘택을 갖으며 전면에 형성된 절연막과, 상기 각 콘택을 포함한 절연막상에 형성된 다수 개의 배선을 포함하여 구성됨을 특징으로 한다.

Description

반도체 소자
본 고안은 반도체 소자에 관한 것으로, 특히 소자의 신뢰성을 향상시키는 반도체 소자에 관한 것이다.
종래 기술에 따른 반도체 소자는 웰 전압을 인가하기 위한 배선 콘택이 형성되는 별도의 제 1 활성 영역(20)이 정의된 반도체 기판(11), 상기 반도체 기판(11) 표면내에 형성된 p형 웰(12), 상기 격리 영역의 반도체 기판(11)에 형성된 필드 산화막(13), 상기 제 1 활성 영역(20)을 제외한 활성 영역의 반도체 기판(11)에 형성되어 게이트 산화막을 개재한 게이트 전극(14), 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내와 상기 제 1 활성 영역(20)의 반도체 기판(11) 표면내에 형성된 n형 불순물 영역(15), 상기 각 n형 불순물 영역(15)에 형성된 다수 개의 콘택을 갖으며 전면에 형성된 ILD층(16)과, 상기 각 콘택을 포함한 ILD층(16)상에 형성된 다수 개의 배선(17)으로 형성된다.
그러나 종래의 반도체 소자는 다음과 같은 문제점이 있었다.
첫째, 웰 구조를 사용하는 소자에 있어서 웰 전압을 인가하기 위한 배선 콘택의 형성을 위해 별도의 활성 영역 공간이 필요하므로 소자의 집적도가 저하된다.
둘째, 웰 전압을 인가하기 위한 배선 콘택을 별도의 활성 영역에 형성하므로, 배선 콘택이 불규칙적 간격으로 형성되어 부분적인 전압차가 발생되기 때문에 소자의 오류를 유발하므로 소자의 신뢰성을 저하시킨다.
본 고안은 상기의 문제점을 해결하기 위해 안출한 것으로 웰 전압을 인가하기 위한 배선이 기판이 노출된 필드 산화막에 형성되므로 소자의 집적도 및 신뢰성을 향상시키는 반도체 소자를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 구조 단면도
도 2는 본 고안의 실시예에 따른 반도체 소자를 나타낸 구조 단면도
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 32: p형 웰
33a: 제 1 필드 산화막 33b: 제 2 필드 산화막
34: 게이트 전극 35: n형 불순물 영역
37: 티타늄 실리사이드층 38: ILD층
39: 배선
본 고안의 반도체 소자는 기판, 상기 기판 표면내에 형성된 제 1 도전형 웰, 상기 격리 영역의 기판에 형성된 제 1 격리막과 중간 부위가 식각되어 상기 기판이 노출된 제 2 격리막, 상기 활성 영역의 기판에 형성되어 게이트 절연막을 개재하며 제 2 도전형 불순물 영역을 갖는 게이트 전극, 상기 제 2 격리막과 제 2 도전형 불순물 영역의 노출된 기판 표면과 게이트 전극의 상측 표면에 형성된 실리사이드층, 상기 제 2 격리막과 제 2 도전형 불순물 영역의 노출된 기판 표면에 형성된 실리사이드층에 형성된 다수 개의 콘택을 갖으며 전면에 형성된 절연막과, 상기 각 콘택을 포함한 절연막상에 형성된 다수 개의 배선을 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 고안에 따른 반도체 소자의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 고안의 실시예에 따른 반도체 소자를 나타낸 구조 단면도이다.
본 고안의 실시예에 따른 반도체 소자는 도 2에서와 같이, 반도체 기판(31) 표면내에 형성된 p형 웰(32), 상기 격리 영역의 반도체 기판(31)에 형성된 제 1 필드 산화막(33a)과 중간 부위가 식각되어 상기 반도체 기판(31)이 노출된 제 2 필드 산화막(33b), 상기 활성 영역의 반도체 기판(31)에 형성되어 게이트 산화막을 개재하며 n형 불순물 영역(35)을 갖는 게이트 전극(34), 상기 제 2 필드 산화막(33b)과 n형 불순물 영역(35)의 노출된 반도체 기판(31) 표면과 게이트 전극(34)의 상측 표면에 형성된 티타늄 실리사이드층(37), 상기 제 2 필드 산화막(33b)과 n형 불순물 영역(35)의 노출된 반도체 기판(31) 표면에 형성된 티타늄 실리사이드층(37)에 형성된 다수 개의 콘택을 갖으며 전면에 형성된 ILD층(38)과, 상기 각 콘택을 포함한 ILD층(38)상에 형성된 다수 개의 배선(39)으로 형성된다.
본 고안의 반도체 소자는 별도의 활성 영역이 아닌 기판이 노출된 필드 산화막에 웰 전압을 인가하기 위한 배선이 형성되므로, 웰 구조를 사용하는 소자에 있어서 웰 전압을 인가하기 위한 배선 콘택의 형성을 위해 별도의 활성 영역 공간이 필요없어 소자의 집적도가 향상되고 또한 웰 전압을 인가하기 위한 배선 콘택이 규칙적 간격으로 형성되어 부분적인 전압차 발생을 방지하기 때문에 소자의 오류 유발을 방지하므로 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (1)

  1. 기판;
    상기 기판 표면내에 형성된 제 1 도전형 웰;
    상기 격리 영역의 기판에 형성된 제 1 격리막과 중간 부위가 식각되어 상기 기판이 노출된 제 2 격리막;
    상기 활성 영역의 기판에 형성되어 게이트 절연막을 개재하며 제 2 도전형 불순물 영역을 갖는 게이트 전극;
    상기 제 2 격리막과 제 2 도전형 불순물 영역의 노출된 기판 표면과 게이트 전극의 상측 표면에 형성된 실리사이드층;
    상기 제 2 격리막과 제 2 도전형 불순물 영역의 노출된 기판 표면에 형성된 실리사이드층에 형성된 다수 개의 콘택을 갖으며 전면에 형성된 절연막;
    상기 각 콘택을 포함한 절연막상에 형성된 다수 개의 배선을 포함하여 구성됨을 특징으로 하는 반도체 소자.
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