JP2993041B2 - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体基板上に異なるチャネル型のMOSトラ
ンジスタが形成された相補型MOS半導体装置に関する。
ンジスタが形成された相補型MOS半導体装置に関する。
［従来の技術］ 従来、半導体基板上に相補型MOSトランジスタを形成
する場合、シリコン基板表面に基板と反対導電型のウエ
ル（又はタブ）と呼ばれる領域を選択的に設け、このウ
エルとウエルが形成されていない基板部分とに夫々異な
るチャネル型のMOSトランジスタを形成している。
する場合、シリコン基板表面に基板と反対導電型のウエ
ル（又はタブ）と呼ばれる領域を選択的に設け、このウ
エルとウエルが形成されていない基板部分とに夫々異な
るチャネル型のMOSトランジスタを形成している。
第３図（ａ）はこの従来の相補型MOSトランジスタの
構造を示す平面図、第３図（ｂ）は第３図（ａ）のIII
−III線による断面図である。例えばＰ型のシリコン基
板31に選択的にＮ型の領域（以下、Ｎウエル41という）
が形成されており、この基板31とＮウエル41内に夫々ト
ランジスタとなる活性化領域SN及びSPが形成されてい
る。これらの活性化領域SN,SPにはいずれもMOSトランジ
スタのゲート絶縁膜となる薄いシリコン酸化膜32が形成
されており、この活性化領域SN,SP以外の領域には素子
分離のための厚い絶縁膜33が形成されている。更に、MO
Sトランジスタのゲート電極となる導体層34N,34Pが夫々
活性化領域SN,SP上にパターン形成された後、この導体
層34PをマスクとしてＮウエル41内の領域SPPの部分にＰ
型不純物が拡散されて、ソース・ドレインとしてのＰ型
不純物拡散層42が形成されている。これにより、活性化
領域SPにＰチャネルMOSトランジスタが形成される。ま
た、活性化領域SNにおいては、この活性化領域SNを取り
囲む領域SNNの部分にＮ型不純物が拡散されて、Ｎチャ
ネルMOSトランジスタが形成される。このＮ型不純物の
拡散の後、層間絶縁膜37が被着され、この層間絶縁膜37
にコンタクト孔39を選択的に形成した後、金属配線層38
がパターン形成される。
構造を示す平面図、第３図（ｂ）は第３図（ａ）のIII
−III線による断面図である。例えばＰ型のシリコン基
板31に選択的にＮ型の領域（以下、Ｎウエル41という）
が形成されており、この基板31とＮウエル41内に夫々ト
ランジスタとなる活性化領域SN及びSPが形成されてい
る。これらの活性化領域SN,SPにはいずれもMOSトランジ
スタのゲート絶縁膜となる薄いシリコン酸化膜32が形成
されており、この活性化領域SN,SP以外の領域には素子
分離のための厚い絶縁膜33が形成されている。更に、MO
Sトランジスタのゲート電極となる導体層34N,34Pが夫々
活性化領域SN,SP上にパターン形成された後、この導体
層34PをマスクとしてＮウエル41内の領域SPPの部分にＰ
型不純物が拡散されて、ソース・ドレインとしてのＰ型
不純物拡散層42が形成されている。これにより、活性化
領域SPにＰチャネルMOSトランジスタが形成される。ま
た、活性化領域SNにおいては、この活性化領域SNを取り
囲む領域SNNの部分にＮ型不純物が拡散されて、Ｎチャ
ネルMOSトランジスタが形成される。このＮ型不純物の
拡散の後、層間絶縁膜37が被着され、この層間絶縁膜37
にコンタクト孔39を選択的に形成した後、金属配線層38
がパターン形成される。
［発明が解決しようとする課題］ しかしながら、上述した従来の相補型MOSトランジス
タで構成される半導体装置においては、ＮチャネルとＰ
チャネルの各トランジスタ領域を分離するために、第３
図（ａ）に示すように、Ｎウエル41とＮチャネルMOSト
ランジスタの活性化領域SNとの間に、距離X2の間隔が必
要である。また、Ｎウエル41とＰチャネルMOSトランジ
スタの活性化領域SPとの間には、距離Y2が必要である。
このX2,Y2はＮウエル41の深さを例えば４乃至５μｍと
すると、X2は３乃至４μｍ、Y2は０乃至１μｍとなり、
従って、活性化領域SN,SPの相互間隔は３μｍ以上必要
となる。このように、Ｎウエル41の存在が相補型MOSト
ランジスタの高集積化を妨げる要因となっている。
タで構成される半導体装置においては、ＮチャネルとＰ
チャネルの各トランジスタ領域を分離するために、第３
図（ａ）に示すように、Ｎウエル41とＮチャネルMOSト
ランジスタの活性化領域SNとの間に、距離X2の間隔が必
要である。また、Ｎウエル41とＰチャネルMOSトランジ
スタの活性化領域SPとの間には、距離Y2が必要である。
このX2,Y2はＮウエル41の深さを例えば４乃至５μｍと
すると、X2は３乃至４μｍ、Y2は０乃至１μｍとなり、
従って、活性化領域SN,SPの相互間隔は３μｍ以上必要
となる。このように、Ｎウエル41の存在が相補型MOSト
ランジスタの高集積化を妨げる要因となっている。
また、従来の相補型MOSトランジスタにおいては、Ｐ
チャネルトランジスタ群とＮチャネルトランジスタ群と
で領域を分離する必要があり、PLA（プログラマブル論
理アレイ）のような回路の場合には、多大な面積を必要
とする等の欠点もある。
チャネルトランジスタ群とＮチャネルトランジスタ群と
で領域を分離する必要があり、PLA（プログラマブル論
理アレイ）のような回路の場合には、多大な面積を必要
とする等の欠点もある。
本発明はかかる問題点に鑑みてなされたものであっ
て、隣接するMOSトランジスタの所要間隔を短縮するこ
とができ、更に一層の高集積化が可能の相補型MOS半導
体装置を提供することを目的とする。
て、隣接するMOSトランジスタの所要間隔を短縮するこ
とができ、更に一層の高集積化が可能の相補型MOS半導
体装置を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る相補型MOSトランジスタは、第１導電型
の半導体基板上に相互に異なるチャネル型のMOSトラン
ジスタが形成された相補型MOS半導体装置において、前
記半導体基板上に絶縁を保って形成された導体層と、こ
の導体層の所定の領域の上に絶縁を保って形成されたシ
リコン薄膜と、前記半導体基板の表面の所定の領域に形
成された第２導電型の第１の不純物拡散層と、前記シリ
コン薄膜の所定の領域に形成された第１導電型の第２の
不純物拡散層とを有し、前記導体層をゲート電極とし前
記第１の不純物拡散層をソース・ドレイン領域とする第
２導電型チャネルのMOSトランジスタと、前記導体層を
ゲート電極とし前記第２の不純物拡散層をソース・ドレ
イン領域とする第１導電型チャネルのMOSトランジスタ
とが構成され、前記導体層は下層から順に、第２導電型
の不純物を添加された第１の多結晶シリコン層と、金属
シリサイド層又は金属層と、第２の多結晶シリコン層と
の三層構造を有し、前記導体層における前記第１導電型
チャネルのMOSトランジスタのゲート電極となる部分に
おける前記第２の多結晶シリコン層には少なくとも第１
導電型の不純物が添加されており、第１導電型の第２の
不純物拡散層が形成された前記シリコン薄膜と第２導電
型チャネルのMOSトランジスタにおける前記導体層との
間の接続部において前記導体層の最上層の前記第２の多
結晶シリコン層の部分が除去され、前記シリコン薄膜と
金属シリサイド層又は金属層とが直接接触する構造を有
することを特徴とする。
の半導体基板上に相互に異なるチャネル型のMOSトラン
ジスタが形成された相補型MOS半導体装置において、前
記半導体基板上に絶縁を保って形成された導体層と、こ
の導体層の所定の領域の上に絶縁を保って形成されたシ
リコン薄膜と、前記半導体基板の表面の所定の領域に形
成された第２導電型の第１の不純物拡散層と、前記シリ
コン薄膜の所定の領域に形成された第１導電型の第２の
不純物拡散層とを有し、前記導体層をゲート電極とし前
記第１の不純物拡散層をソース・ドレイン領域とする第
２導電型チャネルのMOSトランジスタと、前記導体層を
ゲート電極とし前記第２の不純物拡散層をソース・ドレ
イン領域とする第１導電型チャネルのMOSトランジスタ
とが構成され、前記導体層は下層から順に、第２導電型
の不純物を添加された第１の多結晶シリコン層と、金属
シリサイド層又は金属層と、第２の多結晶シリコン層と
の三層構造を有し、前記導体層における前記第１導電型
チャネルのMOSトランジスタのゲート電極となる部分に
おける前記第２の多結晶シリコン層には少なくとも第１
導電型の不純物が添加されており、第１導電型の第２の
不純物拡散層が形成された前記シリコン薄膜と第２導電
型チャネルのMOSトランジスタにおける前記導体層との
間の接続部において前記導体層の最上層の前記第２の多
結晶シリコン層の部分が除去され、前記シリコン薄膜と
金属シリサイド層又は金属層とが直接接触する構造を有
することを特徴とする。
［作用］ 本発明においては、第２導電型チャネルのMOSトラン
ジスタは第１導電型半導体基板に形成されているが、第
１導電型チャネルのMOSトランジスタは前記半導体基板
の表面上に絶縁を保って配置されたシリコン薄膜に形成
された第２の不純物拡散層をソース・ドレイン領域とし
て構成されている。従って、半導体基板の表面に第２導
電型ウエル領域を設ける必要がなく、第１導電型チャネ
ルのMOSトランジスタと、第２導電型チャネルのMOSトラ
ンジスタとの間の所要間隔を製造工程のマージンのみに
短縮することができる。
ジスタは第１導電型半導体基板に形成されているが、第
１導電型チャネルのMOSトランジスタは前記半導体基板
の表面上に絶縁を保って配置されたシリコン薄膜に形成
された第２の不純物拡散層をソース・ドレイン領域とし
て構成されている。従って、半導体基板の表面に第２導
電型ウエル領域を設ける必要がなく、第１導電型チャネ
ルのMOSトランジスタと、第２導電型チャネルのMOSトラ
ンジスタとの間の所要間隔を製造工程のマージンのみに
短縮することができる。
また、第１導電型チャネルのMOSトランジスタのゲー
ト電極となる部分に第１導電型不純物を添加しているの
で、更に一層短チャネル化することができる。これによ
り、半導体装置の更に一層の高集積化が可能である。
ト電極となる部分に第１導電型不純物を添加しているの
で、更に一層短チャネル化することができる。これによ
り、半導体装置の更に一層の高集積化が可能である。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
具体的に説明する。
具体的に説明する。
第１図は本発明の参考例を示し、同図（ａ）はその平
面図、同図（ｂ）は第１図（ａ）のＩ−Ｉ線による断面
図である。
面図、同図（ｂ）は第１図（ａ）のＩ−Ｉ線による断面
図である。
Ｐ型シリコン基板１の表面に活性化領域SNが形成され
ているが、第３図（ａ）に示す活性化領域SPは形成され
ない。即ち、活性化領域SNには、第１のゲート酸化膜と
なる薄い酸化膜２が形成され、それ以外の部分には素子
分離用の厚い酸化膜３が形成されている。また、薄い酸
化膜２及び厚い酸化膜３上には、ゲート電極又は配線と
なる導体層4N,4Pが形成されている。ここで、導体層4N
は下層から順にＮ型不純物を添加されたＮ型多結晶シリ
コン層4a、金属シリサイド層4b及び多結晶シリコン層4c
の積層体により構成されている。一方、導体層4Pは導体
層4Nと同様にして形成されるが、Ｎ型多結晶シリコン層
4a及び金属シリサイド層4b上の多結晶シリコン層4cには
Ｐ型不純物が添加されていて最上層の多結晶シリコン層
4dはＰ型多結晶シリコン層となっている。
ているが、第３図（ａ）に示す活性化領域SPは形成され
ない。即ち、活性化領域SNには、第１のゲート酸化膜と
なる薄い酸化膜２が形成され、それ以外の部分には素子
分離用の厚い酸化膜３が形成されている。また、薄い酸
化膜２及び厚い酸化膜３上には、ゲート電極又は配線と
なる導体層4N,4Pが形成されている。ここで、導体層4N
は下層から順にＮ型不純物を添加されたＮ型多結晶シリ
コン層4a、金属シリサイド層4b及び多結晶シリコン層4c
の積層体により構成されている。一方、導体層4Pは導体
層4Nと同様にして形成されるが、Ｎ型多結晶シリコン層
4a及び金属シリサイド層4b上の多結晶シリコン層4cには
Ｐ型不純物が添加されていて最上層の多結晶シリコン層
4dはＰ型多結晶シリコン層となっている。
そして、導体層4Pの表面には第２のゲート酸化膜とな
る薄い酸化膜５が被覆されており、更に、この酸化膜５
上にはシリコン薄膜６がパターン形成されている。
る薄い酸化膜５が被覆されており、更に、この酸化膜５
上にはシリコン薄膜６がパターン形成されている。
活性化領域SNを含む領域SNN［第１図（ａ）に破線で
示す］のシリコン基板１にはＮ型不純物が拡散されてソ
ース・ドレイン領域が形成されており、この活性化領域
SNとゲート電極としての導体層4NによりＮチャネルMOS
トランジスタが形成されている。
示す］のシリコン基板１にはＮ型不純物が拡散されてソ
ース・ドレイン領域が形成されており、この活性化領域
SNとゲート電極としての導体層4NによりＮチャネルMOS
トランジスタが形成されている。
また、シリコン薄膜６においては、第１図（ａ）中破
線で示すように導体層4Pの直上域を除く領域SPPにＰ型
不純物が拡散されてソース・ドレイン領域が形成されて
おり、このゲート電極としての導体層4P及びソース・ド
レイン領域としてのＰ型不純物が拡散された部分のシリ
コン薄膜６によりＰチャネルMOSトランジスタが形成さ
れている。絶縁膜７、配線８及びコンタクト孔９は従来
と同様にしてパターン形成されたものである。なお、コ
ンタクト孔10はソース・ドレイン領域としてのシリコン
薄膜６と導体層4Nとを接続するものである。
線で示すように導体層4Pの直上域を除く領域SPPにＰ型
不純物が拡散されてソース・ドレイン領域が形成されて
おり、このゲート電極としての導体層4P及びソース・ド
レイン領域としてのＰ型不純物が拡散された部分のシリ
コン薄膜６によりＰチャネルMOSトランジスタが形成さ
れている。絶縁膜７、配線８及びコンタクト孔９は従来
と同様にしてパターン形成されたものである。なお、コ
ンタクト孔10はソース・ドレイン領域としてのシリコン
薄膜６と導体層4Nとを接続するものである。
このように構成された本参考例の相補型MOS半導体装
置によれば、ＮチャネルMOSトランジスタは基板１に形
成されるが、ＰチャネルMOSトランジスタは基板１上の
シリコン薄膜６を構成要素として形成される。従って、
本実施例においては、従来必要とされたＮウエルが不要
となるので、隣接する異なるチャネルのMOSトランジス
タの離間寸法を活性化領域SNと領域SPPとの間のマージ
ンX1及びシリコン薄膜６と領域SNNとの間のマージンY1
の合計とすることができる。このマージンX1,Y1は製造
工程の誤差をカバーできるものであればよいため、極力
小さくできる。例えば、X1＝Y1＝0.5μｍであれば活性
化領域SNとシリコン薄膜６との間隔は１μｍとなり、従
来例に比して間隔が1/3以下になる。
置によれば、ＮチャネルMOSトランジスタは基板１に形
成されるが、ＰチャネルMOSトランジスタは基板１上の
シリコン薄膜６を構成要素として形成される。従って、
本実施例においては、従来必要とされたＮウエルが不要
となるので、隣接する異なるチャネルのMOSトランジス
タの離間寸法を活性化領域SNと領域SPPとの間のマージ
ンX1及びシリコン薄膜６と領域SNNとの間のマージンY1
の合計とすることができる。このマージンX1,Y1は製造
工程の誤差をカバーできるものであればよいため、極力
小さくできる。例えば、X1＝Y1＝0.5μｍであれば活性
化領域SNとシリコン薄膜６との間隔は１μｍとなり、従
来例に比して間隔が1/3以下になる。
また、導体層4Pの最上層をＰ型不純物を添加したＰ型
多結晶シリコン層4dとしたことにより、ＰチャネルMOS
トランジスタの短チャネル化を図ることができるので、
更に一層半導体装置を高集積化することができる。
多結晶シリコン層4dとしたことにより、ＰチャネルMOS
トランジスタの短チャネル化を図ることができるので、
更に一層半導体装置を高集積化することができる。
次に、第２図を参照して本発明の実施例について説明
する。第２図（ａ）はこの実施例に係る相補型MOSトラ
ンジスタを示す平面図、第２図（ｂ）は同図（ａ）のII
−II線による断面図、第２図（ｃ）は同図（ｂ）の円Ｃ
で囲む部分の拡大図である。第２図において、第１図と
同一物には同一符号を付してその部分の詳細な説明を省
略する。
する。第２図（ａ）はこの実施例に係る相補型MOSトラ
ンジスタを示す平面図、第２図（ｂ）は同図（ａ）のII
−II線による断面図、第２図（ｃ）は同図（ｂ）の円Ｃ
で囲む部分の拡大図である。第２図において、第１図と
同一物には同一符号を付してその部分の詳細な説明を省
略する。
本実施例はシリコン薄膜６と導体層4Nとの間の接続用
コンタクト孔20の構造のみが異なる。即ち、コンタクト
孔20においては、その部分の第２の多結晶シリコン層4c
が除去されており、従ってシリコン薄膜６と金属シリサ
イド層4bとが直接接触して電気的に接続されている。
コンタクト孔20の構造のみが異なる。即ち、コンタクト
孔20においては、その部分の第２の多結晶シリコン層4c
が除去されており、従ってシリコン薄膜６と金属シリサ
イド層4bとが直接接触して電気的に接続されている。
通常、活性化領域SNに対して不純物拡散が行われる
が、この不純物拡散工程が導体層4Nを形成した後のた
め、第２の多結晶シリコン層4cはＮ型となっている。こ
のため、シリコン薄膜６と多結晶シリコン層4cとを接触
させるとPN接合ができる。しかし、本実施例のように、
シリコン薄膜６と金属シリサイド層4bとを直接接続する
ことにより、双方向の電流の導通が可能となる。
が、この不純物拡散工程が導体層4Nを形成した後のた
め、第２の多結晶シリコン層4cはＮ型となっている。こ
のため、シリコン薄膜６と多結晶シリコン層4cとを接触
させるとPN接合ができる。しかし、本実施例のように、
シリコン薄膜６と金属シリサイド層4bとを直接接続する
ことにより、双方向の電流の導通が可能となる。
なお、本発明は上記実施例に限定されるものではな
く、例えば、導体層を構成する金属シリサイド層を金属
層に置き換えるか、又は各構成要素のP,N不純物型を全
て入れ替えて半導体装置を構成することも可能である。
く、例えば、導体層を構成する金属シリサイド層を金属
層に置き換えるか、又は各構成要素のP,N不純物型を全
て入れ替えて半導体装置を構成することも可能である。
［発明の効果］ 以上説明したように本発明は、一方の、例えば、Ｐチ
ャネルMOSトランジスタをシリコン薄膜で形成すること
により、従来必要であったＮウエルを不要とし、隣接す
る２つのチャネル型が異なるMOSトランジスタの所要間
隔を製造工程のマージンのみに低減できる。このため、
半導体装置の高集積化を図ることができる。
ャネルMOSトランジスタをシリコン薄膜で形成すること
により、従来必要であったＮウエルを不要とし、隣接す
る２つのチャネル型が異なるMOSトランジスタの所要間
隔を製造工程のマージンのみに低減できる。このため、
半導体装置の高集積化を図ることができる。
また、各チャネルのトランジスタ群を各領域に分離す
る必要がなくなり、PLA等の回路に適用すれば、更に一
層高集積化することができる。
る必要がなくなり、PLA等の回路に適用すれば、更に一
層高集積化することができる。
更に、シリコン薄膜で形成した、例えば、Ｐチャネル
MOSトランジスタのゲート電極となる部分にＰ型不純物
を添加するので、このMOSトランジスタを更に一層短チ
ャネル化することができる。
MOSトランジスタのゲート電極となる部分にＰ型不純物
を添加するので、このMOSトランジスタを更に一層短チ
ャネル化することができる。
第１図は本発明の第１の実施例を示し、第１図（ａ）は
その平面図、第１図（ｂ）は同図（ａ）のＩ−Ｉ線によ
る断面図、第２図は本発明の第２の実施例を示し、第２
図（ａ）はその平面図、第２図（ｂ）は同図（ａ）のII
−II線による断面図、第２図（ｃ）は同図（ｂ）の円Ｃ
で囲まれた部分の拡大図、第３図は従来技術を示し、第
３図（ａ）はその平面図、第３図（ｂ）は同図（ａ）の
III−III線による断面図である。 1,31;P型シリコン基板、2,32;第１の薄い酸化膜、3,33;
厚い酸化膜、4N,4P,34N,34P;導体層、4a;N型多結晶シリ
コン層、4b;金属シリサイド層、4c;第２の多結晶シリコ
ン層、4d;P型多結晶シリコン層、5;第２の薄い酸化膜、
6;シリコン薄膜、7,37;層間絶縁膜、8,38;金属配線、9,
10,20,39;コンタクト孔、41;Nウエル、42;P型不純物拡
散層
その平面図、第１図（ｂ）は同図（ａ）のＩ−Ｉ線によ
る断面図、第２図は本発明の第２の実施例を示し、第２
図（ａ）はその平面図、第２図（ｂ）は同図（ａ）のII
−II線による断面図、第２図（ｃ）は同図（ｂ）の円Ｃ
で囲まれた部分の拡大図、第３図は従来技術を示し、第
３図（ａ）はその平面図、第３図（ｂ）は同図（ａ）の
III−III線による断面図である。 1,31;P型シリコン基板、2,32;第１の薄い酸化膜、3,33;
厚い酸化膜、4N,4P,34N,34P;導体層、4a;N型多結晶シリ
コン層、4b;金属シリサイド層、4c;第２の多結晶シリコ
ン層、4d;P型多結晶シリコン層、5;第２の薄い酸化膜、
6;シリコン薄膜、7,37;層間絶縁膜、8,38;金属配線、9,
10,20,39;コンタクト孔、41;Nウエル、42;P型不純物拡
散層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/06 H01L 27/08 H01L 27/088 - 27/092
Claims (2)
- 【請求項１】第１導電型の半導体基板上に相互に異なる
チャネル型のMOSトランジスタが形成された相補型MOS半
導体装置において、前記半導体基板上に絶縁を保って形
成された導体層と、この導体層の所定の領域の上に絶縁
を保って形成されたシリコン薄膜と、前記半導体基板の
表面の所定の領域に形成された第２導電型の第１の不純
物拡散層と、前記シリコン薄膜の所定の領域に形成され
た第１導電型の第２の不純物拡散層とを有し、前記導体
層をゲート電極とし前記第１の不純物拡散層をソース・
ドレイン領域とする第２導電型チャネルのMOSトランジ
スタと、前記導体層をゲート電極とし前記第２の不純物
拡散層をソース・ドレイン領域とする第１導電型チャネ
ルMOSトランジスタとが構成され、前記導体層は下層か
ら順に、第２導電型の不純物を添加された第１の多結晶
シリコン層と、金属シリサイド層と、第２の多結晶シリ
コン層との三層構造を有し、前記導体層における前記第
１導電型チャネルのMOSトランジスタのゲート電極とな
る部分における前記第２の多結晶シリコン層には少なく
とも第１導電型の不純物が添加されており、第１導電型
の第２の不純物拡散層が形成された前記シリコン薄膜と
第２導電型チャネルのMOSトランジスタにおける前記導
体層との間の接続部において前記導体層の最上層の前記
第２の多結晶シリコン層の部分が除去され、前記シリコ
ン薄膜と金属シリサイド層とが直接接触する構造を有す
ることを特徴とする相補型MOS半導体装置。 - 【請求項２】第１導電型の半導体基板上に相互に異なる
チャネル型のMOSトランジスタが形成された相補型MOS半
導体装置において、前記半導体基板上に絶縁を保って形
成された導体層と、この導体層の所定の領域の上に絶縁
を保って形成されたシリコン薄膜と、前記半導体基板の
表面の所定の領域に形成された第２導電型の第１の不純
物拡散層と、前記シリコン薄膜の所定の領域に形成され
た第１導電型の第２の不純物拡散層とを有し、前記導体
層をゲート電極とし前記第１の不純物拡散層をソース・
ドレイン領域とする第２導電型チャネルのMOSトランジ
スタと、前記導体層をゲート電極とし前記第２の不純物
拡散層をソース・ドレイン領域とする第１導電型チャネ
ルのMOSトランジスタとが構成され、前記導体層は下層
から順に、第２導電型の不純物を添加された第１の多結
晶シリコン層と、金属層と、第２の多結晶シリコン層と
の三層構造を有し、前記導体層における前記第１導電型
チャネルのMOSトランジスタのゲート電極となる部分に
おける前記第２の多結晶シリコン層には少なくとも第１
導電型の不純物が添加されており、第１導電型の第２の
不純物拡散層が形成された前記シリコン薄膜と第２導電
型チャネルのMOSトランジスタにおける前記導体層との
間の接続部において前記導体層の最上層の前記第２の多
結晶シリコン層の部分が除去され、前記シリコン薄膜と
金属層とが直接接触する構造を有することを特徴とする
相補型MOS半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110983A JP2993041B2 (ja) | 1990-04-26 | 1990-04-26 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110983A JP2993041B2 (ja) | 1990-04-26 | 1990-04-26 | 相補型ｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410466A JPH0410466A (ja) | 1992-01-14 |
| JP2993041B2 true JP2993041B2 (ja) | 1999-12-20 |
Family
ID=14549431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2110983A Expired - Lifetime JP2993041B2 (ja) | 1990-04-26 | 1990-04-26 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2993041B2 (ja) |
-
1990
- 1990-04-26 JP JP2110983A patent/JP2993041B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410466A (ja) | 1992-01-14 |
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