KR100294775B1 - 반도체장치및그의제조방법 - Google Patents

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Abstract

반도체기판상에 형성되는 반도체장치가 제공되며, 그 소자는, 반도체기판의 표면에 형성된 소스영역 및 드레인영역용의 확산층; 반도체기판상에 게이트절연막을 통해 형성된 게이트전극; 상기 게이트전극상에 형성된 층간절연막; 및 상기 층간절연막상에 형성된 배선층을 포함하고, 상기 게이트전극이 소스영역 및 드레인영역의 적어도 일부 및 그사이에 위치하는 채널영역상에 형성되며 또한 상기 게이트전극상의 층간절연막에 형성된 콘택트홀을 통해 상기 배선층에 전기적으로 접속된다.

Description

반도체장치 및 그의 제조방법
제1(a)도는 본 발명의 실시예에 의한 반도체장치의 평면도이고, 제1(b)도는 제1(a)도의 X-X선 단면도이다.
제2(a)도는 본 발명의 게이트전극이 좌우로 나란히 배치된 경우의 평면도이고,
제2(b)도는 종래의 게이트전극이 좌우로 나란히 배치된 경우의 평면도이다.
제3(a)도는 본 발명의 실시예에 의한 두개의 MOSFET를 접속한 경우의 평면도이다.
제3(b)도는 제3(a)도의 X-X선 단면도.
제3(c)도는 제3(a)도의 Y-Y선 단면도이다.
제4(a)도∼제4(g)도는 X-X선에 따른 제3(a)도의 반도체장치의 제조공정을 설명하기 위한 단면도들이다.
제5(a)도∼제5(g)도는 Y-Y선에 따른 제3(a)도의 반도체장치의 제조공정을 설명하기 위한 단면도들이다.
제6(a)도 및 제6(b)도는 각각 종래와 본 발명의 반도체장치의 평면도이다.
제6(c)도는 제6(a)도 및 제6(b)도에 보인 반도체장치에 대한 게이트전극의 폭(W)과 게이트용량간의 관계를 보인 도면이다.
제6(d)도는 제6(a)도 및 제6(b)도에 보인 반도체장치에 대한 게이트전극의 길이(L)와 게이트용량간의 관계를 보인 그래프이다.
제7(a)도는 본 발명을 사용한 CMOS구조의 인버터의 평면도이다.
제7(b)도는 제7(a)도의 Y1-Y2선 단면도이다.
제8도는 본 발명을 사용한 NAND회로의 평면도이다.
제9(a)도는 종래 절연게이트형 전계효과트랜지스터의 평면도이다.
제9(b)도는 제9(a)도의 X-X선 단면도이다.
제10(a)도는 종래의 두개의 MOSFET를 접속한 경우의 평면도이다.
제10(b)도는 제10(a)도의 X-X선 단면도.
제10(c)도는 제10(a)도의 Y-Y선 단면도이다.
제11(a)도는 종래 기술을 사용한 CMOS구조의 인버터의 평면도이다.
제11(b)도는 제11(a)도의 Y3-Y4선 단면도이다.
제12(a)도는 종래 기술을 사용한 CMOS구조의 인버터의 단면도이다.
제12(b)도는 제12(a)도에 보인 채널 반전 전압과 웰표면의 불순물농도와의 관계를 보인 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 실리콘산화막
3 : 웰 4a∼4d : 레지스트
5 : 확산층 6 : 게이트절연막
7 : 게이트전극 8 : 소자분리영역
9 : 층간절연막 10 : 배선층
11 : 오버코트막 12 : 콘택트홀
본 발명은 절연게이트형 전계효과 트랜지스터를 갖는 반도체장치 및 그의 제조 방법에 관한 것이다.
제9(a)도는 종래의 절연게이트형 전계효과트랜지스터(이하, “MOSFET”라 함)의 평면도이고, 제9(b)도는 제9(a)도의 X-X선 단면도이다. 제9(a)도 및 제9(b)도에 보인 바와 같이, MOSFET는, 불순물을 확산함으로써 반도체기판(21) 표면에 형성된 웰(23)내에 웰(23)과는 도전형이 다른 확산층(25)을 갖는 소스영역과 드레인영역; 및 반도체기판(21)의 표면부에서 소스영역과 드레인영역간의 게이트전극(27) 하부에 배치된 채널영역을 구비한다.
또한, 상기 확산층(25)은 이 확산층(25)보다도 도전성이 좋고, 저항 및 반도체 장치와의 용량이 적은 배선층(30)과 전기적으로 접속되어 있다. 또한, 반도체기판(21)상에 게이트절연막(26)을 통해 배치되는 게이트전극(27)은 그의 저항감소를 위해 다결정 실리콘과 고융점금속, 또는 고융점금속의 화합물과의 적층막에 의해 형성되어 있는 경우도 있다.
상기 MOSFET는 종래 다음과 같이 형성된다. 즉, 우선 LOCOS 산화막이 소망의 위치에 형성된 반도체기판(21)상에 게이트절연막(26)을 형성한다. 그 후, 게이트전극(27)의 재료를 퇴적시키고 패터닝하여, 게이트전극(27)을 형성한다. 다음, 게이트전극(27)을 마스크로 하여 자기정합적으로 반도체기판의 표면에 이온주입하고, 소스영역 및 드레인영역용의 확산층(25)을 형성한다.
또한, 제9(a)도에 보인 바와 같이, 게이트전극(27)은 배선층으로도 사용된다. 이 때문에, 다른 MOSFET에 걸쳐 연장되는 게이트전극(27)은 층간절연막(29)에 형성된 콘택트홀(32)을 통해 상기 채널영역이외의 영역에 있어서 다른 배선층(30)에 전기적으로 접속된다.
이어서, 반도체기판(21) 전체면을 오버코트층(31)으로 피복함으로써 MOSFET가 완성된다.
제10(a)도는 종래 서로 접속된 두개의 MOSFET의 레이아웃을 나타낸다. 제10(b)도 및 제10(c)도는 각각 제10(a)도의 X-X선 및 Y-Y선 단면도이다. 제10(a)도 및 제10(b)도에 보인 바와 같이, LOCOS 산화막은 전형적으로 두 MOSFET의 소자분리를 위해 사용된다.
종래, 게이트전극(27)은 제9(a)도 및 제10(a)도에 보인 바와 같이, 채널영역은 물론 소자분리영역상에 형성되며, MOSFET의 게이트들을 접속하기 위한 배선층으로 사용된다.
소자분리는 주지 기술인 LOCOS법에 의한 선택산화에 의해 형성되나, 그 때 버드 비이크(bird beak)가 발생하여 장치의 미세화에 방해가 된다. 또한, 제10(c)도에 보인 바와 같이, 상기 LOCOS 산화막(28)에 의해 발생한 단차는 LOCOS산화막(29)상에 형성된 게이트전극(27)의 배선층의 단선이나 쇼트의 원인으로 된다.
또한, LOCOS법에 의한 소자분리의 문제점을 해결하기 위해, 소자분리를 이온주입법에 의해 형성되는 이온주입 영역에서 행하는 방법도 있다. 이 경우, 제10(c)도의 LOCOS막(28)이 존재하지 않는 대신 게이트절연막(26)과 동시에 형성된 막이 반도체기판상에 존재하고, 그 하래에는 소자분리용의 이온주입영역이 형성된 구조로 된다. 그러나, 이는 이온주입영역상에도, 게이트절연막을 통해 게이트전극이 형성되는 것을 의미한다. 따라서, 반도체기판과의 게이트용량이 무시할수 없게 된다. 또한 반도체장치의 미세화가 진행되어 게이트절연막의 막두께가 얇아지면 게이트용량의 증대가 현저하게 된다. 또한, 이온주입영역상에 존재하는 게이트전극의 배선층에 인가되는 전압의 영향에 의해 소자간의 소자분리 내전압이 저하될수 있으며, 소자분리내압을 올리기 위해서는 이온주입영역으로의 주입량을 증가시켜야 한다. 이는 접합 내전압을 저하시켜 기생용량이 더욱 증가하게 된다.
상보형 MOSFET의 경우, LOCOS 산화막(28)이 반도체기판상에 존재할 때에는 제11(a)도 및 제11(b)도에 보인 바와 같이, P형 웰(41)내의 N채널 MOSFET(43)와 N형 웰(40)내의 P채널 MOSFET(42)에 걸쳐 연장되어 게이트전극(27)을 형성하는 것이 가능하다.
그러나, 제12(a)도에 보인 바와 같이 LOCOS 산화막(28) 대신 소자분리용의 이온주입영역을 형성함으로써 소자분리를 행한 경우, 게이트전극(27)과 반도체기판간에는 얇은 게이트절연막(26)만 존재하게 된다. 이 때문에, 게이트전극(27)이 P채널 MOSFET(42)로 부터 N형 웰(40)과 P형 웰(41)과의 경계를 넘어 N채널 MOSFET(43) 까지 존재하게 된다. 이 경우의 채널 반전전압과 웰표면의 불순물농도와의 관계를 제12(b)도에 보인다. 이 제12(b)도는 게이트전극에 인가되는 전압에 따라서는 웰의 표면전류의 방향이 반전되어 누설전류의 경로로 될수 있음을 나타낸다. 따라서, 반도체장치의 신뢰성에 문제가 발생한다.
또한, 제2(b)도에 보인 종래의 MOSFET에서는 게이트전극(27)을 좌우로 나란히 형성하는 경우, 그의 구조상 소스영역 및 드레인영역헤 걸쳐 연장되어 배선층을 형성하는 것은 불가능하다. 따라서, 확산영역외에서 게이트전극(27)이 배선층(30)과 접속되어야 한다. 이는 레이아웃상의 제약이 있어 레이아웃상의 자유도를 저하시킨다.
최근 반도체장치의 미세화에 따라, 예컨대 게이트 길이가 0.5㎛이하로 감소되었다. 그러나, 종래의 게이트 셀프 얼라인먼트법을 사용한 MOSFET의 제조방법에서는 0.5㎛이하 폭의 게이트전극상에 얼라인먼트 마진을 확보하면서 콘택트홀을 형성하는 것이 곤란하다.
본 발명은 반도체기판상에 형성되는 반도체장치를 제공하며, 그 소자는 반도체기판의 표면에 형성된 소스영역 및 드레인영역용의 확산층; 반도체기판상에 게이트절연막을 통해 형성된 게이트전극; 상기 게이트전극상에 형성된 층간절연막; 및 상기 층간절연막상에 형성된 배선층을 포함하고, 상기 게이트전극이 소스영역 및 드레인영역의 적어도 일부 및 그사이에 위치하는 채널영역상에 형성되며 또한 상기 게이트전극상의 층간절연막에 형성된 콘택트홀을 통해 상기 배선층에 전기적으로 접속된다.
본 발명의 다른 양태에 의하면 반도체장치의 제조방법이 제공되며, 상기 방법은
(a) 반도체기판내로 불순물을 주입하여 반도체기판의 표면에 소스영역 및 드레인영역용의 확산층을 형성하는 공정;
(b) 상기와 같이 되는 반도체기판의 전면(全面)에 게이트절연막을 형성하고, 게이트절연막상에 게이트전극재료를 퇴적시키고 이 게이트전극재료를 패터닝하여 소스영역과 드레인영역의 적어도 일부 및 그사이에 위치하는 채널영역상에 게이트전극을 형성하는 공정;
(c) 상기와 같이 되는 반도체기판의 전면(全面)에 층간절연막을 형성하고, 게이트전극상의 층간절연막에 콘택트홀을 형성하는 공정; 및
(d) 상기 층간절연막상에 배선층을 형성하여 상기 콘택트홀을 통해 게이트전극을 상기 배선층에 전기적으로 접속시키는 공정을 포함한다.
본 발명의 반도체장치 및 그의 제조방법에 의하면, 게이트용량을 감소시키고 게이트전극상의 콘택트홀 형성이 가능하여 반도체장치의 미세화 요망을 충족시키며, 종래보다 레이아웃의 자유도가 높고 집적도를 향상시킬수 있다.
본 발명에 의한 반도체장치는 후술하는 구조를 갖는다.
본 발명에 사용가능한 반도체기판의 예를 들면, 실리콘 기판, GaAs 기판등의 당해 분야에서 공지인 기판을 포함한다. 반도체기판은 미리 P형 또는 N형의 도전형을 갖도록 해도 좋다. P형 도전형을 부여하는 불순물로서는 보론등이 있으며, N형 도전형을 위한 불순물로서는 인, 비소등이 있다.
반도체기판의 표면부에는 소스영역 및 드레인영역용의 확산층이 형성된다. 확산층의 형성에 사용되는 불순물로서는, P형 도전형을 부여하는 경우 보론등이 있고, N형 도전형을 부여하는 경우 인, 비소등이 있다. 예컨대, 비소는 확산층의 형성을 위해 가속 에너지 30KeV, 도스량 3 x 1015/㎠ ∼ 5 x 1015/㎠ 으로 반도체기판내로 주입되는 것이 바람직하다.
게이트전극은 적어도 소스영역 및 드레인영역 간의 채널영역상에 게이트절연막을 통해 형성된다.
본 발명의 특징중 하나는 게이트전극이 확산층 및 채널영역상만에 형성되는 것이다. 즉, 게이트전극이 MOSFET마다 존재하고, 이 게이트전극 하부가 채널영역으로 된다.
상기 게이트절연막의 재료로서는 예컨대 실리콘산화막, 실리콘질화막 또는 이들의 적층막을 포함한다. 게이트절연막의 두께는 10∼30nm의 범위가 바람직하다.
또한, 게이트전극의 재료로서는 예컨대, 폴리실리콘, Ti 및 W등의 고융점금속과의 실리사이드, 이들 실리사이드의 적층막, 및 Al 및 Au등의 금속막을 포함한다. 게이트전극의 두께는 150∼300nm의 범위가 바람직하다. 또한, 게이트전극이 폴리실리콘으로 이루어지는 경우, 그의 저항을 감소시키기 위해 불순물을 주입해도 좋다. 또한, 게이트전극은 오프셋 영역의 형성을 방지하기 위해 적어도 채널길이보다 넓은 폭을 갖는 것이 바람직하다. 또한, 채널영역에는 임계치전압을 제어하기 위해 불순물이 주입될수 있다.
게이트전극상에는 층간절연막이 형성되고 게이트전극은 이 게이트전극상의 층간절연막에 형성된 콘택트홀을 통해 배선층과 전기적으로 접속된다.
층간절연막으로서는 예컨대 실리콘산화막, 실리콘질화막, PSG막, BPSG막, SOG막 또는 이들의 적층막등을 포함한다. 층간절연막의 두께는 배선층의 반도체기판으로의 영향을 고려하여 1000Å이상이면 좋으며, 통상 4000∼6000Å으로 형성된다.
배선층으로서는 Al, Al/Si, Cu등의 금속막을 포함한다.
배선층상에는 오염, 습기 및 기계적손상으로 부터 반도체장치를 보호하기 위해 오버코트막을 형성하는 것이 바람직하다. 오버코트막으로서는 실리콘질화막, PSG막, SiON막등을 포함한다.
이상의 구성을 갖는 본 발명의 반도체장치에 의하면, 게이트전극의 면적을 종래 반도체장치보다 축소할수 있기 때문에, 게이트용량을 감소시킬수 있다. 또한, 이하에 설명하는 본 발명의 제조방법에 의하면 채널영역상에서 게이트전극과 배선층을 접속할수 있기 때문에 반도체장치의 면적을 감소시킬수 있다. 또한, 게이트전극에 접속된 배선층이 층간절연막을 통해 확산층상에 형성될수 있어, 레이아웃의 자유도가 증대되어 반도체장치의 집적도를 향상시킨다.
상기한 바와 같이, 복수의 소자가 단일 반도체기판상에 병렬 또는 직렬로 형성될수 있다. 이 경우, 인접소자들을 서로 전기적으로 분리하기 위한 영역(소자분리 영역)이 소자들간에 제공된다. 소자분리영역으로서는 예컨대 LOCOS법에 의해 형성된 실리콘(LOCOS) 산화막, 또는 불순물을 주입함으로써 형성되는 소자분리용의 불순물영역등을 포함한다. 본 발명에 의하면 소자분리영역상에는 게이트전극이 형성되지 않고 배선층아래에는 층간절연막이 형성되기 때문에, 불순물영역을 사용한 소자분리에 있어서도 종래와 같은 게이트용량의 증가는 발생하지 않는다.
상기 소자분리영역으로서 반도체기판의 표면층에 불순물을 주입함으로써 형성되는 불순물영역을 사용하면, 단차가 적은 비교적 편평한 면을 갖는 반도체장치를 얻을 수 있기 때문에 바람직하다. 이 불순물영역의 불순물 농도는 반도체장치간의 내 전압을 고려하여 결정된다.
본 발명은 게이트전극 및 확산층을 갖는 반도체장치이면 어떤 것에도 사용할수 있으며, 예컨대 반도체장치에 형성된 소망의 불순물농도를 갖는 웰내에 형성되어도 좋다. 보다 구체적으로는 NMOS, PMOS, CMOS 등에도 사용할수 있다.
다음에 본 발명에 의한 반도체장치의 제조방법을 설명한다.
우선, 반도체기판의 표면에 소정의 패턴을 갖는 포토레지스트막을 마스크로 사용한 이온주입을 통하여 소스영역 및 드레인영역으로 되는 확산층을 형성한다.
마스크를 제거한 후, 기판의 전체면에 게이트절연막을 형성하고 상기 게이트절연막상에 게이트전극재료를 퇴적시킨다. 상기 게이트절연막의 형성방법은 스퍼터법, CVD법, 열산화법등이 있다. 게이트전극재료는 CVD법, 증착법등으로 적층할수 있다.
이어서, 게이트전극재료를 패터닝하고, 적어도 소스영역과 드레인영역간의 채널영역상에만 게이트전극을 형성한다. 게이트전극재료의 패터닝은 공지의 리소그라피기술 및 에칭기술에 의해 행할수 있다. 패터닝시에 소스영역 및 드레인영역과 게이트전극간에 오프셋영역이 형성되지 않도록 하는 것이 바람직하다.
기판의 전면(全面)에 층간절연막을 형성한 후, 게이트전극상의 층간절연막에 콘택트홀을 형성한다. 층간절연막은 CVD법, 열산화법등에 의해 형성할수 있다. 다음, 콘택트홀은 게이트전극상의 소망의 위치에 개구를 갖는 마스크를 놓고, 층간절연막 부분을 에칭하여 형성할수 있다.
그 후, 층간절연막상에 배선층을 형성하고, 콘택트홀을 통해 게이트전극과 배선층을 전기적으로 접속함으로써 본 발명의 반도체기판이 얻어진다. 배선층은 증착법, CVD법등에 의해 배선층재료를 적층하고 공지의 리소그라피기술 및 에칭기술에 의해 형성할수 있다.
또한, 본 발명의 제조방법을 이용하여 복수의 반도체장치를 제조하는 경우, 소자분리영역을 게이트전극형성후 층간절연막 형성전에, 인접하는 소자들간의 소자분리영역의 형성영역만을 개구시킨 포토레지스트막으로 이루어지는 마스크를 사용하여 불순물을 주입함으로써 형성하는 것이 바람직하다. 상기 소스영역에 의해 배선층이 단선되지 않고 게이트용량도 증가하지 않아, 비교적 편평한 반도체장치를 제조할수 있다. 또한, 소자분리영역의 형성을 위한 불순물은 예컨대 보론을 사용하는 경우, 가속 에너지 20KeV, 도스량 1 x 1013∼ 5 x 1013/㎠의 조건으로 주입할수 있다.
[실시예]
이하, 본 발명의 실시예를 상세히 설명한다.
[실시예 1]
제1(a)도는 본 발명의 실시예에 의한 반도체장치의 평면도이고, 제1(b)도는 제1(a)도의 X-X선 단면도이다. 제2(a)도와 제2(b)도는 각각 본 발명과 종래에 있어서의 게이트전극이 좌우로 나란히 배치된 경우의 평면도이다. 제3(a)도는 본 발명의 실시예에 의한 두개의 MOSFET를 접속한 경우의 평면도이고, 제3(b)도는 제3(a)도의 X-X선 단면도이며, 제3(c)도는 제3(a)도의 Y-Y선 단면도이다. 제4(a)도∼제4(g)도는 X-X선에 따른 제3(a)도의 반도체장치의 제조공정을 도시한 단면도들이다. 제5(a)도∼제5(g)도는 제3(a)도의 반도체장치의 제조공정을 도시한 단면도들이다.
이들 도면에서, 부호 1은 반도체기판, 2는 실리콘산화막, 3은 웰, 4a∼4d는 레지스트, 5는 소스영역 및 드레인영역으로 되는 확산층, 6은 게이트절연막, 7은 게이트전극, 8은 소자분리영역, 9는 층간절연막 10은 배선층, 11은 오버코트막, 12는 콘택트홀을 표시한다.
실시예 1에 의한 반도체장치는 소스영역 및 드레인영역으로 되는 확산층(5) 및 반도체장치들의 접속을 위한 배선층으로 사용되지 않는 채널영역상에 형성된 게이트전극(7)을 포함한다. 또한, 게이트전극(7)상에 배선층(10)과의 전기적접속을 위해 콘택트홀(12)을 형성하는 구성으로 되어 있다. 따라서, 게이트전극에 의한 배선길이가 짧아지기 때문에, 지연이 최소화될수 있다. 따라서, 반도체기판(1)내로 이온을 주입함으로써 LOCOS 산화막대신 형성된 불순물영역에 의해 소자분리영역이 형성되더라도, 상기 소자분리영역(8)상에는 층간절연막(9)을 통해 배선층(10)이 형성되어 있기 때문에 종래 문제로 되었던 게이트전극(7)과 소자분리영역에 의한 게이트용량이 존재하지 않는다.
이하에 제4(a)도∼제4(g)도 및 제5(a)도∼제5(g)도를 참조하여 본 발명의 다른 실시예에 의한 반도체장치의 제조공정을 설명한다. 본 실시예에서는 N채널 MOSFET에 대해 설명하였으나 본 발명은 이에 한정되지 않는다.
P형 실리콘기판(1) 표면에 막두께가 14nm정도인 실리콘산화막(2)을 형성한다. 그 후, 실리콘기판(1)에, 가속 에너지를 약 36KeV, 도스량을 약 5 x 1012/㎠로 보론을 이온주입하고, 그후 기판(1)의 열처리를 행함으로써 깊이 1.5㎛∼2.0㎛정도의 N채널 MOSFET를 형성하기 위한 웰(3)을 형성한다(제4(a)도 및 제5(a)도 참조).
다음, 리소그라피기술에 의해, 소스영역 및 드레인영역으로 되는 영역이 노출되도록 패턴으로 레지스트(4a)를 형성한다. 다음, 레지스트(4a)를 마스크로 하여 N형 불순물인 비소 이온을, 가속 에너지를 약 40KeV, 도스량을 약 3 x 1015/㎠로 반도체기판(1)내로 주입하여 확산층(5)을 형성한다(제4(b)도 및 제5(b)도 참조).
다음, 레지스트(4a) 및 실리콘산화막(2)을 제거하고, 열산화법에 의해 예컨대, 14nm정도의 게이트절연막(6)을 형성한 후, 게이트전극(7)으로 되는 다결정실리콘과 고융점금속 또는 고융점금속의 화합물, 예컨대 텅스텐실리사이드와의 적층막을 CVD법에 의해 형성한다. 다음, 리소그라피기술을 사용하역 레지스트(4b)를 패터닝한 후, 레지스트(4b)를 마스크로 하여 게이트전극재료의 드라이에칭을 행하여, 게이트 전극(7)을 형성한다(제4(c)도 및 제5(c)도 참조). 이 때, 소스영역 및 드레인영역과 게이트전극(7)간에 오프셋영역의 형성을 방지하기 위해, 예컨대 0.2㎛이상의 오버랩이 발생하는 정도의 크기로 게이트전극(7)을 소스 및 드레인영역상에 형성한다. 구체적으로는, MOSFET의 채널길이의 설계치가 0.8㎛인 경우, 채널영역상의 게이트전극(7)의 채널방향의 길이는 1.2㎛이상 필요하게 된다.
다음, 가속 에너지를 약 30KeV, 도스량을 약 3.2 x 1013/㎠로, 게이트전극을 마스크로 하여 반도체기판(1)내로 보론을 이온주입하여 소자분리영역(8)을 형성한다(제4(d)도 및 제5(d)도 참조). 상기 소자분리영역(8)의 형성을 위한 이온주입을 위해, 게이트전극(7)을 마스크로 사용해도 좋고, 소자분리영역상에 개구를 갖는 마스크패턴을 기판상에 형성해도 좋다. 게이트전극을 마스크로 하여 전체면에 주입한 경우에는 게이트전극단부와 소자분리영역이 일부 중첩된다. 만약, 중첩을 피하고자 할 경우에는 게이트전극(7) 측벽에 절연막으로 이루어지는 측벽 스페이서를 설치하여 이온주입을 행해도 좋다. 이 때, 소스 및 드레인영역에도 주입되나 소스영역과 드레인영역은 고농도로 불순물이 주입되기 때문에 전혀 문제가 없다. 그 후, 공지의 CVD법에 의해 층간절연막(9)을 형성한다. 층간절연막(9)상의 레지스트(4c)를 리소그라피기술을 사용하여 패터닝 한 후, 에칭기술에 의해 콘택트홀(12)을 형성한다(제4(e)도 및 제5(e)도 참조).
다음, 레지스트(4c)를 제거한 후, 스퍼터링법에 의해 배선재료를 퇴적하고, 리소그라피기술을 사용하여 레지스트(4d)를 패터닝 한 후, 배선층(10)을 형성한다(제4(f)도 및 제5(f)도 참조). 최후로, 오염, 습기, 기계적손상등으로 부터 MOSFET를 보호하기 위해 오버코트막(11)을 형성하여, 반도체장치가 형성된다(제4(g)도 및 제5(g)도 참조).
이하에서는, 본 발명의 반도체장치와 제9(a),(b)도에 보인 종래의 반도체장치를 비교한다. 또한, 종래 반도체장치의 설명을 위해 제9(a)도 대신 제6(a)도를 사용하고, 본 발명의 반도체장치의 설명을 위해 제6(b)도를 사용한다.
제6(a)도에 보인 바와 같이 레이아웃된 게이트전극을 갖는 종래의 반도체장치는, 약 0.05pF의 게이트용량을 가지며, 소자분리는 이온주입에 의해 행해진다; 채널 방향의 게이트전극(27)의 길이 A는 0.8㎛이고; 채널방향에 대해 수직방향의 게이트전극(27)의 길이는 10㎛이고; (채널에 대해 수직방향으로 게이트전극(27)의 얼라인먼트 마진을 고려하여 설계된) 채널영역밖으로 돌출된 게이트전극(27) 일부의 길이 D는 1㎛이고; 콘택트홀(32)이 게이트전극(27)과 배선층(30)간을 접속하기 위해 형성된 게이트전극(27)의 일부의 크기는 1.4㎛ x 1.4㎛이며; 게이트전극(27) 아래에 형성된 절연막의 두께는 14nm이다. 부호 C는 채널폭을 나타낸다.
한편, 제6(b)도에 보인 본 발명의 반도체장치는 약 0.035pF의 게이트용량을 가지며, 채널방향의 게이트전극(27)의 폭 A는 1.2㎛이다. 비록 소스영역 및 드레인영역의 얼라인먼트 마진을 고려하여 채널방향의 게이트전극(27)의 길이를 0.8㎛에서 1.2㎛로 증가시켰으나, 채널영역이외의 게이트전극(27)의 길이(D, 1㎛)와 콘택트홀(32) 형성부의 게이트전극(B x B, 1.4㎛ x 1.4㎛)분의 게이트용량이 감소된다. 게이트용량은 트랜지스터당 약 35% 감소된다. 따라서, 본 발명은 예컨대, 트랜지스터의 집적도가 100만개로 높은 경우에 특히 유용하다.
제6(c)도는 게이트전극의 치수가 채널에 대한 전류의 방향(채널방향)에 대해 수직인 게이트전극의 길이를 제외하고 상기와 거의 같은 경우, 종래와 본 발명의 게이트용량과 게이트전극의 길이(W)와의 관계를 나타낸다. 제6(d)도는 게이트전극의 치수가 채널방향의 게이트전극의 길이를 제외하고 상기와 거의 같은 경우 종래와 본 발명의 게이트용량과 게이트전극의 길이(L)와의 관계를 나타낸다. 본 발명에 의하면, 게이트용량은 제6(c)도 및 제6(d)도에 보인 바와 같이, 게이트전극의 W 및 L에 무관하게 종래와 비교하여 감소될수 있다.
제1(a)도에 있어서, 소스영역 및 드레인영역 간의 영역에 게이트전극이 형성되지 않는 영역이 있기 때문에, 미세화에 의해 채널폭이 충분히 확보될수 없는 경우가 있다. 이 경우, 제1(c)도에 보인 바와 같이 오정합(얼라인먼트 시프트)분만을 고려하여 소스영역 및 드레인영역간의 영역의 측단부들(A)를 중첩시켜도 좋다.
[실시예 2]
제7(a)도 및 제7(b)도는 본 발명의 반도체장치를 사용하여 CMOS구조의 인버터를 형성한 것을 보여준다. 반도체기판(1)에는 P형 웰(41)과 N형 웰(40)이 형성된다. 양 웰(40,41)에는 소스영역 및 드레인영역으로 되는 확산층, 게이트절연막(6), 및 게이트전극을 각각 포함하는 MOS 트랜지스터(42,43)(소자)가 형성되어 있다. 또한, MOS 트랜지스터들을 분리하기 위한 LOCOS막 대신 불순물을 주입한 소자분리영역(8)이 형성되어 있다. P형 웰(41)내의 N채널 MOSFET(43)의 게이트전극과 N형 웰(40)내의 P채널 MOSFET(42)의 게이트전극은 배선층(10)을 통해 접속되어 있다. N형 웰과 P형 웰의 경계부상에는 층간절연막을 개재하여 배선층(10)이 형성되어 있기 때문에, 배선층(10)에 전압이 인가되어도 소자분리용의 이온주입영역으로의 영향은 없다.
[실시예 3]
제8도는 본 발명을 사용한 NAND회로를 보여준다. 제8도에 보인 바와 같이, 본 발명은 레이아웃의 자유도가 높고, 종래의 NAND회로 보다 반도체장치의 면적을 축소시킬수 있고, 또한 게이트용량을 감소시킬수 있다.
본 발명에 의하면, 종래보다 게이트절연막을 통해 반도체기판과 대향하는 게이트전극의 면적이 축소될수 있기 때문에, 종래보다 게이트절연막을 통한 반도체기판과의 게이트용량이 감소된다.
또한, 종래에는 소자분리를 LOCOS법이 아니고 이온주입에 의해 행할때 게이트전극의 게이트용량이 원인으로 되어 배선지연이 무시될수 없는 경우가 있다. 그러나, 본 발명에서는 상기한 바와 같이 종래보다 게이트절연막을 통해 반도체기판과 대향하는 게이트전극의 면적이 축소된다. 이에 따라, 종래보다 게이트절연막을 통한 반도체기판과의 게이트용량이 감소되어 배선지연이 감소되며, 또한, 단차가 적은 플래트한 반도체장치를 얻을수 있다. 또한, 본 발명은 CMOS에도 적용할수 있다.
또한, 채널영역상에서 게이트전극과 배선층을 접촉시킬수 있고, 또한 배선층은 층간절연막을 통해 형성되어 있기 때문에, 배선층이 소스영역 및 드레인영역을 가로질러 연장되어 형성될수 있다. 이에 따라, 본 발명은 종래보다 레이아웃의 자유도가 높고, 집적도가 향상된다.
또한, 본 발명에 의하면, 게이트전극의 패터닝전에, 포토레지스트막을 마스크로 하여 소스영역 및 드레인영역을 형성한다. 따라서 종래기술에서는 어려웠던 미세화된 채널길이라도, 채널길이는 소스영역 및 드레인영역 형성시에 결정되기 때문에, 게이트전극 사이즈를 채널길이와 무관하게 형성할수 있다. 따라서, 게이트전극 사이즈만을 크게 하여 배선층을 게이트전극상에서 게이트전극과 용이하게 접촉시킬수 있다.

Claims (7)

  1. 반도체기판상에 형성되는 반도체 장치에 있어서, 반도체기판의 표면에 형성된 소스영역 및 드레인영역용의 확산층; 반도체기판상에 게이트절연막을 통해 형성된 게이트전극; 상기 게이트전극상에 형성된 층간절연막; 및 상기 층간절연막상에 형성된 배선층을 포함하고, 상기 게이트전극이 소스영역 및 드레인영역의 적어도 일부 및 소스영역과 드레인영역 사이에 위치하는 채널영역상에 형성되며 상기 게이트전극상의 형성된 콘택트홀을 통해 상기 배선층에 전기적으로 접속되며, 콘택트홀 형성영역이 채널영역상의 게이트전극상에만 형성되고, 상기 콘택트홀이 형성되는 게이트전극의 일부의 채널 길이 방향을 따른 폭이 상기 채널 길이 방향을 따른 게이트전극의 다른 부분의 폭과 같거나 큰 것을 특징으로 하는, 반도체장치.
  2. 제1항에 있어서, 한 소자와 다른 인접한 소자간의 반도체기판의 표면부에 불순물영역이 형성되는 단일 반도체기판상에 제1항의 복수의 소자들을 제공하고 이들 소자들을 전기적으로 분리시키는, 반도체장치.
  3. 제2항에 있어서, 반도체기판의 표면에 형성되고 제1 도전형을 갖는 제1 웰 영역; 및 반도체기판의 표면부에 형성되고 제2 도전형을 갖는 제2 웰 영역을 더 포함하고, 상기 제1 웰 영역과 제2 웰 영역은 각각 게이트전극상의 층간절연막에 형성된 콘택트홀을 통해 배선층과 전기적으로 접속되어 있는 게이트전극을 갖는 반도체장치.
  4. (a) 반도체 기판내로 불순물을 주입하여 반도체 기판의 표면부에 소스영역 및 드레인영역용의 확산층을 형성하는 공정; (b) 상기와 같이 형성되는 반도체 기판의 전면(全面)에 게이트절연막을 형성하고, 게이트절연막상에 게이트전극재료를 퇴적시키고, 이 게이트전극재료를 패터닝하여 소스영역과 드레인영역의 적어도 일부 및 소스영역과 드레인영역 사이에 위치하는 채널영역상에 게이트전극을 형성하는 공정; (c) 상기와 같이 형성되는 반도체 기판의 전면(全面)에 층간절연막을 형성하고, 게이트전극상의 층간절연막에 콘택트홀을 형성하는 공정; 및 (d) 상기 층간절연막상에 배선층을 형성하여 상기 콘택트홀을 통해 게이트전극을 상기 배선층에 전기적으로 접속시키는 공정을 포함하고, 콘택트홀 형성영역이 채널영역상의 게이트전극상에만 형성되고, 상기 콘택트홀이 형성되는 게이트전극의 일부의 채널 길이 방향을 따른 폭이 상기 채널 길이 방향을 따른 게이트전극의 다른 부분의 폭과 같거나 큰 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 공정 (b)와 (c) 사이에, 반도체 기판내로 이온주입을 행하여 소자분리영역을 형성하는 공정을 더 포함하는 반도체장치의 제조방법.
  6. 하나 이상의 소자들을 갖는 반도체기판상에 형성되는 반도체 장치에 있어서, 각 소자는, 반도체기판의 표면부에 형성된 소스영역 및 드레인영역용의 확산층; 상기 소스영역 및 드레인영역과 교차하는 제1 방향을 따른 길이 및 상기 소스영역 및 드레인영역과 교차하지 않고 상기 제1 방향에 대해 수직인 제2 방향을 따른 폭을 갖는 상기 소스영역 및 드레인영역 사이에 위치된 채널영역; 반도체장치를 분리시키기 위해 소자분리영역을 형성한 소스, 드레인 및 채널영역을 포위하는 평평한 불순물 영역; 상기 채널영역상에 게이트 절연막을 개재하여 또한 상기 소스영역 및 드레인영역의 적어도 일부에 상기 채널영역의 길이를 따라 중첩하여 상기 반도체 기판상에 형성되는 게이트전극; 상기 게이트전극상에 형성되는 층간절연막; 및 상기 소스, 드레인 및 채널영역상의 층간절연막상에 형성된 배선층을 포함하고, 상기 제2 방향을 따른 게이트전극의 폭이 상기 채널영역의 폭보다 작고, 상기 게이트전극이, 이 게이트전극상의 층간절연막의 채널영역상에 직접 형성된 콘택트홀을 통해 배선층에 전기적으로 접속되어 있는, 반도체장치.
  7. 하나 이상의 소자들을 갖는 반도체기판상에 형성되는 반도체 장치에 있어서, 각 소자는, 반도체기판의 표면부에 형성된 소스영역 및 드레인영역용의 확산층; 상기 소스영역 및 드레인영역과 교차하는 제1 방향을 따른 길이 및 상기 소스영역 및 드레인영역과 교차하지 않고 상기 제1 방향에 대해 수직인 제2 방향을 따른 폭을 갖는 상기 소스영역 및 드레인영역 사이에 위치된 채널영역; 반도체장치를 분리시키기 위해 소자분리영역을 형성한 소스, 드레인 및 채널영역을 포위하는 평평한 불순물 영역; 상기 채널영역상에 게이트 절연막을 개재하여 또한 상기 소스영역 및 드레인영역의 적어도 일부에 상기 채널영역의 길이를 따라 중첩하여 상기 반도체 기판상에 형성되고, 상기 제1 방향을 따라 상이한 길이를 갖는 2개의 부분을 포함하는 형상을 갖는 게이트전극; 상기 게이트전극상에 형성되는 층간절연막; 및 상기 소스, 드레인 및 채널영역상의 층간절연막상에 형성된 배선층을 포함하고, 상기 제2 방향을 따른 게이트전극의 폭이 상기 채널영역의 폭보다 작고, 상기 게이트전극이, 이 게이트전극상의 층간절연막의 채널영역상에 직접 형성된 콘택트홀을 통해 배선층에 전기적으로 접속되어 있는, 반도체장치.
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