KR0131722B1 - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법

Info

Publication number
KR0131722B1
KR0131722B1 KR1019940012822A KR19940012822A KR0131722B1 KR 0131722 B1 KR0131722 B1 KR 0131722B1 KR 1019940012822 A KR1019940012822 A KR 1019940012822A KR 19940012822 A KR19940012822 A KR 19940012822A KR 0131722 B1 KR0131722 B1 KR 0131722B1
Authority
KR
South Korea
Prior art keywords
gate electrode
type
gate
type well
barrier layer
Prior art date
Application number
KR1019940012822A
Other languages
English (en)
Other versions
KR960002557A (ko
Inventor
김재갑
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940012822A priority Critical patent/KR0131722B1/ko
Priority to CN95106326A priority patent/CN1049070C/zh
Priority to JP7141733A priority patent/JPH0883852A/ja
Priority to DE19521006A priority patent/DE19521006C2/de
Priority to GB9511673A priority patent/GB2290167B/en
Publication of KR960002557A publication Critical patent/KR960002557A/ko
Priority to US08/773,174 priority patent/US6261882B1/en
Application granted granted Critical
Publication of KR0131722B1 publication Critical patent/KR0131722B1/ko
Priority to US09/867,584 priority patent/US6333527B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 서로 다른 도전형의 모스 전계효과 트랜지스터에 걸쳐 형성되는 이원 게이트를 구비하는 반도체소자 및 그 제조방법에 관한 것으로 N 및 P형 웰영역에 걸쳐있는 게이트전극상에 산화장벽층 패턴을 중첩되게 형성하고, N 및 P형 웰영역에 각각 P 및 N형 소오스/드레인전극을 형성할 때 P 및 N형 소오스/드레인전극 이온주입 마스크를 사용하여 상기 게이트전극상의 산화장벽층의 일부를 제거하고, P 및 N형 게이트전극을 형성한 후 , 상기 게이트전극상의 산화장벽층 패턴을 제외한 부분상의 소정 두께의 열산화막을 형성하고, 상기 게이트전극상의 남아 있는 산화장벽층 패턴을 제거하여 노출되는 게이트전극을 연결선으로 접촉시켜 P 및 N형 모스 전계효과 트랜지스터의 이원 폴리실리콘 게이트전극을 형성하였으므로, 이원 폴리실리콘 게이트전극을 접촉시키기 위한 별도의 접촉 면적이 필요하지 않아 소자의 고집적화가 유리하고, 공정이 간단하여 공정수율이 향상된다.

Description

반도체소자 및 그 제조방법
제1도는 본 발명에 따른 이원 폴리실리콘 게이트전극을 구비하는 반도체소자의 레이아웃도.
제2a도 및 제2e도는 본 발명에 따른 이원 폴리실리콘 게이트전극을 구비하는 반도체소자의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
A : 활성영역 마스크 B : 게이트전극 마스크
C : P+이온주입 마스크 D : N+이온주입 마스크
1 : 반도체기판 2 : 소자분리 절연막
3 : 게이트산화막 4 : 게이트전극
4A : P형 게이트전극 4B : N형 게이트전극
15 : P+형 소오스/드레인전극 15A : P+소오스/드레인전극
20 : 산화장벽층 21 : LDD용 스페이서
25 : N+형 소오스/드레인전극 25A : N+형 소오스/드레인전극
30 : 열산화막 60 : 연결선
40 : P+형 소오스/드레인전극 마스크 50 : N+형 소오스/드레인전극 마스크
100 : N형 웰영역 200 : P형 웰영역
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 인접한 P 및 N모스 전계효과 트랜지스터에 공통으로 연결되는 이원(dual) 폴리실리콘 게이트전극에서 각각의 모스 전계효과 트랜지스터에 해당되는 부분에 서로 다른 도전형의 불순물을 이온주입하고 이를 연결선으로 연결시켜, 제조공정이 간단하고, 별도의 접속장치가 없어 소자의 고집적화에 유리한 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 모스(metal oxide semi conductor : MOS)전계효과 트랜지스터의 게이트 전극도 폭이 줄어들고 있으나, 게이트전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 모스 전계효과 트랜지스터 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저저항 게이트로서 실용화되었으며, 폴리실리콘층상에 텅스텐등과 같은 고융점금속층을 적층하여 저저항 게이트를 형성하기도 한다.
그러나 상기와 같은 고융점금속을 적층한 게이트전극은 고융점금속층 형성 공정에서 고융점금속이 게이트절연막내로 침투하여 계면준위나 고정전하를 증가시키고, 게이트전극 형성후의 고온 열처리 공정에서 고융점금속이 산화되는 등의 문제점이 있으며, 이를 해결하기 위한 고융점금속을 고순도화하고, 고융점금속막 형성방법을 개선하거나, H2O/H2혼합가스 분위기에서 열처리하여 산화를 방지하는 방법등이 연구되고 있다.
또한 반도체소자의 고집적화에 따라 채널길이를 감소시키기 위하여 P 및 N모스 전계효과 트랜지스터에는 각각 P 및 N형 불순물이 도핑된 폴리실리콘 게이트전극을 사용하게 된다.
상기와 같은 반도체소자는 하나의 게이트전극 라인이 P 및 N모스 전계효과 트랜지스터의 게이트전극으로 동시에 사용되는데, 이때 각각의 부분에 P 및 N형 불순물을 이온주입하고 이들 부분을 별도의 접속선으로 연결시켜 사용한다.
상기와 같은 종래 이원 폴리실리콘 게이트전극을 갖는 반도체소자 및 그 제조방법은 이원 폴리실리콘 게이트전극을 두차례에 걸친 도전물질 이온주입 및 접촉장치를 형성하여야 하므로, 공정이 복잡하고 접촉 장치가 차지하는 면적에 의해 소자의 고집적화가 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 P 및 N모스 전계효과 트랜지스터에 걸쳐있는 이원 폴리실리콘 게이트전극의 양측에 각각 P 및 N형 불순물을 주입하고, 상기 서로 다른 도전형이된 게이트전극을 상측의 연결선으로 접촉시켜 접촉장채의 면적이 감소되어 소자의 고집적화에 유리한 반도체소자를 제공함에 있다.
본 발명의 다른 목적은 이원 폴리실리콘 게이트전극상에 산화장벽층을 중첩되게 형성하고, 소오스/드레인전극 마스크를 이용하여 게이트전극의 양측에 각각 P 및 N형 불순물을 주입한 후, 상기 산화장벽층을 이용하여 양측 게이트전극을 연결하는 연결선을 형성하여 공정이 간단하고, 접촉장치의 면적이 감소되어 소자의 고집적화에 유리한 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 특징은, 반도체기판의 일측에 형성되어 있는 P형 웰영역과, 상기 반도체가판의 타측에 형성되어 있는 N형 웰영역과, 상기 P 및 N형 웰영역의 경계부분에 형성되어 있는 소자분리절연막과, 상기 반도체기판상에 형성되어 있는 게이트산화막과, 상기 P 및 N형 웰영역상의 게이트 산화막에 양측에 연장되어 있는 게이트전극과 상기 게이트전극 양측의 P 및 N형 웰영역에 형성되어 있는 N 및 P형 확산영역과, 상기 P형 웰영역측의 게이트전극에 형성되어 N형 게이트전극과, 상기 N형 웰영역측의 게이트전극에 형성되어 있는 P형 게이트전극과, 상기 P 및 N형 게이트전극의 일측을 연결하는 연결선을 구비함에 있다.
다른 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, 반도체기판상에 형성되어 있는 소자분리절연막에 의해 분리되어 있는 P 및 N형 웰영역상에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막상에 양측이 P 및 N형 웰영역상으로 연장되어 있는 게이트전극을 그 상측에 중첩되어 있는 산화장벽층과 함께 형성하는 공정과, 상기 게이트전극 일측의 산화장벽층을 제거하는 공정과, 상기 노출되어 있는 게이트전극의 일측단과 그 양측의 N형 웰영역에 P형 불순물을 이온주입하여 P형 게이트전극과 P형 확산영역을 형성하는 공정과, 상기 게이트전극 타측의 산화장벽층을 제거하는 공정과, 상기 노출되어 있는 게이트전극의 타측단 및 그 양측의 P형 웰영역에 N형 불순물로 N형 게이트전극과 N형 확산영역을 형성하는 공정과, 상기 게이트전극상의 남아 있는 산화장벽층을 제외한 부분상에 소정 두께의 열산화막을 형성하는 공정과 , 상기 게이트전극상 남아 있는 산화장벽층을 제거하는 공정과, 상기 산화장벽층이 제거되어 노출되어 있는 게이트전극상에 연결선을 형성하여 상기 N 및 P형 게이트전극을 연결하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자 및 그 제조방법에 관하여 첨부 도면을 참조하여 상세하게 설명한다.
제1도는 본 발명에 따른 반도체소자의 레이아웃도로서, 반도체기판상에 소자분리절연막에 의해 분리되어 서로 소정간격을 갖는 두 개의 직사각 형상의 활성영역이 활성영역 마스크(A)로 정의되고, 상기 두 개의 활성영역에 걸쳐 연장되어 있는 게이트전극은 게이트전극 마스크(B)로 정의되며, 상기 일측의 활성영역에 그보다 크게 오픈되어 있는 P+형 이온주입 마스크(C)로 P형 불순물을 주입하고, 타측의 활성영역에 N+형 이온주입 마스크(D)로 N형 불순물을 이온주입하여 P 및 N형 게이트전극과 소오스/드레인전극을 정의한다.
제2도는 본 발명에 따른 반도체소자의 제조공정도로서, 제1도에서의 선 X-X'에 따른 단면을 도시한 예이다.
먼저, 반도체기판(1)상의 일측 및 타측에 N 및 P형 웰영역(100), (200)을 형성하고, 상기 N 및 P형 웰영역(100), (200)의 경계 부분 및 반도체기판(1)의 소정 부분에 제1도의 활성영역 마스크(A)로 소자분리절연막(2)을 형성하여 활성영역을 정의하고, 상기 반도체기판(1)의 노출되어 있는 부분상에 게이트산화막(3)을 형성한 후, 상기 N 및 P형 웰영역(100), (200)에 걸쳐 연장되어 있는 게이트전극(4)을 상기 게이트산화막(2) 및 소자분리절연막(2)상에 형성한다. 이때 상기 게이트전극(4)상에 중첩되어 있는 질화막으로된 산화장벽층(20)패턴을 함께 형성한다.
그다음 상기 게이트전극(4) 양측의 N 및 P형 웰영역(100), (200)에 각각 P-및 N-형소오스/드레인전극(15A), (25A)을 형성하고, 상기 게이트전극(4) 및 산화장벽층(20) 패턴의 측벽에 엘.디.디(lightly doped drain: 이하 LDD라 칭함)용 스페이서(21)를 형성한 후, 상기 N형 웰영역(100)과 그 상측의 게이트전극(4)을 노출시키는 P+형 소오스/드레인전극 마스크(40)를 감광막패턴으로 형성한다. 이때 상기 P+형 소오스/드레인전극 마스크(40)는 제1도에 도시되어 있는 P+이온주입마스크(C)이다.(제2a도 참조).
그다음 상기 P+형 소오스/드레인전극 마스크(40)에 의해 노출되어 있는 게이트전극(4) 일측상의 산화장벽층(20)을 제거하고, 상기 구조의 전표면에 P형 불순물, 예를들어 B을 고농도로 이온주입하여 상기 노출되어 있는 게이트전극(4)의 일측에는 P형 게이트전극(4A)을 형성하며, 상기 게이트전극(4) 양측의 N형 웰영역(100)에는 P+형 소오스/드레인전극(15A)과 중복되는 P+형 소오스/드레인전극(15)을 형성하고 상기 P+형 소오스/드레인전극 마스크(40)를 제거한다.
그후, 상기 P형 웰영역(200)과 그 상측의 게이트전극(4)을 노출시키는 N+형 소오스/드레인전극 마스크(50)를 감광막패턴으로 형성한다. 이때 상기 N+형 소오스/드레인전극 마스크(50)는 제1도에 도시되어 있는 N+ 이온주입 마스크(D)이다.(제2b 참조).
그다음 상기 N+형 소오스/드레인전극 마스크(50)에 의해 노출되어 있는 게이트전극(4) 타측상의 산화장벽층(20)을 제거하고, 상기 구조의 전표면에 N형 불순물, 예를 들어 As를 고농도로 이온주입하여 상기 노출되어 있는 게이트전극(4)의 타측에는 N형 게이트전극(4B)을 형성하며, 상기 게이트전극(4) 양측의 P형 웰영역(200)에는 N+형 소오스/드레인전극(25A)과 중복되는 N+형 소오스/드레인전극(25)을 형성하고 상기 N+형 소오스/드레인전극 마스크(50)를 제거한다. 이때 상기 산화장벽층(20)은 P 및 N형 게이트전극(4A),(4B)의 사이에 일정부분이 남도록 한다.(제2c 참조).
그후, 상기 남아있는 산화장벽층(20)을 마스크로 상기 구조의 전표면에 소정 두께, 예를 들어 200-700Å 정도 두께의 열산화막(30)을 형성하고, 상기 산화장벽층(20)을 제거한다.(제2d 참조).
그다음 상기 산화장벽층(20)이 제거되어 노출되어 있는 게이트전극(4)상에 연결선(60)을 형성하여 상기 P 및 N형 게이트전극(4A),(4B)을 연결시킨다. 이때 상기 연결선(60)은 상기 폴리실리콘으로된 게이트전극(4)상에만 성장되는 선택적 텅스텐으로 500-1500Å 정도의 두께로 형성하거나, 실리레이션 가능한 물질, 예를들어 Ti등을 전표면에 도포한 후, 열처리하여 게이트전극(4) 상부에 300-1000Å 정도 두께의 실리사이드층을 형성하고 나머지 부분을 습식식각방법, 예를들어 NH2OH/H2O2/H2O혼합용액으로 제거하는 자기정합적 실리사이드 방법으로 형성하거나, 전표면에 도전층을 형성한 후 사진 식각하여 형성할 수 있다.(제2e도 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자 및 그 제조방법은 서로 다른 도전형의 모스 전계효과 트랜지스터에 걸쳐 형성되는 이원 게이트에서, N 및 P형 웰영역에 걸쳐있는 게이트전극상에 산화장벽층 패턴을 중첩되게 형성하고, N 및 P형 웰영역에 각각 P 및 N형 소오스/드레인전극을 형성할 때 P 및 N형 소오스/드레인전극 이온주입 마스크를 사용하여 상기 게이트전극상의 산화장벽층의 일부를 제거하고, P 및 N형 게이트전극을 형성한 후, 상기 게이트전극상의 산화장벽층 패턴을 제외한 부분상에 소정 두께의 열산화막을 형성하고, 상기 게이트전극상의 남아 있는 산화장벽층 패턴을 제거하여 노출되는 게이트전극을 연결선으로 접촉시켜 P 및 N형 모스 전계효과 트랜지스터의 이원 폴리실리콘 게이트전극을 형성하였으므로, 이원 폴리실리콘 게이트전극을 접촉시키기 위한 별도의 접촉 면적이 필요하지 않아 소자와 고집적화가 유리하고, 공정이 간단하여 공정수율이 향상되는 이점이 있다.

Claims (7)

  1. 반도체기판의 일측에 형성되어 있는 P형 웰영역과, 상기 반도체기판의 타측에 형성되어 있는 N형 웰영역과, 상기 P 및 N형 웰영역의 경계부분에 형성되어 있는 소자분리절연막과, 상기 반도체기판상에 형성되어 있는 게이트산화막과, 상기 P 및 N형 웰영역에 걸쳐 게이트 산화막상에 양측이 연장되어 있는 게이트전극과, 상기 게이트전극 양측의 P 및 N형 웰영역상에 형성되어 있는 N 및 P형 확산영역과, 상기 P형 웰영역측의 게이트전극에 형성되어 N형 게이트전극과, 상기 N형 웰영역측의 게이트전극에 형성되어 있는 P형 게이트전극과, 상기 P 및 N형 게이트전극의 일측을 연결하는 연결선을 구비하는 반도체소자.
  2. 제1항에 있어서, 상기 연결선이 선택적 텅스텐 또는 Ti 실리사이드로 형성되어 있는 것을 특징으로 하는 반도체소자.
  3. 반도체기판상에 형성되어 있는 소자분리절연막에 의해 분리되어 있는 P 및 N형 웰영역상에 게이트산화막을 형성하는 공정과, 상기 게이트 산화막상에 양측 P 및 N형 웰영역상으로 연장되어 있는 게이트전극을 그 상측에 중첩되어 있는 산화장벽층과 함께 형성하는 공정과, 상기 게이트전극 일측의 산화장벽층을 제거하는 공정과, 상기 노출되어 있는 게이트전극의 일측단과 그 양측의 N형 웰영역에 P형 불순물을 이온주입하여 P형 게이트전극과 P형 확산영역을 형성하는 공정과, 상기 게이트전극 상부의 산화장벽층을 제거하는 공정과, 상기 노출되어 있는 게이트전극의 타측단 및 그 양측의 P형 웰영역에 N형 불순물로 N형 게이트전극과 N형 확산영역을 형성하는 공정과, 상기 게이트전극 상부의 산화장벽층을 제거하는 공정과, 상기 게이트전극상의 남아 있는 산화장벽층을 제외한 부분상에 소정 두께의 열산화막을 형성하는 공정과, 상기 게이트전극상의 남아 있는 산화장벽층을 제거하는 공정과, 상기 산화장벽층이 제거되어 노출되어 있는 게이트전극상에 연결선을 형성하여 상기 N 및 P형 게이트전극을 연결하는 공정을 구비하는 반도체소자의 제조방법.
  4. 제3항에 있어서, 상기 열산화막를 200-700Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제3항에 있어서, 상기 연결선을 선택적 텅스텐으로하여 500-1500Å 정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제3항에 있어서, 상기 연결선 제조방법을 Ti을 도포한 후 열처리하여 게이트전극 상부에 실리사이드층을 형성하고, 나머지 부분을 제거하는 자기정합적 실리사이드 방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제8항에 있어서, 상기 연결선의 실리사이드층을 300-1000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
KR1019940012822A 1994-06-08 1994-06-08 반도체소자 및 그 제조방법 KR0131722B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1019940012822A KR0131722B1 (ko) 1994-06-08 1994-06-08 반도체소자 및 그 제조방법
CN95106326A CN1049070C (zh) 1994-06-08 1995-06-08 半导体器件及其制造方法
JP7141733A JPH0883852A (ja) 1994-06-08 1995-06-08 半導体素子及びその製造方法
DE19521006A DE19521006C2 (de) 1994-06-08 1995-06-08 Halbleiterbauelement und Verfahren zu seiner Herstellung
GB9511673A GB2290167B (en) 1994-06-08 1995-06-08 Method for fabricating a semiconductor device
US08/773,174 US6261882B1 (en) 1994-06-08 1996-12-27 Method for fabricating a semiconductor device
US09/867,584 US6333527B2 (en) 1994-06-08 2001-05-31 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940012822A KR0131722B1 (ko) 1994-06-08 1994-06-08 반도체소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR960002557A KR960002557A (ko) 1996-01-26
KR0131722B1 true KR0131722B1 (ko) 1998-04-14

Family

ID=19384853

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940012822A KR0131722B1 (ko) 1994-06-08 1994-06-08 반도체소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR0131722B1 (ko)

Also Published As

Publication number Publication date
KR960002557A (ko) 1996-01-26

Similar Documents

Publication Publication Date Title
US5223451A (en) Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it
US5516717A (en) Method for manufacturing electrostatic discharge devices
JPH02250331A (ja) 半導体装置およびその製造方法
US6274914B1 (en) CMOS integrated circuits including source/drain plug
KR19990088569A (ko) 핫캐리어내성이개선될수있고,실리사이드층이고신뢰성으로형성될수있는반도체장치및그제조방법
US5567965A (en) High-voltage transistor with LDD regions
JPH01128568A (ja) 半導体装置
KR100232197B1 (ko) 반도체 소자의 제조 방법
JP3106757B2 (ja) Ｍｏｓ電界効果半導体装置の製造方法
KR0131722B1 (ko) 반도체소자 및 그 제조방법
KR100415191B1 (ko) 비대칭형 씨모스 트랜지스터의 제조 방법
JP3387782B2 (ja) 半導体装置
JP2993028B2 (ja) 高耐圧ｍｉｓトランジスタ
JPS6334619B2 (ko)
US20020113278A1 (en) Stacked semiconductor integrated circuit device and manufacturing method thereof
KR100224586B1 (ko) 씨모스 트랜지스터 형성방법
KR0140473B1 (ko) 반도체소자의 이층 도전배선과 그를 구비하는 반도체소자의 제조방법
JPH11220124A (ja) 半導体装置
JP2701828B2 (ja) 半導体装置及びその製造方法
JPH0410564A (ja) 半導体集積回路装置の製造方法
KR940003607B1 (ko) 반도체장치 및 그 제조방법
KR20020096393A (ko) 모스 트랜지스터의 제조방법
KR0135670B1 (ko) 반도체 소자의 제조방법
KR100362933B1 (ko) 모스전계효과트랜지스터및그제조방법
KR100205611B1 (ko) 반도체 장치 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121203

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20131202

Year of fee payment: 17

EXPY Expiration of term