KR100205611B1 - 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 CMOS 트랜지스터의 졍션 커패시턴스를 감소시켜 소자의 동작 속도를 고속화할 수 있는 반도체 장치 및 그의 제조 방법에 관한 것으로, 반도체 기판내의 p 웰 영역과 n 웰 영역이 정의된 반도체 기판상에 소자분리영역을 형성하여 n형 모오스 트랜지스터 영역과 p형 모오스 트랜지스터 영역을 격리시켜 주는 공정과, 상기 소자분리영역을 포함하여 상기 반도체 기판상에 제 1 절연막과 제 1 도전막을 순차적으로 형성하는 공정과, 상기 n형 모오스 트랜지스터 영역의 상기 제 1 도전막내에 n+형 불순물 이온을 주입하는 공정과, 상기 p형 모오스 트랜지스터 영역의 상기 제 1 도전막내에 p+형 불순물 이온을 주입하는 공정과, 상기 제 1 도전막상에 제 2 도전막과 제 2 절연막을 순차적으로 형성하는 공정과, 상기 n형 및 p형 모오스 트랜지스터 영역의 각각의 게이트 영역과 상기 n형과 p형 모오스 트랜지스터 영역이 서로 접하는 영역의 상기 제 2 절연막, 제 2 도전막, 제 1 도전막, 그리고 제 1 절연막을 순차적으로 식각하는 공정과, 상기 n형 및 p형 모오스 트랜지스터 영역의 각각의 게이트 영역을 포함하여 상기 제 2 절연막상에 제 3 도전막을 형성하는 공정과, 상기 n형 모오스 트랜지스터 영역의 상기 제 3 도전막내에 n+형 불순물 이온을 주입하는 공정과, 상기 p형 모오스 트랜지스터 영역의 상기 제 3 도전막내에 p+형 불순물 이온을 주입하는 공정과, 상기 제 3 도전막을 에치백하여 측벽 스페이서를 형성하는 공정과, 상기 측벽 스페이서 및 반도체 기판을 산화하여 상기 측벽 스페이서를 포함하여 상기 게이트 영역상에 게이트 절연막을 형성하는 공정과, 상기 반도체 기판의 게이트 영역에 채널 불순물 이온을 주입하는 공정과, 상기 게이트 영역의 게이트 절연막상에 각각 n형 및 p형 모오스 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 상기 제 2 절연막을 식각하여 n형 및 p형 모오스 트랜지스터의 소오스/드레인 전극용 콘택홀을 형성하는 공정과, 상기 콘택홀을 포함하여 상기 제 2 절연막상에 n형 및 p형 모오스 트랜지스터의 소오스/드레인 전극을 형성하는 공정을 포함한다. 이와 같은 방법에 의해서, CMOS 트랜지스터의 소오스/드레인 영역의 면적을 감소시킬 수 있고, 따라서, 졍션 커패시턴스를 감소시킬 수 있어 소자의 고속 동작 특성이 저하되는 문제점을 해결할 수 있다. 또한, 게이트 전극은 열공정이 모두 수행된 후 형성되기 때문에 메탈과 같은 도전율이 높은 물질을 게이트 전극으로 사용할 수 있다.

Description

반도체 장치 및 그의 제조 방법
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는, CMOS 트랜지스터(complementary MOS transistor)의 졍션 커패시턴스(junction capacitance)를 감소시켜 소자의 동작 속도를 고속화하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
최근, 모오스 트랜지스터는 장비 예를 들면, 포토 및 에칭 장치 등의 발달과 함께 채널의 길이(channel length)가 서브-마이크론(sub-micron)에서 서브-하프 마이크론(sub-half micron), 그리고 그 이하의 서브-쿼터 마이크론(sub-quarter micron)급까지 축소되고 있다.
도 1에는 종래 CMOS 트랜지스터의 구조가 개략적으로 도시되어 있다.
도 1을 참조하면, 종래 CMOS 트랜지스터는 반도체 기판(10)내에 p웰 영역(40) 및 n웰 영역(50)을 형성하고, 상기 반도체 기판(10)상에 LOCOS 또는 SEPOX 등의 공정으로 필드산화막(60)을 형성하여 n형 모오스 트랜지스터 영역(20)과 p형 모오스 트랜지스터 영역(30)을 격리시킨다.
다음, 상기 n형 모오스 트랜지스터 영역(20) 및 p형 모오스 트랜지스터 영역(30)의 소자가 형성되는 활성영역상에 이 기술 분야에서 잘 알려진 포토리소그라피(photolithography)공정으로 n형 및 p형 모오스 트랜지스터의 게이트 전극층(70, 80)을 각각 형성한다.
이어서, 상기 게이트 전극층(70, 80)의 하부의 p웰 영역(40) 및 n웰 영역(50)에 각각 n+ 불순물 이온과 p+ 불순물 이온을 주입하여 소오스/드레인 영역(90a, 100a, 100b, 90b)을 형성하여 CMOS 트랜지스터를 형성한다.
그러나, 이와 같은 CMOS 트랜지스터의 제조 방법에 의하면, 소자의 채널의 길이가 감축되는 것에 비해 소오스/드레인 영역의 폭은 줄어들지 않고 있다. 따라서, 졍션 커패시턴스의 증가로 인해 CMOS 트랜지스터의 고속 동작 특성이 저하되는 문제점이 발생된다.
또한, 소자의 고속 동작 특성을 위해 소오스/드레인 영역의 면적을 감소시키면, 도 2에 참조 번호 90b, 100b로 도시된 바와 같이 소오스/드레인 전극을 콘택시키기 위한 콘택 영역을 확보할 수 없는 문제점이 발생되게 된다.
뿐만 아니라, 종래에는 게이트 전극이 형성된 후, 열공정을 수행항 채널 이온 또는 소오스/드레인용 불순물 이온을 활성화시켰기 때문에 도전율이 높은 메탈과 같은 물질을 게이트 전극으로 사용할 수 없는 문제점이 있었다.
상술한 문제점을 해결하기 위해 제안된 본 발명은, CMOS 트랜지스터의 졍션 커패시턴스를 감소시켜 소자의 동작 속도를 고속화할 수 있는 반도체 장치 및 그의 제조 방법을 제공하는 데 그 목적이 있다.
도 1은 종래 반도체 장치의 구조를 개략적으로 보여주는 단면도;
도 2는 도 1에 도시된 종래 반도체 장치의 레이아웃;
도 3은 본 발명의 실시예에 따른 반도체 장치의 구조를 상세히 보여주는 단면도;
도 4는 도 3 본 발명의 실시예에 따른 반도체 장치의 레이아웃;
도 5A 내지 도 5J는 도 3 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 보여주는 공정도;
도면의 주요 부분에 대한 부호 설명
100 : 반도체 기판 110 : n형 트랜지스터 영역
120 : p형 트랜지스터 영역 130 : p 웰 영역
140 : n 웰 영역 150 : 필드산화막
160, 230 : 저온산화막 170, 240 : 폴리실리콘막
290 : 측벽 스페이서 320a, 320b : 소오스 영역
330a, 330b : 드레인 영역 300a, 300b : 게이트 절연막
340a, 340b : 게이트 전극 350a, 350b : 소오스 전극
360a, 360b : 드레인 전극
[구성]
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판내의 p 웰 영역과 n 웰 영역이 정의된 반도체 기판상에 소자분리영역을 형성하여 n형 모오스 트랜지스터 영역과 p형 모오스 트랜지스터 영역을 격리시켜 주는 공정과; 상기 소자분리영역을 포함하여 상기 반도체 기판상에 제 1 절연막과 제 1 도전막을 순차적으로 형성하는 공정과; 상기 n형 모오스 트랜지스터 영역의 상기 제 1 도전막내에 n+형 불순물 이온을 주입하는 공정과; 상기 p형 모오스 트랜지스터 영역의 상기 제 1 도전막내에 p+형 불순물 이온을 주입하는 공정과; 상기 제 1 도전막상에 제 2 도전막과 제 2 절연막을 순차적으로 형성하는 공정과; 상기 n형 및 p형 모오스 트랜지스터 영역의 각각의 게이트 영역과 상기 n형과 p형 모오스 트랜지스터 영역이 서로 접하는 영역의 상기 제 2 절연막, 제 2 도전막, 제 1 도전막, 그리고 제 1 절연막을 순차적으로 식각하는 공정과; 상기 n형 및 p형 모오스 트랜지스터 영역의 각각의 게이트 영역을 포함하여 상기 제 2 절연막상에 제 3 도전막을 형성하는 공정과; 상기 n형 모오스 트랜지스터 영역의 상기 제 3 도전막내에 n+형 불순물 이온을 주입하는 공정과; 상기 p형 모오스 트랜지스터 영역의 상기 제 3 도전막내에 p+형 불순물 이온을 주입하는 공정과; 상기 제 3 도전막을 에치백하여 측벽 스페이서를 형성하는 공정과; 상기 측벽 스페이서 및 반도체 기판을 산화하여 상기 측벽 스페이서를 포함하여 상기 게이트 영역상에 게이트 절연막을 형성하는 공정과; 상기 반도체 기판의 게이트 영역에 채널 불순물 이온을 주입하는 공정과; 상기 게이트 영역의 게이트 절연막상에 각각 n형 및 p형 모오스 트랜지스터의 게이트 전극을 형성하는 공정과; 상기 게이트 전극 양측의 상기 제 2 절연막을 식각하여 n형 및 p형 모오스 트랜지스터의 소오스/드레인 전극용 콘택홀을 형성하는 공정과; 상기 콘택홀을 포함하여 상기 제 2 절연막상에 n형 및 p형 모오스 트랜지스터의 소오스/드레인 전극을 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전막 및 제 3 도전막은 폴리실리콘막이다.
이 방법의 바람직한 실시예에 상기 제 2 도전막은 실리사이드막이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 절연막은 저온산화막이다.
이 방법의 바람직한 실시예에 있어서, 상기 게이트 전극은 메탈과 폴리실리콘막 중, 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 절연막은 500 - 1000Å 범위내에서 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전막은 3000 - 4000Å 범위내에서 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 n형 및 p형 모오스 트랜지스터의 각각의 소오스/드레인 영역은 상기 측벽 스페이서를 산화하는 공정에 의해 상기 측벽 스페이서내에 도핑된 불순물이 확산되어 형성된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치는, 반도체 기판내의 p웰 영역과 n웰 영역이 정의된 반도체 기판상에 형성되어 n형 모오스 트랜지스터 영역과 p형 모오스 트랜지스터 영역을 격리시켜 주는 소자분리영역과; 상기 n형 모오스 트랜지스터 영역의 일측 소자분리영역상에 형성되어 있되, 상기 n형 모오스 트랜지스터 영역의 활성영역 중, 상기 일측 소자분리영역과 인접한 부분의 활성영역과 소정의 폭으로 오버랩되어 형성된 n형 모오스 트랜지스터용 소오스 전극층과; 상기 n형 모오스 트랜지스터 영역의 타측 소자분리영역상에 형성되어 있되, 상기 n형 모오스 트랜지스터 영역의 활성영역 중, 상기 타측 소자분리영역과 인접한 부분의 활성영역과 소정의 폭으로 오버랩되어 상기 n형 모오스 트랜지스터용 소오스 전극층과의 사이의 게이트 전극 영역이 소정의 폭으로 노출되도록 형성된 n형 모오스 트랜지스터용 드레인 전극층과; 상기 p형 모오스 트랜지스터 영역의 일측 소자분리영역상에 형성되어 있되, 상기 p형 모오스 트랜지스터 영역의 활성영역 중, 상기 일측 소자분리영역과 인접한 부분의 활성영역과 소정의 폭으로 오버랩되어 형성된 p형 모오스 트랜지스터용 소오스 전극층과; 상기 p형 모오스 트랜지스터 영역의 타측 소자분리영역상에 형성되어 있되, 상기 p형 모오스 트랜지스터 영역의 활성영역 중, 상기 타측 소자분리영역과 인접한 부분의 활성영역과 소정의 폭으로 오버랩되어 상기 p형 모오스 트랜지스터용 소오스 전극층과의 사이의 게이트 전극 영역이 소정의 폭으로 노출되도록 형성된 p형 모오스 트랜지스터용 드레인 전극층과; 상기 n형 모오스 트랜지스터용 소오스/드레인 전극층 및 상기 p형 모오스 트랜지스터용 소오스/드레인 전극층의 양측벽에 각각 형성된 측벽 스페이서와; 상기 n형 및 p형 모오스 트랜지스터 영역의 게이트 전극 영역을 포함하여 상기 측벽 스페이서상에 형성된 게이트 절연막과; 상기 n형 및 p형 모오스 트랜지스터 영역의 게이트 전극 영역의 상기 게이트 절연막상에 각각 형성된 n형 및 p형 모오스 트랜지스터용 게이트 전극과; 상기 p웰 영역내에 형성되어 있되, 상기 n형 모오스 트랜지스터용 소오스 전극층의 일 측벽 스페이서와 전기적으로 접속되도록 형성된 n형 모오스 트랜지스터용 소오스 영역과; 상기 p웰 영역내에 형성되어 있되, 상기 n형 모오스 트랜지스터용 드레인 전극층의 일 측벽 스페이서와 전기적으로 접속되도록 형성된 n형 모오스 트랜지스터용 드레인 영역과; 상기 n웰 영역내에 형성되어 있되, 상기 p형 모오스 트랜지스터용 소오스 전극층의 일 측벽 스페이서와 전기적으로 접속되도록 형성된 p형 모오스 트랜지스터용 소오스 영역과; 상기 n웰 영역내에 형성되어 있되, 상기 p형 모오스 트랜지스터용 드레인 전극층의 일 측벽 스페이서와 전기적으로 접속되도록 형성된 p형 모오스 트랜지스터용 드레인 영역을 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 n형 및 p형 모오스 트랜지스터용 소오스/드레인 전극층은 제 1 절연막, 제 1 도전막, 제 2 도전막, 그리고 제 2 절연막이 순차적으로 적층된다.
이 장치의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 절연막은 저온 산화막이고, 상기 제 1 및 제 2 도전막은 각각 폴리실리콘막과 실리사이드막이다.
이 장치의 바람직한 실시예에 있어서, 상기 제 1 절연막은 500 - 1000Å 범위내에서 형성된다.
이 장치의 바람직한 실시예에 있어서, 상기 제 1 도전막은 3000 - 4000Å 범위내에서 형성된다.
이 장치의 바람직한 실시예에 있어서, 상기 게이트 전극은 메탈과 폴리실리콘막 중, 어느 하나로 형성된다.
이 장치의 바람직한 실시예에 있어서, 상기 측벽 스페이서는 불순물이 도핑된 폴리실리콘막이다.
[작용]
이와 같은 장치 및 방법에 의해서, CMOS 트랜지스터의 소오스/드레인 영역의 면적을 감소시킬 수 있고, 따라서, 졍션 커패시턴스를 감소시킬 수 있어 소자의 고속 동작 특성이 저하되는 문제점을 해결할 수 있다.
또한, 게이트 전극은 열공정이 모두 수행된 후 형성되기 때문에 메탈과 같은 도전율이 높은 물질을 게이트 전극으로 사용할 수 있다.
[실시예]
이하, 본 발명의 실시예를 첨부 도면 도 3 및 도 4, 그리고 도 5A 내지 도 5J에 의거해서 상세히 설명한다.
도 3 내지 도 5에 있어서, 도 1 내지 도 2에 도시된 종래 반도체 장치의 구성 요소와 동일한 기능을 수행하는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 3에는 본 발명의 실시예에 따른 반도체 장치의 단면 구조가 개략적으로 도시되어 있다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치는, 반도체 기판(100)내의 p웰 영역(130)과 n웰 영역(140)이 정의된 반도체 기판(100)상에 형성되어 n형 모오스 트랜지스터 영역(110)과 p형 모오스 트랜지스터 영역(120)을 격리시켜 주는 소자분리영역(150)과, 상기 n형 모오스 트랜지스터 영역(110)의 일측 소자분리영역상에 형성되어 있되, 상기 n형 모오스 트랜지스터 영역(110)의 활성영역 중, 상기 일측 소자분리영역과 인접한 부분의 활성영역과 소정의 폭으로 오버랩되어 형성된 n형 모오스 트랜지스터용 소오스 전극층과, 상기 n형 모오스 트랜지스터 영역(110)의 타측 소자분리영역상에 형성되어 있되, 상기 n형 모오스 트랜지스터 영역(110)의 활성영역 중, 상기 타측 소자분리영역과 인접한 부분의 활성영역과 소정의 폭으로 오버랩되어 상기 n형 모오스 트랜지스터용 소오스 전극층과의 사이의 게이트 전극 영역(245a)이 소정의 폭으로 노출되도록 형성된 n형 모오스 트랜지스터용 드레인 전극층과, 상기 p형 모오스 트랜지스터 영역(120)의 일측 소자분리영역상에 형성되어 있되, 상기 p형 모오스 트랜지스터 영역(110)의 활성영역 중, 상기 일측 소자분리영역과 인접한 부분의 활성영역과 소정의 폭으로 오버랩되어 형성된 p형 모오스 트랜지스터용 소오스 전극층과, 상기 p형 모오스 트랜지스터 영역(120)의 타측 소자분리영역상에 형성되어 있되, 상기 p형 모오스 트랜지스터 영역(120)의 활성영역 중, 상기 타측 소자분리영역과 인접한 부분의 활성영역과 소정의 폭으로 오버랩되어 상기 p형 모오스 트랜지스터용 소오스 전극층과의 사이의 게이트 전극 영역(245b)이 소정의 폭으로 노출되도록 형성된 p형 모오스 트랜지스터용 드레인 전극층과, 상기 n형 모오스 트랜지스터용 소오스/드레인 전극층 및 상기 p형 모오스 트랜지스터용 소오스/드레인 전극층의 양측벽에 각각 형성된 측벽 스페이서(290)와, 상기 n형 및 p형 모오스 트랜지스터 영역(110, 120)의 게이트 전극 영역(245a, 245b)을 포함하여 상기 측벽 스페이서(290)상에 형성된 게이트 절연막(300a, 300b)과, 상기 n형 및 p형 모오스 트랜지스터 영역(110, 120)의 게이트 전극 영역(245a, 245b)의 상기 게이트 절연막(300a, 300b)상에 각각 형성된 n형 및 p형 모오스 트랜지스터용 게이트 전극(340a, 340b)과, 상기 p웰 영역(130)내에 형성되어 있되, 상기 n형 모오스 트랜지스터용 소오스 전극층의 일 측벽 스페이서와 전기적으로 접속되도록 형성된 n형 모오스 트랜지스터용 소오스 영역(320a)과, 상기 p웰 영역(130)내에 형성되어 있되, 상기 n형 모오스 트랜지스터용 드레인 전극층의 일 측벽 스페이서와 전기적으로 접속되도록 형성된 n형 모오스 트랜지스터용 드레인 영역(330a)과, 상기 n웰 영역(140)내에 형성되어 있되, 상기 p형 모오스 트랜지스터용 소오스 전극층의 일 측벽 스페이서와 전기적으로 접속되도록 형성된 p형 모오스 트랜지스터용 소오스 영역(320b)과, 상기 n웰 영역(140)내에 형성되어 있되, 상기 p형 모오스 트랜지스터용 드레인 전극층의 일 측벽 스페이서와 전기적으로 접속되도록 형성된 p형 모오스 트랜지스터용 드레인 영역(330b)을 포함하는 구조를 갖는다.
이때, 상기 소오스/드레인 전극층은 제 1 저온 산화막(160), 폴리실리콘막(170), 실리사이드막(220), 그리고 제 2 저온 산화막(230)이 순차적으로 적층된 구조를 갖고, 상기 제 1 저온 산화막(160)과 제 1 도전막(170)은 각각 500 - 1000Å, 3000 - 4000Å 범위내에서 형성된다. 그리고, 상기 게이트 전극(240a, 340b)은 메탈과 폴리실리콘막 중, 어느 하나로 형성되며, 상기 측벽 스페이서(290)는 불순물이 도핑된 폴리실리콘막으로 형성된다.
도 5A 내지 도 5J를 참조하면, 상술한 바와 같은 반도체 장치의 제조 방법은 다음과 같다.
도 5A 내지 도 5J에는 본 발명의 실시예에 따른 반도체 장치의 제조 방법이 순차적으로 도시되어 있다.
먼저, 도 5A를 참조하면, 반도체 기판(100)내의 p 웰 영역(130)과 n 웰 영역(140)을 정의하고, 이어 상기 반도체 기판(100)상에 소자분리영역(150)을 형성하여 n형 모오스 트랜지스터 영역(110)과 p형 모오스 트랜지스터 영역(120)을 분리시켜 준다.
다음, 상기 소자분리영역(150)을 포함하여 상기 반도체 기판(100)상에 제 1 저온 산화막(160)을 약 500 - 1000Å 범위내에서 형성한 후, 상기 제 1 저온 산화막(160)상에 불순물이 도핑되지 않은 제 1 폴리실리콘막(170)을 약 3000 - 4000Å 범위내로 형성한다.
이어서, 도 5B에 있어서, 상기 p형 모오스 트랜지스터 영역(120)을 제 1 포토레지스트 패턴(180)으로 마스킹하고, 상기 n형 모오스 트랜지스터 영역(110)의 상기 제 1 폴리실리콘막(170)내에 n+형 불순물 이온(190)을 주입한다.
마찬가지로, 이번에는 도 5C에 도시된 바와 같이, 상기 n형 모오스 트랜지스터 영역(110)을 제 2 포토레지스트 패턴(200)으로 마스킹한 후, 상기 p형 모오스 트랜지스터 영역(120)의 상기 제 1 폴리실리콘막(170)내에 p+형 불순물 이온(210)을 주입한다.
그리고, 도 5D를 참조하면, 상기 제 1 폴리실리콘막(170)의 실리사이데이션(silicidation)공정을 수행하여 제 1 폴리실리콘막(170)상에 실리사이드막(220)을 형성하고, 상기 실리사이드막(220)상에 제 2 저온 산화막(230)을 형성한다.
다음, 도 5E에 있어서, 상기 n형 및 p형 모오스 트랜지스터 영역(110, 120)의 각각의 게이트 영역(245a, 245b)과 상기 n형과 p형 모오스 트랜지스터 영역(110, 120)이 서로 접하는 영역의 상기 제 2 저온 산화막(230), 실리사이드막(220), 제 1 폴리실리콘막(170), 그리고 제 1 저온산화막(160)을 순차적으로 식각하여 n형 및 p형 모오스 트랜지스터의 소오스/드레인 전극층을 패터닝한다.
이어, 상기 n형 및 p형 모오스 트랜지스터 영역(110, 120)의 게이트 영역(245a, 245b)을 포함하여 상기 제 2 저온 산화막(230)상에 불순물이 도핑되지 않은 제 2 폴리실리콘막(240)을 형성한 후, 상기 p형 모오스 트랜지스터 영역(120)을 제 3 포토레지스트 패턴(250)으로 마스킹하고, 상기 n형 모오스 트랜지스터 영역(110)의 상기 제 2 폴리실리콘막(240)내에 n+형 불순물 이온(260)을 주입한다.
마찬가지로, 이번에는 도 5F에 도시된 바와 같이, 상기 n형 모오스 트랜지스터 영역(110)을 제 4 포토레지스트 패턴(270)으로 마스킹한 후, 상기 p형 모오스 트랜지스터 영역(120)의 상기 제 2 폴리실리콘막(240)내에 p+형 불순물 이온(280)을 주입한다.
그리고, 도 5G를 참조하면, 상기 제 2 폴리실리콘막(240)을 전면적으로 에치백하여 상기 n형 및 p형 모오스 트랜지스터의 소오스/드레인 전극층의 양측벽에 측벽 스페이서(290)를 형성한다.
다음, 상기 반도체 기판(100)의 게이트 전극 영역(245a, 245b) 및 상기 측벽 스페이서(290)를 산화(oxidation)하여 도 5H에 도시된 바와 같이, 상기 측벽 스페이서(290) 및 상기 게이트 영역(245a, 245b)상에 게이트 절연막(300a, 300b)을 형성하고, 이어서, 상기 반도체 기판(100)의 게이트 영역(245a, 245b)에 채널 불순물 이온(310)을 주입한다.
이때, 상기 반도체 기판(100)의 p웰 영역(130) 및 n웰 영역(140)에는 상기 산화 공정에 의해 상기 측벽 스페이서(290)내의 도핑된 불순물 이온이 확산되면서 각각 n+형의 소오스/드레인 영역(320a, 330a)과 p+형의 소오스/드레인 영역(330b, 320b)이 형성된다.
이어서, 상기 게이트 영역(245a, 245b)의 게이트 절연막(300a, 300b)상에 도 5I에 도시된 바와 같이 각각 n형 및 p형 모오스 트랜지스터의 게이트 전극(340a, 340b)을 형성한다.
여기에서, 상기 게이트 전극(340a, 340b)은 폴리실리콘막과 메탈 중, 어느 하나로 형성되는데, 이는 게이트 전극(340a, 340b)이 상기 소오스/드레인 영역(320a, 330a, 330b, 320b)을 활성화시키기 위한 열공정 이후에 형성되기 때문이다.
마지막으로, 상기 게이트 전극(340a, 340b)양측의 소오스/드레인 전극층의 최상부에 형성되어 있는 상기 제 2 저온 산화막(230)을 식각하여 n형 및 p형 모오스 트랜지스터의 소오스/드레인 전극용 콘택홀을 형성하고, 상기 콘택홀을 포함하여 도 5J에 도시된 바와 같이 상기 제 2 저온 산화막(230)상에 n형 및 p형 모오스 트랜지스터의 소오스/드레인 전극(350a, 360a, 360b, 350b)을 형성한다.
상술한 바와 같은 CMOS 트랜지스터 장치 및 제조 방법에 의해서, CMOS 트랜지스터의 소오스/드레인 영역의 면적을 감소시킬 수 있고, 따라서, 졍션 커패시턴스를 감소시킬 수 있어 소자의 고속 동작 특성이 저하되는 문제점을 해결할 수 있다.
또한, 게이트 전극은 열공정이 모두 수행된 후 형성되기 때문에 메탈과 같은 도전율이 높은 물질을 게이트 전극으로 사용할 수 있다.

Claims (15)

  1. 반도체 기판(100)내의 p 웰 영역(130)과 n 웰 영역(140)이 정의된 반도체 기판(100)상에 소자분리영역(150)을 형성하여 n형 모오스 트랜지스터 영역(110)과 p형 모오스 트랜지스터 영역(120)을 격리시켜 주는 공정과; 상기 소자분리영역(150)을 포함하여 상기 반도체 기판(100)상에 제 1 절연막(160)과 제 1 도전막(170)을 순차적으로 형성하는 공정과; 상기 n형 모오스 트랜지스터 영역(110)의 상기 제 1 도전막(170)내에 n+형 불순물 이온(190)을 주입하는 공정과; 상기 p형 모오스 트랜지스터 영역(120)의 상기 제 1 도전막(170)내에 p+형 불순물 이온(210)을 주입하는 공정과; 상기 제 1 도전막(170)상에 제 2 도전막(220)과 제 2 절연막(230)을 순차적으로 형성하는 공정과; 상기 n형 및 p형 모오스 트랜지스터 영역(110, 120)의 각각의 게이트 영역(245a, 245b)과 상기 n형과 p형 모오스 트랜지스터 영역(110, 120)이 서로 접하는 영역의 상기 제 2 절연막(230), 제 2 도전막(220), 제 1 도전막(170), 그리고 제 1 절연막(160)을 순차적으로 식각하는 공정과; 상기 n형 및 p형 모오스 트랜지스터 영역(110, 120)의 각각의 게이트 영역(245a, 245b)을 포함하여 상기 제 2 절연막(230)상에 제 3 도전막(240)을 형성하는 공정과; 상기 n형 모오스 트랜지스터 영역(110)의 상기 제 3 도전막(240)내에 n+형 불순물 이온(260)을 주입하는 공정과; 상기 p형 모오스 트랜지스터 영역(120)의 상기 제 3 도전막(240)내에 p+형 불순물 이온(280)을 주입하는 공정과; 상기 제 3 도전막(240)을 에치백하여 측벽 스페이서(290)를 형성하는 공정과; 상기 측벽 스페이서(290) 및 반도체 기판(100)을 산화하여 상기 측벽 스페이서(290)를 포함하여 상기 게이트 영역(245a, 245b)상에 게이트 절연막(300a, 300b)을 형성하는 공정과; 상기 반도체 기판(100)의 게이트 영역(245a, 245b)에 채널 불순물 이온(310)을 주입하는 공정과; 상기 게이트 영역(245a, 245b)의 게이트 절연막(300a, 300b)상에 각각 n형 및 p형 모오스 트랜지스터의 게이트 전극(340a, 340b)을 형성하는 공정과; 상기 게이트 전극(340a, 340b)양측의 상기 제 2 절연막(230)을 식각하여 n형 및 p형 모오스 트랜지스터의 소오스/드레인 전극용 콘택홀을 형성하는 공정과;
    상기 콘택홀을 포함하여 상기 제 2 절연막(230)상에 n형 및 p형 모오스 트랜지스터의 소오스/드레인 전극(350a, 360a, 360b, 350b)을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 도전막(170) 및 제 3 도전막(240)은 폴리실리콘막인 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 제 2 도전막(220)은 실리사이드막인 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 절연막(160, 230)은 저온산화막인 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 게이트 전극(340a, 340b)은 메탈과 폴리실리콘막 중, 어느 하나인 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서, 상기 제 1 절연막(160)은 500 - 1000Å 범위내에서 형성되는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서, 상기 제 1 도전막(170)은 3000 - 4000Å 범위내에서 형성되는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서, 상기 반도체 장치의 n형 및 p형 모오스 트랜지스터의 각각의 소오스/드레인 영역은 상기 측벽 스페이서(290)를 산화하는 공정에 의해 상기 측벽 스페이서(290)내에 도핑된 불순물이 확산되어 형성되는 반도체 장치의 제조 방법.
  9. 반도체 기판(100)내의 p웰 영역(130)과 n웰 영역(140)이 정의된 반도체 기판(100)상에 형성되어 n형 모오스 트랜지스터 영역(110)과 p형 모오스 트랜지스터 영역(120)을 격리시켜 주는 소자분리영역(150)과; 상기 n형 모오스 트랜지스터 영역(110)의 일측 소자분리영역상에 형성되어 있되, 상기 n형 모오스 트랜지스터 영역(110)의 활성영역 중, 상기 일측 소자분리영역과 인접한 부분의 활성영역과 소정의 폭으로 오버랩되어 형성된 n형 모오스 트랜지스터용 소오스 전극층과; 상기 n형 모오스 트랜지스터 영역(110)의 타측 소자분리영역상에 형성되어 있되, 상기 n형 모오스 트랜지스터 영역(110)의 활성영역 중, 상기 타측 소자분리영역과 인접한 부분의 활성영역과 소정의 폭으로 오버랩되어 상기 n형 모오스 트랜지스터용 소오스 전극층과의 사이의 게이트 전극 영역(245a)이 소정의 폭으로 노출되도록 형성된 n형 모오스 트랜지스터용 드레인 전극층과;
    상기 p형 모오스 트랜지스터 영역(120)의 일측 소자분리영역상에 형성되어 있되, 상기 p형 모오스 트랜지스터 영역(110)의 활성영역 중, 상기 일측 소자분리영역과 인접한 부분의 활성영역과 소정의 폭으로 오버랩되어 형성된 p형 모오스 트랜지스터용 소오스 전극층과; 상기 p형 모오스 트랜지스터 영역(120)의 타측 소자분리영역상에 형성되어 있되, 상기 p형 모오스 트랜지스터 영역(120)의 활성영역 중, 상기 타측 소자분리영역과 인접한 부분의 활성영역과 소정의 폭으로 오버랩되어 상기 p형 모오스 트랜지스터용 소오스 전극층과의 사이의 게이트 전극 영역(245b)이 소정의 폭으로 노출되도록 형성된 p형 모오스 트랜지스터용 드레인 전극층과; 상기 n형 모오스 트랜지스터용 소오스/드레인 전극층 및 상기 p형 모오스 트랜지스터용 소오스/드레인 전극층의 양측벽에 각각 형성된 측벽 스페이서(290)와; 상기 n형 및 p형 모오스 트랜지스터 영역(110, 120)의 게이트 전극 영역(245a, 245b)을 포함하여 상기 측벽 스페이서(290)상에 형성된 게이트 절연막(300a, 300b)과; 상기 n형 및 p형 모오스 트랜지스터 영역(110, 120)의 게이트 전극 영역(245a, 245b)의 상기 게이트 절연막(300a, 300b)상에 각각 형성된 n형 및 p형 모오스 트랜지스터용 게이트 전극(340a, 340b)과; 상기 p웰 영역(130)내에 형성되어 있되, 상기 n형 모오스 트랜지스터용 소오스 전극층의 일 측벽 스페이서와 전기적으로 접속되도록 형성된 n형 모오스 트랜지스터용 소오스 영역(320a)과; 상기 p웰 영역(130)내에 형성되어 있되, 상기 n형 모오스 트랜지스터용 드레인 전극층의 일 측벽 스페이서와 전기적으로 접속되도록 형성된 n형 모오스 트랜지스터용 드레인 영역(330a)과; 상기 n웰 영역(140)내에 형성되어 있되, 상기 p형 모오스 트랜지스터용 소오스 전극층의 일 측벽 스페이서와 전기적으로 접속되도록 형성된 p형 모오스 트랜지스터용 소오스 영역(320b)과; 상기 n웰 영역(140)내에 형성되어 있되, 상기 p형 모오스 트랜지스터용 드레인 전극층의 일 측벽 스페이서와 전기적으로 접속되도록 형성된 p형 모오스 트랜지스터용 드레인 영역(330b)을 포함하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 n형 및 p형 모오스 트랜지스터용 소오스/드레인 전극층은 제 1 절연막(160), 제 1 도전막(170), 제 2 도전막(220), 그리고 제 2 절연막(230)이 순차적으로 적층된 반도체 장치.
  11. 제 10 항에 있어서, 상기 제 1 및 제 2 절연막(160, 230)은 저온 산화막이고, 상기 제 1 및 제 2 도전막(170, 220)은 각각 폴리실리콘막과 실리사이드막인 반도체 장치.
  12. 제 10 항에 있어서, 상기 제 1 절연막(160)은 500 - 1000Å 범위내에서 형성되는 반도체 장치.
  13. 제 10 항에 있어서, 상기 제 1 도전막(170)은 3000 - 4000Å 범위내에서 형성되는 반도체 장치.
  14. 제 9 항에 있어서, 상기 게이트 전극(240a, 340b)은 메탈과 폴리실리콘막 중, 어느 하나로 형성되는 반도체 장치.
  15. 제 9 항에 있어서, 상기 측벽 스페이서(290)는 불순물이 도핑된 폴리실리콘막인 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4546535A (en) * 1983-12-12 1985-10-15 International Business Machines Corporation Method of making submicron FET structure
US4764481A (en) * 1987-08-24 1988-08-16 Delco Electronics Corporation Grown side-wall silicided source/drain self-align CMOS fabrication process
JPH0574806A (ja) * 1991-09-13 1993-03-26 Hitachi Ltd 半導体装置及びその製造方法
US5196357A (en) * 1991-11-18 1993-03-23 Vlsi Technology, Inc. Method of making extended polysilicon self-aligned gate overlapped lightly doped drain structure for submicron transistor
KR0171732B1 (ko) * 1993-11-26 1999-03-30 김주용 모스 트랜지스터 및 그 제조방법
US5545579A (en) * 1995-04-04 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of fabricating a sub-quarter micrometer channel field effect transistor having elevated source/drain areas and lightly doped drains
US5696016A (en) * 1996-11-15 1997-12-09 Mosel Vitelic Inc. Process for manufacturing a CMOSFET intergrated circuit

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