KR100268943B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체소자의 제조방법에 관한 것으로 특히, 하나의 기판에 디램소자와 로직소자를 구성할 때 각 소자의 특성을 최적화하기에 적당한 반도체소자의 제조방법에 관한 것이다. 이와 같은 반도체소자의 제조방법은 반도체기판을 준비하는 단계, 상기 반도체기판을 디램부와 로직부로 정의한 다음 상기 디램부의 상기 반도체기판에 제 1게이트 절연막, 제 1도전형 폴리실리콘층, 폴리사이드 및 캡 게이트 절연막을 차례로 형성하는 단계, 상기 로직부로 정의된 상기 반도체기판상에 제 2게이트 절연막, 언도프드 폴리실리콘층 및 제 2캡 게이트 절연막을 형성하는 단계, 상기 로직부를 엔모스 및 피모스영역으로 정의하여 상기 엔모스영역의 상기 언도프드 폴리실리콘층에는 n형 불순물 이온을 주입하여 n형 도프트 폴리실리콘층을 형성하고, 상기 피모스영역의 상기 언도프드 폴리실리콘층에는 p형 불순물 이온을 주입하여 p형 도프트 폴리실리콘층을 형성하는 단계, 상기 디램부의 상기 캡 게이트 절연막, 폴리사이드, 제 1도전형 폴리실리콘층 및 제 1게이트 절연막과 상기 로직부의 상기 제 2캡 게이트 절연막, n, p 도프트 폴리실리콘층 및 제 2게이트 절연막을 선택적으로 패터닝하여 소정간격을 갖는 게이트 전극들을 형성하는 단계, 상기 디램부 및 로직부의 제 1, 제 2캡 게이트 절연막을 제거하는 단계, 상기 게이트 전극들의 측면에 측벽 스페이서를 형성하는 단계, 그리고, 상기 로직부의 상기 게이트 전극의 상측면 및 상기반도체기판에 실리사이드를 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로 특히, 하나의 기판에 디램소자와 로직소자를 구성할 때 각 소자의 특성을 최적화하기에 적당한 반도체소자의 제조방법에 관한 것이다.
일반적으로 임베디드(embeded) 디램이나, 서로 다른 동작 전압을 갖는 반도체 소자는 서로 다른 두께를 갖는 산화막을 형성할 필요가 있다.
즉, 디램과 로직 디바이스가 반도체 소자의 집적화에 따라 급격한 속도로 각기 발전하고 있으며, 또한 디램과 로직이 결합되는 임베디드 디램이 출현하고 있고, 이러한 추세는 향후 지속될 전망인데 디램의 메모리 셀 영역, 코아(core) 및 페리(peripheral) 영역과 로직 디바이스의 입출력영역을 제외한 영역, 로직의 입출력 버퍼 및 디램과 로직의 ESD(Electro Static Discharge) 영역등 다른 동작 전압을 갖는 영역에는 다른 두께의 산화막을 형성하여야 한다. 또한, 디램부에는 살리사이드(salicide : self aligned silicide) 공정을 실시하지 않고, 로직부에서는 살리사이드 공정이 실시된다는 점도 다른 점이다.
이하에서, 첨부된 도면을 참조하여 종래 반도체소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1h는 종래 반도체소자의 제조공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 디램부(A) 및 로직부(B)로 정의된 반도체 기판(1)에 서로 다른 두께의 제 1, 제 2게이트 산화막(2)(3)을 형성한다. 이때, 상기 디램부(A)의 제 1게이트 산화막(2)의 두께를 두껍게 형성한다.
도 1b에 나타낸 바와 같이, 상기 제 1, 제 2게이트 산화막(2)(3)상에 언도프드 폴리실리콘층(4)을 형성한다.
도 1c에 나타낸 바와 같이, 상기 디램부(A) 및 로직부(B)의 언도프드 폴리실리콘층(4)에 n형 및 p형 불순물 이온을 주입한다. 이때, 디램부(A)에서는 공정 코스트를 줄이기 위하여 일반적으로 n형 불순물 이온을 주입하여 n형 폴리실리콘층(4a)으로 형성하고, 로직부(B)에서는 소자성능을 유지하기 위하여 엔모스 영역에는 n형 불순물 이온을 주입하여 n형 폴리실리콘층(4a)을 형성하지만, 피모스영역에는 p형 불순물 이온을 주입하여 p형 폴리실리콘층(4b)을 형성한다.
도 1d에 나타낸 바와 같이, 상기 n, p형 폴리실리콘층(4a)(4b)상에 TiN층(5), 폴리사이드(6) 및 질화막(7)을 차례로 형성한다.
도 1e에 나타낸 바와 같이, 상기 질화막(7)상에 감광막(PR)을 도포한 다음 노광 및 현상공정으로 게이트 전극 영역을 정의하여 게이트 전극 영역에만 남도록 상기 감광막(PR)을 패터닝한다. 이어서, 패터닝된 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 질화막(7), 폴리사이드(6), TiN층(5), n, p형 폴리실리콘층(4a)(4b), 제 1 및 제 2게이트 산화막(2)(3)을 선택적으로 제거하여 디램부(A) 및 로직부(B)에 소정간격으로 n, p형 게이트 전극(8)(9)을 형성한다. 이때, 상기 디램부(A)에는 n형 게이트 전극(8)이 형성되고, 상기 로직부(B)에는 n형 및 p형 게이트 전극(8)(9)이 형성된다.
도 1f에 나타낸 바와 같이, 상기 디램부(A) 및 로직부(B)의 상기 폴리사이드(6), TiN층(5) 및 n, p형 게이트 전극(8)(9)의 측면을 산화시켜 측면 산화막(10)을 형성한 다음, 저농도 불순물 이온을 주입하여 상기 게이트 전극(8)(9)들의 측면 하부의 반도체기판(1)에 LDD영역(11)을 형성한다.
도 1g에 나타낸 바와 같이, 상기 게이트 전극(8)(9)을 포함한 상기 기판 전면에 산화막을 형성한 다음 에치백하여 상기 질화막(7), 폴리사이드(6), TiN(5), 게이트 전극(8)(9) 및 제 1, 제 2게이트 산화막(2)(3)의 측면에 측벽 스페이서(12)를형성한다. 이어서, 고농도 불순물 이온을 주입하여 상기 게이트 전극(8)(9) 및 측벽 스페이서(12)의 측면 하부의 반도체기판(1)에 소오스/드레인영역(13)을 형성한다.
도 1h에 나타낸 바와 같이, 상기 디램부(A)의 상기 게이트 전극(8) 및 측벽 스페이서(12)를 포함한 기판 전면에 절연막(14)을 형성한 다음 상기 로직부(B)의 상기 반도체기판(1)상에 고융점금속을 형성한 후 열처리하여 실리사이드(15)를 형성한다.
종래 반도체소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 일반적으로 디램부에서는 게이트 전극을 형성할 폴리실리콘층이 인-시투(in-situ) 공정을 이용한 도프트 폴리실리콘층으로 형성되지만, 종래 반도체소자의 경우에 있어서는 언도프드 폴리실리콘층인 상태에서 도핑공정을 따로 실시하여야 하고, 게이트 전극형성공정에서도 게이트 전극 상측으로 곧바로 폴리사이드가 형성되는 것이 아닌 불필요한 베리어 메탈인 TiN층이 형성되므로 디램소자의 특성이 저하되는 문제점이 있었다.
둘째, 로직부에서도 듀얼 폴리실리콘/실리사이드 구조가 듀얼 폴리실리콘/베리어 메탈/폴리사이드 구조로 형성되는 등 전반적으로 로직부의 특성을 저하시켜 신뢰도 높은 반도체소자를 제공하기 어려운 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 반도체소자 제조방법의 문제점을 해결하기 위하여 안출한 것으로 디램부와 로직부에 게이트 전극을 형성할 때 각각의 공정을 따로 진행시켜 각 부분에서 최적화한 게이트 전극을 제공하므로 신뢰도를 향상시킬수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1h도는 종래 반도체소자의 제조공정 단면도.
제2a도 내지 제2h도는 본 발명 반도체소자의 제조공정 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
21 : 반도체기판 22 : 제 1게이트 절연막
23a, 30a : 제 1도전형 게이트 전극
24 : 폴리사이드 25 : 제 1캡 게이트 절연막
26 : 제 2게이트 절연막 27 : 언도프드 폴리실리콘층
28 : 제 2캡 게이트 절연막 29a : 제 2도전형 게이트 전극
31 : 측면 산화막 32 : LDD 영역
33 : 측벽 스페이서 34 : 소오스/드레인 영역
35 : 절연막 36 : 실리사이드
본 발명에 따른 반도체소자의 제조방법은 반도체기판을 준비하는 단계, 상기 반도체기판을 디램부와 로직부로 정의한 다음 상기 디램부의 상기 반도체기판에 제 1게이트 절연막, 제 1도전형 폴리실리콘층, 폴리사이드 및 캡 게이트 절연막을 차례로 형성하는 단계, 상기 로직부로 정의된 상기 반도체기판상에 제 2게이트 절연막, 언도프드 폴리실리콘층 및 제 2캡게이트 절연막을 형성하는 단계, 상기 로직부를 엔모스 및 피모스영역으로 정의하여 상기 엔모스영역의 상기 언도프드 폴리실리콘층에는 n형 불순물 이온을 주입하여 n형 도프트 폴리실리콘층을 형성하고, 상기 피모스영역의 상기 언도프드 폴리실리콘층에는 p형 불순물 이온을 주입하여 p형 도프트 폴리실리콘층을 형성하는 단계, 상기 디램부의 상기 캡 게이트 절연막, 폴리사이드, 제 1도전형 폴리실리콘층 및 제 1게이트 절연막과 상기 로직부의 상기 제 2캡 게이트 절연막, n, p도프트 폴리실리콘층 및 제 2게이트 절연막을 선택적으로 패터닝하여 소정간격을 갖는 게이트 전극들을 형성하는 단계, 상기 디램부 및 로직부의 제 1, 제 2캡 게이트 절연막을 제거하는 단계, 상기 게이트 전극들의 측면에 측벽 스페이서를 형성하는 단계, 그리고, 상기 로직부의 상기 게이트 전극의 상측면 및 상기 반도체기판에 실리사이드를 형성하는 단계를 포함한다.
이와 같은 본 발명 반도체소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2h는 본 발명 반도체소자의 제조공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 디램부(A) 및 로직부(B)로 정의된 반도체기판(21)에 제 1게이트 절연막(22), 제 1도전형 제 1폴리실리콘층(23), 폴리사이드(24) 및 제 1캡 게이트 절연막(25)을 차례로 형성한다. 이어서, 상기 디램부(A)에 만남도록 상기 제 1캡 게이트 절연막(25), 폴리사이드(24), 제 1도전형 제 1폴리실리콘층(23) 및 제 1게이트 절연막(22)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)한다. 이때, 상기 제 1도전형 제 1폴리실리콘층(23)은 n형 불순물 이온이 도프트된 폴리실리콘층으로 형성한다.
도 2b에 나타낸 바와 같이, 상기 제 1캡 게이트 절연막(25)을 포함한 상기 기판 전면에 제 2게이트 절연막(26), 언도프드 폴리실리콘층(27) 및 제 2캡 게이트 절연막(28)을 차례로 형성한다. 이때, 상기 제 2게이트 절연막(26)은 제 1게이트 절연막(22)에 비하여 얇은 두께로 형성한다.
도 2c에 나타낸 바와 같이, 상기 제 2캡 게이트 절연막(28), 언도프드 폴리실리콘층(27) 및 제 2게이트 절연막(26)을 상기 로직부(B)에만 남도록 선택적으로 패터닝(포토리소그래피공정 + 식각공정)한다.
도 2d에 나타낸 바와 같이, 상기 로직부(B)의 상기 언도프드 폴리실리콘층(27)을 피모스 및 엔모스 영역으로 정의하여 상기 피모스 영역의 상기 언도프드 폴리실리콘층(27)에는 p형 불순물 이온을 주입하여 제 2도전형 폴리실리콘층(29)을 형성하고, 엔모스 영역의 상기 언도프드 폴리실리콘층(27)에는 n형 불순물 이온을 주입하여 제 1도전형 제 2폴리실리콘층(30)을 형성한다.
도 2e에 나타낸 바와 같이, 상기 제 1 및 제 2캡 게이트 절연막(25)(28)을 포함한 상기 기판 전면에 감광막(PR)을 도포한다음 노광 및 현상공정으로 게이트 전극영역을 정의하여 게이트 전극 영역에만 남도록 상기 감광막(PR)을 패터닝한다.
이어서, 패터닝된 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 디램부(A)의 상기 제 1캡 게이트 절연막(25), 폴리사이드(24), 제 1도전형 제 1폴리실리콘층(23) 및 제 1게이트 절연막(22)을 선택적으로 식각하여 소정간격을 갖는 제1도전형 게이트 전극(23a)을 형성하고, 상기 로직부(B)의 상기 제 2캡 게이트 절연막(28), 제 2도전형 폴리실리콘층(29), 제 1도전형 제 2폴리실리콘층(30)을 선택적으로 제거하여 제 1도전형 게이트 전극(30a) 및 제 2도전형 게이트 전극(29a)을 형성한다.
도 2f에 나타낸 바와 같이, 상기 디램부(A) 및 상기 로직부(B)의 상기 폴리사이드(24) 및 제 1, 제 2도전형 게이트 전극(23a)(30a)(29a)의 측면을 산화시켜 측면 산화막(31)을 형성한다. 이어서, 상기 게이트 전극(23a)(30a)(29a)을 마스크로 이용하여 상기 게이트 전극(23a)(30a)(29a)양측면 하부의 반도체기판(21)에 저농도 불순물 이온을 주입하여 LDD영역(32)을 형성한다.
도 2g에 나타낸 바와 같이, 상기 게이트 전극(23a)(30a)(29a)을 포함한 상기 기판 전면에 절연막을 형성한 다음 반응성 이온 식각법을 이용한 에치백 공정으로 상기 절연막을 에치백하여 상기 게이트 전극(23a)(30a)(29a)의 측면에 측벽 스페이서(33)를 형성한다. 이때, 상기 제 1, 제 2캡 게이트 절연막(25)(28)을 제거한다. 그 다음, 상기 측벽 스페이서(33)를 마스크로 이용하여 상기 게이트 전극(23a)(30a)(29a)양측 하부의 반도체기판(21)에 고농도 불순물 이온을 주입하여 소오스/드레인 영역(34)을 형성한다.
도 2h에 나타낸 바와 같이, 상기 디램부(A)의 상기 게이트 전극(23a) 및 측벽 스페이서(33)를 포함한 기판상에 절연막(35)을 형성한 다음 상기 로직부(B)의 상기 반도체기판(21) 및 게이트 전극(30a)(29a)의 상측으로 실리사이드(36)를 형성한다.
본 발명에 따른 반도체소자 제조방법에 있어서는 디램부와 로직부에 게이트 전극을 형성할 때 각각의 공정을 따로 진행시켜 각 부분에서 최적화한 게이트 전극을 제공하므로 신뢰도 높은 반도체소자 제조방법을 제공할 수 있다.
Claims (2)
- 반도체기판을 준비하는 단계; 상기 반도체기판을 디램부와 로직부로 정의한 다음 상기 디램부의 상기 반도체기판에 제 1게이트 절연막, 제 1도전형 폴리실리콘층, 폴리사이드 및 제 1캡 게이트 절연막을 차례로 형성하는 단계; 상기 로직부로 정의된 상기 반도체기판상에 제 2게이트 절연막, 언도프드 폴리실리콘층 및 제 2캡 게이트 절연막을 형성하는 단계; 상기 로직부를 엔모스 및 피모스영역으로 정의하여 상기 엔모스영역의 상기 언도프드 폴리실리콘층에는 n형 불순물 이온을주입하여 n형 도프트 폴리실리콘층을 형성하고, 상기 피모스영역의 상기 언도프드 폴리실리콘층에는 p형 불순물 이온을 주입하여 p형 도프트 폴리실리콘층을 형성하는 단계; 상기 디램부의 상기 제 1캡 게이트 절연막, 폴리사이드, 제 1도전형 폴리실리콘층 및 제 1게이트 절연막과 상기 로직부의 상기 제 2캡 게이트 절연막, n, p 형 도프트 폴리실리콘층 및 제 2게이트 절연막을 선택적으로 패터닝하여 소정간격을 갖는 게이트 전극들을 형성하는 단계; 상기 디램부 및 로직부의 제 1, 제 2캡 게이트 절연막을 제거하는 단계; 상기 게이트 전극들의 측면에 측벽 스페이서를 형성하는 단계; 그리고, 상기 로직부의 상기 게이트 전극의 상측면 및 상기 반도체기판에 실리사이드를 형성하는 단계를 포함하여, 형성함은 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 게이트 전극의 측면에 측벽 스페이서를 형성하는 공정전에 상기 게이트 전극의 측면에 리옥시데이션 공정을 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
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