KR100262456B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

고집적화된 반도체 소자의 샐리사이데이션(salicidation)시 공정 단순화를 이룰 수 있도록 한 반도체 소자 제조방법이 개시된다. 반도체 기판 상에 절연물에 의해 둘러싸여진 구조의 게이트 전극을 형성하고, 상기 게이트 전극을 포함한 기판 전면에 SBL(silicide blocking layer)을 형성한다. 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 SBL 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 제 1 트랜지스터 형성부의 SBL을 제거한 다음, 기판 상으로 고농도의 제 1 도전형 불순물을 이온주입하여 제 1 트랜지스터 형성부의 게이트 전극 양 에지측의 기판 내부에 소오스, 드레인 영역을 형성하고, 감광막 패턴을 제거한다. 이어, 로직 형성부 중에서 제 2 트랜지스터가 형성될 부분의 SBL 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 제 2 트랜지스터 형성부의 SBL 제거한 다음, 기판 상으로 고농도 제 2 도전형 불순물을 이온주입하여, 제 2 트랜지스터 형성부의 게이트 전극 양 에지측의 기판 내부에 소오스, 드레인 영역을 형성하고, 감광막 패턴을 제거한다. 이후, 로직 형성부의 소오스, 드레인 영역 상에 자기정합된 실리사이드막을 형성한다. 그 결과, 실리사이드 블로킹막 식각시 별도의 광식각 공정이 필요없게 되므로 공정 단순화와 비용 절감을 실현할 수 있게 된다.

Description

반도체 소자 제조방법
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 고집적화된 반도체 소자의 선택적 실리사이데이션(silicidation)시 공정 단순화를 이룰 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 게이트 전극의 선폭 및 콘택 사이즈가 작아지게 되어 액티브와 게이트 전극의 저항 및 콘택 저항이 커지는 문제가 발생하게 되었다. 이에 따라, 최근에는 고집적화된 소자 제조시 액티브 영역과 게이트 전극의 저항을 낮추어 전류 구동 능력을 크게 하고, 콘택 저항을 낮추어 소자 특성의 콘택 레이 아웃 의존도를 줄여 주기 위하여 샐리사이드(salicide:self-aligned silicide) 공정을 채용하고 있다.
이러한 샐리사이드 공정을 채용하여 반도체 소자를 제조할 경우, 반도체 소자의 전 영역에 걸쳐 실리사이드막을 형성할 경우에는 별 문제가 제기되지 않으나, 소자 특성상의 문제로 인해 선택적인 실리사이드막 형성이 필요한 경우에는 통상, 실리사이드 블로킹막(silicide blocking layer:이하, SBL이라 한다)을 특정 부위에만 남겨 주기 위하여 별도의 광식각 공정을 실시해 주어야 하므로, 종래의 경우에 비해 공정 진행 자체가 복잡화된다는 문제가 제기되고 있어, 이에 대한 연구가 활발히 진행되고 있다.
이를 도 1 내지 도 5에 제시된 종래 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도를 참조하여 제 5 단계로 구분하여 살펴보면 다음과 같다. 여기서는 편의상, 디램과 로직을 머지하는 공정을 일 예로 들었다. 상기 도면에서 A로 표시된 부분은 메모리 셀 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타낸다. 일반적으로, 디램 셀 형성부(A)는 리프레쉬(refresh) 특성 저하를 막기 위하여 실리사이드막 형성을 피하므로, 여기서는 로직 형성부의 액티브인 소오스, 드레인 영역 상에만 실리사이드막이 형성되는 경우에 대하여 살펴본다.
제 1 단계로서, 도 1에 도시된 바와 같이 필드 산화막(12)이 구비된 반도체 기판(실리콘 기판)(10) 상에 게이트 절연막(14)과 폴리실리콘 재질의 도전성막을 형성하고, 그 위에 산화막이나 질화막(예컨대, SiN이나 SiON) 재질의 절연막(18)을 형성한다. 이어, 광식각 공정을 이용하여 절연막(18) 상에 게이트 전극 형성부를 한정하는 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 절연막을 식각한 다음, 감광막 패턴을 제거한다.
식각처리된 절연막(18)을 마스크로 이용하여 도전성막과 게이트 절연막(14)을 순차적으로 식각하여 상·하부에 절연막(18)과 게이트 절연막(14)이 형성되어 있는 폴리실리콘 재질의 게이트 전극(16)을 형성하고, 그 양 측벽에 절연막(예컨대, 산화막이나 질화막) 재질의 스페이서(20)를 형성한다. 그 결과, 절연물(게이트 절연막(14)과 절연막(18) 및 스페이서(20))에 의해 둘러싸인 구조의 게이트 전극(16)이 형성된다.
그후, 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 1 트랜지스터가 형성될 부분(예컨대, NMOS가 형성될 부분)(Ⅰ)의 게이트 전극(16)과 기판(10) 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(22)을 형성하고, 이를 마스크로 이용하여 기판(10) 상으로 고농도의 제 1 도전형(예컨대, n형) 불순물을 이온주입한다. 그 결과, 제 1 트랜지스터 형성부(Ⅰ)의 게이트 전극(16) 양 에지측의 기판(10) 내부에 소오스, 드레인 영역(미 도시)이 형성된다.
제 2 단계로서, 도 2에 도시된 바와 같이 감광막 패턴(22)을 제거하고, 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 2 트랜지스터가 형성될 부분(예컨대, PMOS가 형성될 부분)(Ⅱ)의 게이트 전극(16)과 기판(10) 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(22)을 형성한 다음, 이를 마스크로 이용하여 기판(10) 상으로 고농도의 제 2 도전형(예컨대, p형) 불순물을 이온주입한다. 그 결과, 제 2 트랜지스터 형성부(Ⅱ)의 게이트 전극(16) 양 에지측의 기판(10) 내부에 소오스, 드레인 영역(미 도시)이 형성된다.
제 3 단계로서, 도 3에 도시된 바와 같이 상기 감광막 패턴(22)을 제거하고, 절연물에 의해 둘러싸여진 게이트 전극(16)과 필드 산화막(102)을 포함한 기판(10) 전면에 산화막 재질의 SBL(24)을 형성한다.
제 4 단계로서, 도 4에 도시된 바와 같이 광식각 공정을 이용하여 로직 형성부(B)의 SBL(24)이 노출되도록 기판(10) 상의 디램 셀 형성부(A)에 감광막 패턴(22)을 형성하고, 이를 마스크로 이용하여 SBL(24)을 식각한다. 그 결과, 로직 형성부(B)의 게이트 전극(16)과 액티브 영역 표면이 노출되게 된다. 이때, 게이트 전극(16)은 기 언급된 바와 같이 절연물에 의해 둘러싸여진 상태로 노출된다.
제 5 단계로서, 도 5에 도시된 바와 같이 절연물에 의해 둘러싸여진 구조의 상기 게이트 전극(16)과 SBL(24)을 포함한 기판(10) 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성하고, 열처리를 실시하여 로직 형성부(B)의 소오스, 드레인 영역 상에만 자기 정합적으로 실리사이드막(26)을 형성하고, 미반응된 고융점 금속을 제거해 주므로써 본 공정 진행을 완료한다.
그러나, 상기와 같이 반도체 소자의 선택적 실리사이드막 형성 공정을 실시할 경우에는 로직 형성부(B)의 소오스, 드레인 상에만 선택적으로 자기정합된 실리사이드막을 형성하기 위하여, 제 4 단계 공정 진행시 별도의 광식각 공정을 이용하여 디램 셀 형성부(A)에 SBL(24)을 남겨주어야 하므로, 공정 진행이 복잡화될 뿐 아니라 이로 인해 공정 단가가 높아지는 문제가 발생하게 된다.
이에 본 발명의 목적은, 고집적화된 반도체 소자의 선택적 실리사이드막 형성시 SBL을 별개의 마스크가 아닌 소오스, 드레인 영역 형성용 이온주입 마스크를 이용하여 식각해 주므로써, 공정 단순화와 비용 절감을 실현할 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
도 1 내지 도 5는 종래 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도,
도 6 내지 도 9는 본 발명에 의한 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 절연물에 의해 둘러싸여진 구조의 게이트 전극을 형성하는 공정과; 상기 게이트 전극을 포함한 상기 기판 전면에 SBL을 형성하는 공정과; 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 상기 SBL 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 제 1 트랜지스터 형성부의 상기 SBL을 제거하는 공정과; 상기 기판 상으로 고농도의 제 1 도전형 불순물을 이온주입하여 제 1 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스, 드레인 영역을 형성하고, 상기 감광막 패턴을 제거하는 공정과; 로직 형성부 중에서 제 2 트랜지스터가 형성될 부분의 상기 SBL 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 제 2 트랜지스터 형성부의 상기 SBL을 제거하는 공정과; 상기 기판 상으로 고농도 제 2 도전형 불순물을 이온주입하여, 제 2 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스, 드레인 영역을 형성하고, 상기 감광막 패턴을 제거하는 공정; 및 로직 형성부의 상기 소오스, 드레인 영역 상에 실리사이드막을 형성하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
이때, 고농도의 제 1 도전형 불순물 이온주입 공정과 고농도의 제 2 도전형 불순물 이온주입 공정은 감광막 패턴 형성후 상기 SBL을 제거하지 않은 상태에서 곧바로 실시해 주어도 무방하다. 단, 이 경우에는 SBL을 80 ~ 150Å 정도의 두께로 형성해 주어야 한다.
상기와 같이 공정을 진행할 경우, SBL을 식각하기 위한 별도의 광식각 공정없이도 실리사이드막을 원하는 부위(예컨대, 로직 형성부의 액티브 영역)에만 선택적으로 형성할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 반도체 소자의 선택적 실리사이드막 형성시 별개의 마스크를 이용한 광식각 공정없이도 SBL의 식각이 이루어지도록 하여, 공정 단순화와 마스크수 절감에 따른 비용 절감을 이룰 수 있도를 하는데 주안점을 둔 기술이다.
도 6 내지 도 9에는 이와 관련된 본 발명에 의한 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 크게, 제 4 단계로 구분하여 살펴보면 다음과 같다. 여기서는 편의상, 디램과 로직을 머지하는 공정을 일 예로 들었다. 상기 도면에서 A로 표시된 부분은 임베디드 디램의 메모리 셀 형성부를 나타내고, B로 표시된 부분은 임베디드 디램의 로직 형성부를 나타내며, Ⅰ로 표시된 부분은 로직 회로를 구성하는 CMOS의 제 1 트랜지스터 형성부(예컨대, NNOS 형성부)를, 그리고 Ⅱ로 표시된 부분은 로직 회로를 구성하는 CMOS의 제 2 트랜지스터 형성부(예컨대, PMOS 형성부)를 나타낸다.
제 1 단계로서, 도 6에 도시된 바와 같이 로커스(LOCOS) 공정을 이용하여 반도체 기판(예컨대, 실리콘 기판)(100) 상의 소정 부분에 필드 산화막(102)을 형성하고, 상기 필드 산화막(102)을 포함한 기판(100) 전면에 산화 공정을 통해 게이트 절연막(104)을 30 ~ 60Å의 두께로 형성한 다음, 그 위에 폴리실리콘막과 수백 ~ 수천Å 정도의 두께를 갖는 절연막(108)을 순차적으로 형성한다. 이때, 상기 절연막으로는 산화막이나 질화막(예컨대, Si3N4나 SiON)이 이용되는데, 바람직하게는 SiON을 사용하는 것이 좋다.
이어, 광식각 공정을 이용하여 절연막(108) 상에 게이트 전극 형성부를 한정하는 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 절연막을 식각한 다음, 감광막 패턴을 제거한다. 식각처리된 절연막(108)을 마스크로 이용하여 폴리실리콘막과 게이트 절연막(104)을 순차적으로 식각하여 상·하부에 절연막(108)과 게이트 절연막(104)이 형성되어 있는 폴리실리콘 재질의 게이트 전극(106)을 형성하고, 그 양 측벽에 산화막이나 질화막으로 이루어진 절연막 재질의 스페이서(110)를 형성한다. 그 결과, 절연물(게이트 절연막(104)과 절연막(108) 및 스페이서(110))에 의해 둘러싸여진 구조의 게이트 전극(106)이 형성된다.
그후, 상기 게이트 전극(106)과 필드 산화막(102)을 포함한 기판(100) 전면에 산화막이나 질화막(예컨대, SiN이나 SiON) 재질의 SBL(112)을 350 ~ 550Å의 두께로 형성한다.
제 2 단계로서, 도 7에 도시된 바와 같이 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 1 트랜지스터가 형성될 부분(예컨대, NMOS가 형성될 부분)(Ⅰ)의 SBL(112) 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(114)을 형성한다. 이어, 감광막 패턴(114)을 마스크로 이용하여 제 1 트랜지스터 형성부(Ⅰ)의 SBL(112)을 식각하고, 기판(100) 상으로 고농도의 제 1 도전형(예컨대, n형) 불순물을 이온주입한다. 그 결과, 제 1 트랜지스터 형성부(Ⅰ)의 상기 게이트 전극(106) 양 에지측의 기판(100) 내부에 소오스, 드레인 영역(미 도시)이 형성된다.
제 3 단계로서, 도 8에 도시된 바와 같이 상기 감광막 패턴(114)을 제거하고, 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 2 트랜지스터가 형성될 부분(예컨대, PMOS가 형성될 부분)(Ⅱ)의 SBL(112) 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(114)을 형성한다. 이어, 감광막 패턴(114)을 마스크로 이용하여 제 2 트랜지스터 형성부(Ⅱ)의 SBL(112)을 식각하고, 기판(100) 상으로 고농도의 제 2 도전형(예컨대, p형) 불순물을 이온주입한다. 그 결과, 제 2 트랜지스터 형성부(Ⅱ)의 상기 게이트 전극(106) 양 에지측의 기판(100) 내부에 소오스, 드레인 영역(미 도시)이 형성된다.
이때, 상기 SBL(112)이 산화막 재질로 형성된 경우에는 막질 패터닝 특성을 향상시켜 주기 위하여 SBL 식각시 감광막 패턴(114)을 직접적으로 마스크로 이용하지 않고, SBL(112)과 감광막 사이에 질화막(예컨대, SiN이나 SiON)을 더 형성하고, 이들을 광식각 공정으로 식각해 주어 감광막 패턴과 식각처리된 질화막을 마스크로 이용하여 SBL(112)을 식각해 주는 방식으로 공정을 진행할 수도 있다. 단, 이와 같이 공정을 진행할 경우에는 고농도의 제 1 도전형 불순물을 이온주입하기 전에 제 1 트랜지스터 형성부(Ⅰ)의 질화막과 SBL(112)을 모두 제거해 주어야 하고, 고농도의 제 2 도전형 불순물을 이온주입하기 전에 제 2 트랜지스터 형성부(Ⅱ)의 질화막과 SBL(112)을 모두 제거해 주어야 한다.
제 4 단계로서, 도 9에 도시된 바와 같이 절연물에 의해 둘러싸여진 게이트 전극(106)과 SBL(112)을 포함한 기판(100) 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성하고, 열처리를 실시하여 로직 형성부(B)의 액티브 영역 상에 자기 정합적으로 실리사이드막(116)을 형성하고, 미반응된 고융점 금속을 제거해 주므로써 본 공정 진행을 완료한다.
이와 같이, 로직 형성부(B)의 소오스, 드레인 영역 상에만 선택적으로 실리사이드막(116)이 형성된 것은 게이트 전극(106)의 경우 그 상면 및 측면에 절연막(108)과 스페이서(110)가 형성되어져 있어, 실리콘과 고융점 금속이 직접적으로 반응하지 못하기 때문이다.
따라서, 로직 형성부(B)의 게이트 전극(106) 상에도 실리사이드막(116)을 형성하고자 할 경우에는 제 3 단계의 공정 이후에 게이트 전극(106) 상면의 절연막(108)을 더 제거해 주기만 하면 된다.
한편, 본 발명의 일 변형예로서 상기 선택적 실리사이드막 형성 공정은 기언급된 바와 같이 특정 부위의 SBL(112)을 제거한 뒤에 고농도의 제 1 및 제 2 도전형 불순물 이온주입하지 않고, 고농도의 불순물 이온주입을 먼저 실시한 뒤에 SBL(112)을 식각해 주는 방식으로 공정을 진행할 수도 있는데, 이 경우에는 다음의 제 4 단계를 거쳐 공정이 진행된다. 여기서는 편의상, 앞서 제시된 공정과 동일한 방법으로 실시되는 공정에 대해서는 간략하게만 언급하고 차별화되는 부분을 중심으로 살펴본다.
제 1 단계로서, 필드 산화막(102)이 구비된 반도체 기판(100) 상에 절연물(게이트 절연막(104)과 절연막(108) 및 스페이서(110))에 의해 둘러싸여진 구조의 게이트 전극(106)을 형성하고, 그 전면에 산화막이나 질화막 재질의 SBL(112)을 형성한다. 이때, 상기 SBL(112)은 후속 공정(예컨대, 불순물 이온주입 공정)을 고려하여 약 80 ~ 150Å 정도의 두께로 형성된다.
제 2 단계로서, 로직 형성부(B) 중에서 제 1 트랜지스터가 형성될 부분(예컨대, NMOS가 형성될 부분)(Ⅰ)의 SBL(112)이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(114)을 형성하고, 기판(100) 상으로 고농도의 제 1 도전형(예컨대, n형) 불순물을 이온주입하여 제 1 트랜지스터 형성부(Ⅰ)의 게이트 전극(106) 양 에지측의 기판(100) 내부에만 선택적으로 소오스, 드레인 영역을 형성한다. 이어, 감광막 패턴(114)을 마스크로 이용하여 제 1 트랜지스터 형성부(Ⅰ)의 SBL(112)을 식각하고, 상기 감광막 패턴(114)을 제거한다.
제 3 단계로서, 로직 형성부(B) 중에서 제 2 트랜지스터가 형성될 부분(예컨대, PMOS가 형성될 부분)(Ⅱ)의 SBL(112)이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(114)을 형성하고, 기판(100) 상으로 고농도의 제 2 도전형(예컨대, p형) 불순물을 이온주입하여 제 2 트랜지스터 형성부(Ⅱ)의 게이트 전극(106) 양 에지측의 기판(100) 내부에 소오스, 드레인 영역을 형성한다. 이어, 감광막 패턴(114)을 마스크로 이용하여 제 2 트랜지스터 형성부(Ⅱ)의 SBL(112)을 식각하고, 상기 감광막 패턴(114)을 제거한다.
제 4 단계로서, 로직 형성부(B)의 소오스, 드레인 영역 상에만 자기 정합적으로 실리사이드막(116)을 형성해 주므로써, 본 공정 진행을 완료한다.
이와 같이 공정을 진행할 경우, SBL(112) 식각시 별도의 광식각 공정이 필요없게 되므로, 자기정합된 실리사이드막 형성시 마스크 수를 1매 줄일 수 있게 된다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, SBL이 별개의 마스크가 아닌 액티브 영역(소오스, 드레인 영역) 형성용 이온주입 마스크에 의해 식각되므로, 반도체 소자의 선택적 실리사이드막 형성시 1회의 광식각 공정을 줄일 수 있게 되어 공정 단순화와 비용 절감을 실현할 수 있게 된다.

Claims (19)

  1. 반도체 기판 상에 절연물에 의해 둘러싸여진 구조의 게이트 전극을 형성하는 공정과;
    상기 게이트 전극을 포함한 상기 기판 전면에 실리사이드 블로킹막을 형성하는 공정과;
    로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 상기 실리사이드 블로킹막 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 제 1 트랜지스터 형성부의 상기 실리사이드 블로킹막을 제거하는 공정과;
    상기 기판 상으로 고농도의 제 1 도전형 불순물을 이온주입하여 제 1 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스, 드레인 영역을 형성하고, 상기 감광막 패턴을 제거하는 공정과;
    로직 형성부 중에서 제 2 트랜지스터가 형성될 부분의 상기 실리사이드 블로킹막 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 제 2 트랜지스터 형성부의 상기 실리사이드 블로킹막을 제거하는 공정과;
    상기 기판 상으로 고농도 제 2 도전형 불순물을 이온주입하여, 제 2 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스, 드레인 영역을 형성하고, 상기 감광막 패턴을 제거하는 공정; 및
    로직 형성부의 상기 소오스, 드레인 영역 상에 실리사이드막을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서, 절연물에 의해 둘러싸여진 구조의 상기 게이트 전극은
    상기 반도체 기판 상에 게이트 절연막과 폴리실리콘막 및 절연막을 순차적으로 형성하는 공정과;
    상기 절연막 상에 게이트 전극 형성부를 한정하는 감광막 패턴을 형성하고, 이를 마스크로하여 상기 절연막을 식각한 다음, 상기 감광막 패턴을 제거하는 공정과;
    식각처리된 상기 절연막을 마스크로 이용하여 상기 폴리실리콘막과 상기 게이트 절연막을 순차적으로 식각하여 상·하부에 상기 절연막과 상기 게이트 절연막이 구비된 폴리실리콘 재질의 게이트 전극을 형성하는 공정과;
    상기 게이트 전극 양 측벽에 절연막 재질의 스페이서를 형성하는 공정을 거쳐 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서, 상기 실리사이드 블로킹막은 산화막이나 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 3항에 있어서, 상기 실리사이드 블로킹막이 산화막으로 형성된 경우, 상기 실리사이드 블로킹막 형성 이후에 그 전면에 질화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제 4항에 있어서, 상기 실리사이드 블로킹막 상에 질화막이 더 형성된 경우, 제 1 트랜지스터 형성부와 제 2 트랜지스터 형성부의 상기 실리사이드 블로킹막을 제거하기 전에 상기 질화막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 3항에 있어서, 상기 질화막은 Si3N4나 SiON인 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 1항에 있어서, 상기 실리사이드 블로킹막은 350 ~ 550Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 1항에 있어서, 상기 실리사이드막을 형성하기 이전에 로직 형성부의 상기 게이트 전극 상면에 형성된 상기 절연물을 제거하는 공정을 더 포함하여, 상기 게이트 전극 상면에도 상기 실리사이드막이 형성되도록 한 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제 1항에 있어서, 상기 실리사이드막은
    절연물에 의해 둘러싸여진 상기 게이트 전극과 상기 실리사이드 블로킹막을 포함한 상기 기판 전면에 고융점 금속을 형성하고, 이를 열처리하는 공정과;
    미반응된 상기 고융점 금속을 제거하는 공정을 거쳐 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제 9항에 있어서, 상기 고융점 금속은 Co, Ti, Ni중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 9항에 있어서, 미반응된 상기 고융점 금속은 황산으로 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 반도체 기판 상에 절연물에 의해 둘러싸여진 구조의 게이트 전극을 형성하는 공정과;
    상기 게이트 전극을 포함한 상기 기판 전면에 실리사이드 블로킹막을 형성하는 공정과;
    로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 상기 실리사이드 블로킹막 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하는 공정과;
    상기 기판 상으로 고농도의 제 1 도전형 불순물을 이온주입하여 제 1 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스, 드레인 영역을 형성하는 공정과;
    상기 감광막 패턴을 마스크로 이용하여 제 1 트랜지스터 형성부의 상기 실리사이드 블로킹막을 식각하고, 상기 감광막 패턴을 제거하는 공정과;
    로직 형성부 중에서 제 2 트랜지스터가 형성될 부분의 상기 실리사이드 블로킹막 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하는 공정과;
    상기 기판 상으로 고농도의 제 2 도전형 불순물을 이온주입하여 제 2 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스, 드레인 영역을 형성하는 공정과;
    상기 감광막 패턴을 마스크로 이용하여 제 2 트랜지스터 형성부의 상기 실리사이드 블로킹막을 식각하고, 상기 감광막 패턴을 제거하는 공정; 및
    로직 형성부의 상기 소오스, 드레인 영역 상에 실리사이드막을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  13. 제 12항에 있어서, 상기 실리사이드 블로킹막은 산화막이나 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 제 13항에 있어서, 상기 질화막은 Si3N4나 SiON인 것을 특징으로 하는 반도체 소자 제조방법.
  15. 제 12항에 있어서, 상기 실리사이드 블로킹막은 80 ~ 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  16. 제 12항에 있어서, 상기 실리사이드막을 형성하는 공정 이전에 로직 형성부의 상기 게이트 전극 상면에 형성된 상기 절연물을 제거하는 공정을 더 포함하여, 상기 게이트 전극 상면에도 상기 실리사이드막이 형성되도록 한 것을 특징으로 하는 반도체 소자 제조방법.
  17. 제 12항에 있어서, 상기 실리사이드막은
    절연물에 의해 둘러싸여진 상기 게이트 전극과 상기 실리사이드 블로킹막을 포함한 상기 기판 전면에 고융점 금속을 형성하고, 이를 열처리하는 공정과;
    미반응된 상기 고융점 금속을 제거하는 공정을 거쳐 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  18. 제 17항에 있어서, 상기 고융점 금속은 Co, Ti, Ni중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  19. 제 17항에 있어서, 미반응된 상기 고융점 금속은 황산으로 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
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